KR19990021587A - 강유전체 메모리 소자 및 그 구동 방법 - Google Patents

강유전체 메모리 소자 및 그 구동 방법 Download PDF

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Abstract

본 발명은 강유전체 캐패시터를 사용하는 메모리 소자에 관한 것으로, 특히 강유전체 캐패시터를 사용하는 반도체 메모리 소자에서 비트라인을 전원전압의 절반값으로 프리차지하여 감지증폭시 요구되는 기준전압을 전원전압의 절반으로함으로써, 별도의 더미 셀을 사용하지 않는 강유전체 메모리 소자에 관한 것으로, 감지증폭시 소모되는 전류를 줄이며 증폭시간을 단축하기 위한 회로의 구성과 동작 방법을 제공하며 기준전압을 발생하기 위해 별도의 더미 셀을 사용하지 않으므로 소자의 신뢰성을 증가시킬 수 있는 동작 방법을 제공한다.

Description

강유전체 메모리 소자 및 그 구동 방법
본 발명은 강유전체 캐패시터를 사용하는 비휘발성 강유전체 메모리 소자에 관한 것으로, 특히 비트라인을 전원전압(Vcc)의 절반값(Vcc/2)으로 프리차지하여 감지증폭을 위한 기준전압을 발생하는 더미 셀을 별도로 사용하지 않는 강유전체 메모리 소자에 관한 것이다.
강유전체 물질을 유전체로 사용하는 캐패시터는 캐패시터 양단의 전압과 유기된 전하량과의 관계가 이력특성(히스테리시스 특성)을 갖는다.
도 1 및 도 2는 강유전체 캐패시터 단자 a, b 사이의 전압에 따른 전하량의 관계를 도식화한 것이다. 강유전체 캐패시터 사이의 전압이 0V일 때 유기된 전하량은, 도 1에 도시된 바와같이, '가' 와 '나' 두가지 상태로 존재하므로 전원의 공급이 없어도 2진 형태의 바이너리 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 캐패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다.
강유전체 캐패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극 상태가 변화하여 캐패시터에 저장된 전하량이 변화한다. 도 1의 '가' 상태의 분극 상태를 유지하고 있는 강유전체 캐패시터에 충분히 큰 음의 전압을 인가하면 이력곡선을 따라 '다'방향으로 분극상태가 변화하며, 이 음의 전압을 제거하여 다시 캐패시터 양단의 전압을 0V로 만들면 '나' 상태로 이동하게 된다. 강유전체 캐패시터의 분극상태를 양에서 음 또는 음에서 양으로 스위칭 횟수에 따라 강유전체 캐패시터는 노화되게 된다. 도 2에서 강유전체 캐패시터의 초기 이력 곡선에서 '가'와 '나' 상태의 전하량 차이는 △QR이나 스위칭 횟수가 증가하면 △QR이 작아지게 되어, 신호감지의 마진(sensing margin)이 줄어들게 되므로 소자의 신뢰성에 영향을 미친다. 이러한 이유로 강유전체 캐패시터를 저장 셀로 사용하는 메모리 소자는 DRAM 또는 SRAM 보다 사용 횟수가 제한된다.
도 3a에 종래기술에 따른 강유전체 메모리 소자에서 셀에 저장된 데이터를 '읽기'위한 코어 회로도가 도시되어 있고, 도 3b에 감지증폭기의 세부회로도가 도시되어 있으며, 도 4에 종래기술에서의 '읽기' 동작시 각 신호의 파형도가 도시되어 있고, 도 5에 도 3의 회로에서 '읽기' 동작시의 캐패시터의 전하량 대 전압 특성 곡선이 도시되어 있다.
도 3a, 도 3b, 도 4, 및 도 5를 참조하면, 종래기술에 따른 강유전체 메모리 소자의 코어회로는 데이터를 저장하는 주메모리셀(300)과, 비트라인을 프리차지시키기 위한 비트라인프리차지부(100)와, 감지증폭시 주메모리셀부(300)의 데이터와 비교되는 기준전압을 발생하기 위한 더미메모리셀부(200), 및 감지증폭부(400)로 구성된다. 대기상태에서 비트라인로우프리차지신호(BLP)가 '하이' 상태를 유지하여 비트라인은 접지전압(Vss)으로 프리차지된다. 셀에 저장된 데이터를 읽기위한 '읽기' 동작시에는 비트라인로우프리차지신호(BLP)는 '로우(low)'가 되어 비트라인을 플로팅 상태로 만들며, 주메모리셀(300)의 워드라인신호(WL0)가 '하이', 플레이트신호(CP)가 '하이'가 되면 강유전체 상태는 도 5의 '다' 상태로 분극이 이동한다. 이러한 감지동작 조건에서 주메모리셀(300)에 저장된 전하량은 비트라인캐패시터 CB와 전하공유하여 'A', 'B' 상태의 분극상태를 유지하며 각각의 상태는 V0, V1전압을 유기하고 유기된 전압은 감지증폭기를 통하여 증폭된다.
기준전압은 일반적으로 더미메모리셀부(200)을 이용하여 만든다. 이때 감지증폭기(400)의 기준전위는 기준워드라인(RWL0)과, 기준플레이트신호(RCP)를 '하이'로 하여 더미셀의 강유전체캐패시터로부터 발생된다. 기준전압은 데이터 '1'과 '0'으로부터 비트라인에 유기된 전압의 중간값을 갖도록한다. 도 3의 종래의 메모리의 기준 전압을 이용한 감지동작을 살펴보면 아래와 같다. 이 기술은 IEEE Journal of Solid-State Circuit, Vol.31, No. 11, November, 1996에서 공개된 기술이다. 더미셀(CR0, CR1)은 각각 '1'과 '0'의 기준 데이터 상태를 저장한다. '읽기'시 기준워드라인(RWL0, RWL1)을 '하이'로하여 더미셀의 스위칭 트랜지스터를 도통시키고 기준플레이트신호(RCP)의 전압을 '하이'로 구동하여 더미셀(CR0, CR1)으로부터 전하량을 유기한다. 이때 [Q('1')+Q('0')]/2 만큼의 전하량이 비트라인의 기생캐패시터와 전하공유하여 '1'과 '0'으로부터 비트라인에 유기된 전압의 중간값으로 유기된다.
그러나, 이방법은 '1'과 '0'을 저장한 더미 셀을 읽으므로 두 셀중 한 개의 더미셀은 스위칭이 발생하여 노화가 진행되므로 기준전압의 변동을 유발한다. 특히, 메모리셀이 다수 어레이된 비트라인에 더미셀을 사용하므로 메모리셀을 읽는 횟수보다 더미셀을 읽는 횟수가 훨씬 많다. 따라서 더미셀의 노화에 따라 소자의 수명이 결정되는 문제점을 갖고 있다. 또한, 도 3b에서, 감지증폭기를 동작 시킬 때 비트라인이 접지전압(Vss)로 프리차지된 경우는 감지증폭기인에이블신호(SAP)는 접지전압(Vss)에서 공급전압(Vcc)로 구동하고, 감지증폭기인에이블신호(SAN)는 공급전압(Vcc)에서 접지전압(Vss)으로 구동한다. 이때 감지증폭기를 구성하는 각 트랜지스터의 게이트 캐패시턴스에 의해 비트라인에 영향을 주게된다.
기준 전압을 발생하기 위한 종래의 다른 실시예는 더미셀의 면적을 저장 셀보다 크게 하는 것이다. 이 방법은 더미 셀의 노화가 쉽게 진행되지 않는 다는 장점이 있으나, 더미 셀의 면적의 정확도가 요구되는 단점이 있다.
도 6에 종래기술의 또 다른 실시예에 따른 강유전체 메모리 소자의 코어 회로도가 도시되어 있고, 도 7에 도 6의 '읽기' 동작시 각 신호의 파형도가 도시되어 있고, 도 8에 도 6의 회로에서 '읽기' 동작시의 캐패시터의 전하량 대 전압 특성 곡선이 도시되어 있다. 도 6의 실시예와 도 3의 실시예가 다른점은, 도 6의 실시예에서 비트라인프리차지부(100a)가 접지전압프리차지부 이외에 공급전압프리차지부를 더 갖는 다는 것이다.
도 6, 도 7, 및 도 8을 참조하면, 비트라인은 대기상태에서 비트라인로우프리차지신호(BLP)와 비트라인하이프리차지신호(BHP)를 '하이'로 하여 비트라인을 접지전압레벨(Vss)로 유지하고, 셀에 저장된 데이터를 읽기 위해 비트라인로우프리차지신호(BLP)와 비트라인하이프리차지신호(BHP)를 '로우'로 하여 비트라인을 공급전압레벨(Vcc)로 프리차지한다. 비트라인하이프리차지신호(BHP)는 '하이'가 되어 비트라인을 플로팅 상태로 만들며 워드라인신호(WL0)를 '하이'로 하면 강유전체캐패시터의 상태는 도 8의 '라'상태로 이동된다. 주메모리셀(300)에 저장된 전하량은 비트라인기생캐패시터와 전하공유하여 도 8의 'A', 'B' 상태의 분극상태를 유지하며 각각 V1, V0전압을 유기하고 유기된 전압은 감지증폭기를 통하여 증폭된다. 이와 같은 종래기술은 비트라인이 접지전압(Vss) 또는 공급전압(Vcc)으로 프리차지되며 더미셀을 사용하여 기준전압을 발생한다.
본 발명의 목적은 감지증폭기의 증폭 능력을 향상시켜 전류 소모를 줄일 수 있는 강유전체 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 더미셀을 사용하지 않고 정확한 기준전압을 발생시켜 소자의 신뢰성을 향상시키는 강유전체 메모리 소자를 제공하는데 있다.
도 1은 강유전체 캐패시터의 이력특성을 보여 주는 전하량 대 전압 특성 곡선.
도 2는 강유전체 캐패시터의 초기 전하량 대 전압 특성 곡선과 노화된 특성 곡선.
도 3a는 종래기술에 따른 강유전체 메모리 소자에서 셀에 저장된 데이터를 '읽기'위한 코어 회로도.
도 3b는 감지증폭기의 세부회로도.
도 4는 종래기술에서의 '읽기' 동작시 각 신호의 파형도.
도 5는 도 3의 종래 읽기 동작시의 캐패시터의 전하량 대 전압 특성 곡선.
도 6은 종래의 다른 강유전체 메모리 구조.
도 7은 도 6의 회로에서 읽기 동작을 위한 신호도.
도 8은 도 6의 종래 읽기 동작시의 캐패시터의 전하량 전압 관계.
도 9는 본 발명의 강유전체 메모리 구조.
도 10은 본 발명의 제9도의 회로에서 읽기 동작을 위한 신호도.
도 11은 도 9의 본 발명 동작시의 캐패시터의 전하량 대 전압 관계.
상기 목적을 달성하기 위한 본 발명은, 워드라인에 게이트가 접속되고 비트라인에 일측 단자가 접속된 트랜지스터와, 상기 트랜지스터의 타측단에 자신의 일측 단자가 접속되고 플레이트라인에 자신의 타측 단자가 접속된 하나의 강유전체 캐패시터로 단위 셀을 이루는 다수의 메모리 셀; 대기 상태에서 상기 비트라인 및 상기 비트라인에 이웃하는 비트라인바를 접지레벨로 프리차지시키기 위한 제1프리차지수단; 읽기 구동의 바로 직전에 상기 비트라인 및 상기 비트라인바를 하프 공급전압으로 프리차지시키며, 상기 제1프리차지수단과 선택적으로 인에이블되는 제2프리차지수단; 및 상기 메모리 셀에 저장된 데이터를 읽기 위하여 상기 비트라인 및 상기 비트라인바의 전압레벨을 감지하는 감지증폭수단을 포함하여 이루어진다.
바람직하게, 상기 감지증폭수단은 상기 비트라인 및 상기 비트라인바를 제1 및 제2 입/출력라인으로하고, 제1전원소스단과 제2전원소스단 사이에서 P형 모스트랜지스터와 N형 모스트랜지스터로 이루어진 래치로 이루어진고, 상기 제1전원소스단 및 상기 제2전원소스단은 상기 비트라인이 접지레벨로 프리차지되어 있을 때, 상호 선택적으로 공급전압 또는 접지전압을 가지며, 상기 비트라인이 하프 공급전압으로 프리차지되어 있을 때, 양쪽 모두 하프 공급전압을 갖는다.
본 발명은 강유전체를 메모리 셀로 사용한 메모리 소자에서 비트라인을 전원 전압(VCC)의 1/2 전위 즉, VCC/2로 프리차지하는 방식을 채택하였으며 기준 전압을 VCC/2로 하여 감지 증폭할 수 있게 하였다. 비트라인을 전원 전압(VCC)의 1/2로 프리차지하면 다음의 두가지 이유로 인해 감지 증폭기의 증폭능력을 향상시킬 수 있다. 첫째, NMOS와 PMOS 래치의 이득이 큰 스위칭 포인트 부근에서 증폭이 시작되므로 증폭도를 향상시킬 수 있다. 둘째, 감지 증폭기를 동작 시킬 때 비트라인이 VCC 혹은 VSS로 프리차지된 경우는 SAP 는 VSS에서 VCC로 SAN 신호는 VCC에서 VSS로 구동한다. 이때 감지 증폭기 트랜지스터의 게이트 캐패시턴스에 의해 비트라인에 영향을 준다. 만일 비트라인이 VCC/2로 프리차지된 경우 감지증폭기 동작시 SAP 신호는 VCC/2에서 VCC로 SAN 신호는 VCC/2에서 VSS로 구동되므로 감지증폭기 트랜지스터의 게이트 캐패시턴스에 의한 비트라인에 대한 영향이 1/2로 줄어든다. 따라서 감지 증폭기의 증폭 능력을 향상시킬 수 있으며 그로인해 감지증폭기의 전류 소모를 줄일 수 있다. 또한 더미 셀을 사용하지 않고 정확한 정확한 기준 전압을 발생시킬 수 있다면 소자의 신뢰성을 향상시킬 수 있다. 이 방법을 사용하여 감지 증폭시 소모되는 전류를 줄이며 증폭시간을 단축하기 위한 회로의 구성과 동작 방법에 관한 것이다. 또한 기준 전압을 발생하기 위해 별도의 더미 셀을 사용하지 않으므로 소자의 신뢰성을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 9는 본 발명에서 제안한 메모리 셀 어레이 블록의 실시예이며, 도 10은 도 9의 각 신호에 대한 '읽기' 동작시 파형도이다. 도 9를 참조하면, 본 발명에 따른 강유전체 메모리 소자의 코어회로는 데이터를 저장하는 메모리셀(300)과, 비트라인을 접지접압(Vss) 또는 공급전압의 절반값(Half_Vcc, Vcc/2)로 프리차지시키기 위한 비트라인프리차지부(500), 및 감지증폭부(400)로 구성되어 있다. 여기서, 기준전압을 발생하기 위한 종래의 더미메모리셀(도 3의 200)이 구성되지 않았음을 유의하여야 한다.
메모리 어레이는 다수의 워드라인과 다수의 비트라인이 매트릭스 형태로 구성되며 각 워드라인과 비트라인은 서로 교차된다. 메모리 셀(300)은 스위칭 트랜지스터(310, 320, 330, 340) 1개와 강유전체 캐패시터(315, 325, 335, 345) 1개로 구성된다. 스위칭 트랜지스터의 드레인(또는 소스)은 비트라인에 연결되며 스위칭 트랜지스터의 게이트는 워드라인에 연결된다. 강유전체 캐패시터 전극의 한 쪽은 스위칭 트랜지스터의 소스(또는 드레인)에 연결되며 다른 한쪽은 강유전체를 구동하기 위한 플레이트라인에 연결된다. 그리고, 감지증폭부(400)는 비트라인 및 비트라인바를 제1 및 제2 입/출력라인으로하고, 제1전원소스단(SAP)과 제2전원소스단(SAN) 사이에서 P형 모스트랜지스터와 N형 모스트랜지스터로 이루어진 래치로 이루어진다. 상기 제1전원소스단(SAP) 및 상기 제2전원소스단(SAN)은 상기 비트라인이 접지레벨로 프리차지되어 있을 때, 상호 선택적으로 공급전압 또는 접지전압을 가지며, 상기 비트라인이 하프 공급전압으로 프리차지되어 있을 때, 양쪽 모두 하프 공급전압을 갖는다.
대기상태에서 비트라인은 비트라인로우프리차지신호(BLP)를 '하이'로 하여 로루프리차지부의 트랜지스터(510, 530, 550, 570)에 의해 접지레벨로로 프리차지 된다. 저장된 셀을 읽기 위하여 비트라인로우프리차지신호(BLP)는'로우'로 하고 비트라인하이프리차지신호(BHP)는 '하이'로 하여, 비트라인을 Vcc/2로 프리차지한다. 프리차지가 끝나면 비트라인하이프리차지신호(BHP)를 '로우'로 하여 비트라인을 플로팅 상태로 만든다. 입력된 열 어드레스에 대응하는 워드라인이 선택되어 셀에 저장된 정보를 읽기 시작한다. 만일 워드라인(WL0)가 선택되면 트랜지스터 310과 320은 온(on) 상태가 되어 강유전체 캐패시터 315, 325에 저장된 정보를 읽을 수 있다.
이때, 비트라인은 Vcc/2로 프리차지되어 있으므로 제11도의 '라' 방향으로 분극상태가 변하며 비트라인 캐패시터 CB와 전하공유에 의해 강유전체 메모리 셀의 분극상태는 'A' 또는 'B' 상태가 된다. 이때 'A'에 대응하는 비트라인 전압은 'V1'이며 'B'에 대응하는 전압은 'V0'가 된다. 메모리 셀이 'A' 또는 'B' 상태가 되면 플레이트 라인을 V 전압 만큼 구동한다. 플레이트 라인을 구동하였으므로 셀의 분극상태는 '다' 방향으로 이동하고 이때 비트라인 전압은 비트라인 캐패시터 CB와 메모리 셀 캐패시터와 전하공유에 의해 'a' 또는 'b'에 대응하는 전압이 유기된다. 플레이트라인을 구동하였을 때 비트라인 전압은 상승한다. 플레이트 라인 구동전압 V를 적절하게 선택하여 'b'에 대응하는 전압이 Vcc/2 보다 높으며 'a'에 대응하는 전압이 Vcc/2 보다 낮게 되도록 한다('c'에 대응하는 전압이 VCC/2). 따라서, 별도의 더미셀을 이용하지 않고 Vcc/2로 프리차지될 때 감지증폭기(400)의 전원소스인 SAP, SAN를 Vcc/2 로 하여 감지증폭기를 오프(off) 시킨다. 감지증폭기를 동작시킬 때 전원소스 SAP는 Vcc/2에서 '하이'로 전원소스 SAN은 Vcc/2에서 '로우'로 구동되어 도 3의 종래의 실시예보다 SAP, SAN의 전압변화는 1/2이 되므로 게이트 캐패시턴스에 의한 비트라인의 커플링 노이즈가 작아져 증폭능력을 향상시킬 수 있다.
이상에서 설명한 본 발명은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명의 분야에 종사하는 통상의 지식을 가진자에 의하여 변형 및 실시 변경이 가능하므로, 본 출원은 전술한 실시예 및 도면에 의하여 한정되는 것이 아니고, 아래의 청구 범위에 의해서만 그 권리를 한정한다.
본 발명은 비트라인을 VCC/2로 프리차지하여 강유전체 메모리의 저장 데이터를 독출하므로 다음의 두가지 이유로 인해 감지 증폭기의 증폭능력을 향상시킬 수 있다. 첫째, 감지증폭기에서 NMOS와 PMOS 트랜지스터로 구성된 래치의 이득이 큰 스위칭 포인트 부근에서 증폭이 시작되므로 증폭도를 향상시킬 수 있다. 둘째, 비트라인이 전원 전압의 1/2로 프리차지된 경우 감지증폭기 동작시 감지 증폭기의 증폭 능력을 향상시킬 수 있으며 그로인해 감지증폭기의 전류 소모를 줄일 수 있다. 또한 더미 셀을 사용하지 않고 정확한 기준전압을 발생시킬 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 워드라인에 게이트가 접속되고 비트라인에 일측 단자가 접속된 트랜지스터와, 상기 트랜지스터의 타측단에 자신의 일측 단자가 접속되고 플레이트라인에 자신의 타측 단자가 접속된 하나의 강유전체 캐패시터로 단위 셀을 이루는 다수의 메모리 셀;
    대기 상태에서 상기 비트라인 및 상기 비트라인에 이웃하는 비트라인바를 접지레벨로 프리차지시키기 위한 제1프리차지수단;
    읽기 구동의 바로 직전에 상기 비트라인 및 상기 비트라인바를 하프 공급전압으로 프리차지시키며, 상기 제1프리차지수단과 선택적으로 인에이블되는 제2프리차지수단; 및
    상기 메모리 셀에 저장된 데이터를 읽기 위하여 상기 비트라인 및 상기 비트라인바의 전압레벨을 감지하는 감지증폭수단
    을 포함하여 이루어지는 강유전체 메모리 소자.
  2. 제1항에 있어서,
    상기 감지증폭수단은 상기 비트라인 및 상기 비트라인바를 제1 및 제2 입/출력라인으로하고, 제1전원소스단과 제2전원소스단 사이에서 P형 모스트랜지스터와 N형 모스트랜지스터로 이루어진 래치로 이루어지는 강유전체 반도체 메모리.
  3. 제2항에 있어서,
    상기 제1전원소스단 및 상기 제2전원소스단은 상기 비트라인이 접지레벨로 프리차지되어 있을 때, 상호 선택적으로 공급전압 또는 접지전압을 가지며, 상기 비트라인이 하프 공급전압으로 프리차지되어 있을 때, 양쪽 모두 하프 공급전압을 갖는 강유전체 반도체 메모리.
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KR100333702B1 (ko) * 1999-06-28 2002-04-24 박종섭 강유전체 메모리 장치

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