JP2006127728A - 低電圧用半導体メモリ装置 - Google Patents

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Abstract

【課題】ブリード電流の発生を防止、プリチャージ動作の電力消費を節減することができる半導体メモリ装置を提供すること。
【解決手段】電源電圧及び接地電圧が印加されて動作し、第１ビットラインＢＬにデータ信号を伝送する第１セルアレイ３００ａと、第２ビットライン／ＢＬにデータ信号を伝送する第２セルアレイ３００ｂと、第１ビットラインと第２ビットラインの電圧の差を検出し増幅するビットラインセンスアンプ部２００ａ〜２００ｃと、第１ビットライン又は第２ビットラインに基準信号を出力するリファレンスセルブロック４００ａ〜４００ｃと、プリチャージの間、第１ビットラインと第２ビットラインの電圧を等価化するプリチャージ部を備え、プリチャージの間、第１ビットラインと第２ビットラインに別のプリチャージ電圧を印加することなく、フローティング状態に維持されるように構成されている。
【選択図】図７

Description

本発明は、半導体メモリ装置に関し、特に電源電圧が低い時に効率よく動作する半導体メモリ装置に関する。
図１は、通常の半導体メモリ装置の構成を示すブロック図である。図１を参照して説明すると、通常のメモリ装置は、ローアドレスを受信しデコードして出力するローアドレス入力部２０と、カラムアドレスを受信しデコードして出力するカラムアドレス入力部３０と、複数の単位セルで構成された複数のセルアレイ１１０、１２０、１３０、１４０とを備え、ローアドレス入力部２０およびカラムアドレス入力部３０から出力される信号に対応するデータを出力するセル領域１００と、セル領域１００から出力されるデータを外部に出力し、外部から入力されたデータをセル領域１００に伝送するデータ入出力部４０とを備えている。
セル領域１００は、セルアレイ１１０、１２０、１３０、１４０から出力されるデータ信号を増幅し、データ出力部４０に出力するセンスアンプ部１５０、１６０を備えている。また、セル領域１００内の各セルアレイ１１０、１２０、１３０、１４０は、それぞれ複数の単位セルを備えている。
センスアンプ部１５０、１６０は、メモリ装置がリード（読出し）動作時には、前述のように、セルアレイ１１０、１２０、１３０、１４０に伝送されるデータ信号を検出し増幅して、データ入出力部４０に出力し、メモリ装置がライト（書込み）動作時には、データ入出力部４０から伝送されたデータをラッチし、セルアレイ１１０、１２０、１３０、１４０に伝送する役割を果たす。
図２は、従来の技術に係る半導体メモリ装置におけるセルアレイの構成を示すブロック図である。図２を参照して説明すると、半導体メモリ装置のセルアレイ１１０は、複数のワードラインＷＬ０、ＷＬ１、ＷＬ２、・・・と、複数のビットラインＢＬ、／ＢＬとが交差するように配列されており、交差する位置ごとに１つの単位セルが形成されている。
１つの単位セル（例えば、ＣＥＬＬ１）は、スイッチの役割をするＭＯＳトランジスタ（例えば、Ｍ０）とキャパシタ（例えば、Ｃ０）とで構成されている。また、単位セルを構成するＭＯＳトランジスタＭ０は、ゲートがワードラインＷＬ０に接続され、ソースとドレインの一端側がビットラインＢＬに、他端側がキャパシタＣ０に接続されている。キャパシタＣ０は、一端側が上記のようにＭＯＳトランジスタＭ０の他端側に接続され、他端側にはプレート電圧ＰＬが印加されるようになっている。
隣接するワードラインＷＬ０、ＷＬ１に接続された２つの単位セルＣＥＬＬ１、ＣＥＬＬ２は対を構成し、１つのビットラインＢＬに接続され、２つのビットラインＢＬ、／ＢＬは、セルアレイ１１０の一方側に設けられたセンスアンプ部１５０のセンスアンプ１５２ａに接続されている。
例えば、単位セルＣＥＬＬ１のデータを読み出す場合、ワードラインＷＬ０が選択されて活性化され、それにより単位セルＣＥＬＬ１のＭＯＳトランジスタＭ０がターンオンされて、キャパシタＣ０に格納されているデータがビットラインＢＬに出力される。
ビットラインセンスアンプ１５２ａは、データ信号が出力されたビットラインＢＬとデータ信号が出力されていないビットライン（ビットラインバー）／ＢＬの電圧の差を検出して増幅する。
ビットラインセンスアンプ１５２ａの増幅動作が完了した後、ビットライン対ＢＬ、／ＢＬにラッチされ増幅されたデータが、外部データラインＬＤＢを介して外部に出力される。
この時、データ信号はビットラインＢＬにあるが、ビットラインバー／ＢＬでも対応するデータを増幅及びラッチして、セルアレイ１１０の外部に、そのデータを伝送する。その際には、データが対を形成して伝送される。
単位セルＣＥＬＬ１のキャパシタＣ０に、データ「１」（すなわち、電荷が充電されている状態）が格納されていると、ビットラインＢＬは電源電圧になり、ビットラインバー／ＢＬは接地電圧になる。また、単位セルＣＥＬＬ１のキャパシタにデータ「０」（すなわち、電荷が放電されている状態）が格納されていると、ビットラインＢＬは接地電圧になり、ビットラインバー／ＢＬは電源電圧になる。
この時、単位セルＣＥＬＬ１にデータとして格納された電荷は極めて少ない量であるので、その電荷がビットラインの電圧を高めるのに用いられると、単位セルのキャパシタＣ０を再充電しなければならない。センスアンプ１５２ａにラッチされたデータ信号を用いて、単位セルのキャパシタに対する再充電動作が完了すると、ワードラインが非活性化される。
また、単位セルＣＥＬＬ３のデータを読み出す場合には、ワードラインＷＬ２が選択されて活性化され、ＭＯＳトランジスタＭ２がターンオンされて、キャパシタＣ２に格納されているデータがビットラインバー／ＢＬに出力される。センスアンプ１５２ａはビットラインバー／ＢＬとビットラインＢＬとの電圧の差を検出して増幅し、増幅が完了した後、外部データラインＬＤＢを介して外部にデータを出力する。この場合、ビットラインバー／ＢＬにデータ信号が出力され、その反対の信号がビットラインＢＬに出力される。
単位セルにデータを書き込む場合にも、上記の読み出し動作と同様に、選択された単位セルに対応するワードラインが活性化された後に、単位セルにあるデータを検出し増幅することになる。その後、ビットラインセンスアンプ１５２ａによって検出され増幅されラッチされたデータが、外部から伝送された書込みデータに置き替えられる。
置き替えられたデータは、ビットラインセンスアンプ１５２ａにラッチされ、そのラッチされたデータが、破線で示した単位セルのキャパシタに格納される。破線で示した単位セルのキャパシタへの格納が完了すると、ワードラインが非活性化される。
図３は、従来の技術に係るセンスアンプ部とセルアレイとの間の接続関係を示すブロック図であり、特にシェアード(Shared)ビットラインセンスアンプ部の構成を示す図である。図３に示したように、セル領域１００には、複数のセルアレイ１１０、１３０、１８０が配列され、それぞれセルアレイが備えている単位セルのデータを検出し増幅するセンスアンプを備えたセンスアンプ部１５０、１７０が、セルアレイの間ごとに配置されている。
センスアンプ部１５０は、複数のセンスアンプＳＡを備えており、その数は、１つのセルアレイに接続されているビットライン対の数に対応している。また、回路の面積を減らすために用いられるシェアードビットラインセンスアンプ構造の場合には、２つのセルアレイ当たりに１つのセンスアンプ部を共有するので、２つのビットライン対ごとに１つのセンスアンプを備えれば良いことになる。
従来は、セルアレイごとに１つのセンスアンプ部を備え、セルアレイのうちのある単位セルのデータがビットラインに出力されると、それを検出し増幅するようになっていた。しかし、現在は、メモリ装置が高集積化されてきたために、２つのセルアレイ（例えば、１１０、１３０）当たりに１つのセンスアンプ部１５０を備え、適切な接続信号ＢＩＳＨ１、ＢＩＳＬ１に応じて、センスアンプ部１５０とセルアレイ１１０、１３０とが接続されまたは接続が断たれるようになっている。
例えば、第１接続信号ＢＩＳＨ１によって活性化されると、第１接続部１５１がイネーブル(enable)されて、センスアンプ部１５０とセルアレイ０（１１０）とが接続され、第２接続信号ＢＩＳＬ１が活性化されると、第２接続部１５３がイネーブルされて、センスアンプ部１５０とセルアレイ１（１３０）とが接続される。
センスアンプ部１５０は、接続部とセンスアンプＳＡの他に、プリチャージ部とデータ出力部などを備えている（図４参照）。
図４は、図３に示したセンスアンプ部の構成例を示すブロック図である。図４に示したように、センスアンプ部１５０は、センスアンプ電源端ＳＡＰ、ＳＡＮに印加される電圧により動作し、ビットラインＢＬ、／ＢＬの信号電圧の差を増幅するセンスアンプ１５２ａと、センスアンプ１５２ａが動作しない時に出力されるプリチャージ信号ＢＬＥＱにイネーブルされて、ビットラインプリチャージ電圧ＶＢＬＰによりビットラインＢＬ、／ＢＬをプリチャージするプリチャージ部１５５ａと、プリチャージ信号ＢＬＥＱに応答して、セルアレイ０（１１０）に接続されている２つのビットラインＢＬ、／ＢＬの電圧を同じレベルにする第１等価部１５４ａと、プリチャージ信号ＢＬＥＱに応答して、セルアレイ１（１３０）に接続されているビットラインＢＬ、／ＢＬの電圧を同じレベルにする第２等価化部１５６ａと、カラムアドレスにより生成されるカラム制御信号ＹＩにより、センスアンプ１５２ａによって増幅されたデータ信号をデータラインＬＤＢ、ＬＤＢＢを介して外部に出力するデータ出力部１５７ａとで構成されている。
また、前述のように、センスアンプ部１５０は、センスアンプ１５５ａとセルアレイ０またはセルアレイ１とを接続しまたは接続を断つための第１及び第２接続部１５１ａ、１５３ａを備えている。
図５は、従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。図５および図１〜図４を参照して、従来の技術に係る半導体メモリ装置におけるセンスアンプの動作を詳細に説明する。
半導体メモリ装置では、データのリード（読出し）動作が、プリチャージ、リード、検出、再格納の４つのステップに分けて実行される。
また、データのライト（書込み）動作も、上記のリード動作と全体の構成は同様である。ただし、リード動作の代りにライト動作が行われるステップがあり、データが外部に出力される代わりに外部から入力され、センスアンプにラッチされる。その動作のみが、リードの場合と異なっている。以下、リードに関する動作を詳細に説明する。
なお、以下の説明において、キャパシタには電荷が充電されデータ「１」が格納されていると仮定し、データのリード動作時に第１接続部１５１ａがイネーブルされ、第２接続部１５３ａがディセーブル(disable)され、センスアンプ部１５０ｇはセルアレイ０（１１０）に接続されると仮定する。
プリチャージステップの間には、ビットライン対ＢＬ、／ＢＬはプリチャージ電圧が印加されている状態であり、すべてのワードラインは非活性化されている状態である。用いられるプリチャージ電圧は、通常コア電圧の１／２（Ｖｃｏｒｅ／２＝ＶＢＬＰ）である。
このステップでは、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされ、第１及び第２等価化部１５４ａ、１５７ａとプリチャージ部１５５ａがイネーブルされ、ビットライン対の電圧はコア電圧の１／２（Ｖｃｏｒｅ／２）である。この時、第１及び第２接続部１５１ａ、１５３ａはイネーブルされている状態である。
図５に示した波形ＳＮは、単位セルのキャパシタに印加される電圧であって、データ「１」が格納されている場合に対応しているので、コア電圧（Ｖｃｏｒｅ）のレベルを示している。
次いで、リード命令が入力されてリードステップでは、第１接続部１５１ａがイネーブル状態を維持し、第２接続部１５３ａがディセーブル状態になる。また、ビットラインセンスアンプ部１５０は、一方側に配置されたセルアレイ０（１１０）と接続され、他方側に配置されたセルアレイ１（１３０）とは接続が断たれている。
また、ワードラインＷＬは、高い電圧レベルにより活性化され、再格納ステップまでその状態が維持される。
この場合、ワードラインを活性化させるためには、通常電源電圧よりも高い電圧ＶＰＰが印加される。これは、半導体メモリ装置の電源電圧が低くなり、動作速度がより高速になるように要求されるからである。そのために、半導体メモリ装置のセル領域に印加されるコア電圧（Ｖｃｏｒｅ）よりも高い電圧ＶＰＰが、ワードラインＷＬの活性化に用いられる。
ワードラインＷＬが活性化されると、対応する単位セルのＭＯＳトランジスタがターンオンされ、キャパシタに格納されているデータがビットラインＢＬに出力される。
したがって、コア電圧の１／２（Ｖｃｏｒｅ／２）にプリチャージされていたビットラインＢＬの電圧が、所定の電圧だけ上昇する。この時、キャパシタがコア電圧のレベルに充電されていたとしても、ビットラインＢＬの寄生キャパシタンスＣｂに比べて、単位セルのキャパシタのキャパシタンスＣｃが極めて小さいので、ビットラインの電圧をコア電圧にまで上昇させることがない。すなわち、コア電圧の１／２から所定電圧（ΔＶ）だけ上昇することになる。
図５から、単位セルのキャパシタに印加される電圧とビットラインＢＬに印加される電圧が、リードステップの間、コア電圧の１／２から所定電圧（ΔＶ）だけ上昇していることが分かる。
一方、ビットラインバー／ＢＬには、まったく電荷が供給されず、ビットラインバー／ＢＬは、コア電圧の１／２（Ｖｃｏｒｅ／２）に維持される。
次いで、検出ステップでは、ビットラインセンスアンプ１５２ａに、プリチャージの間、コア電圧の１（Ｖｃｏｒｅ／２）に維持されていた第１及び第２センスアンプの電源端ＳＡＰ、ＳＡＮに、それぞれコア電圧、接地電圧が印加される。それにより、ビットラインセンスアンプ１５２ａは、２つのビットラインＢＬ、／ＢＬの電圧の差を検出して増幅し、２つのビットラインＢＬ、／ＢＬのうち、相対的に電圧の高い方をコア電圧（Ｖｃｏｒｅ）に増幅し、相対的に電圧の低い方を接地電圧にする。
ここで、ビットラインＢＬがビットラインバー／ＢＬよりも高い電圧に維持され、検出・増幅が完了すると、ビットラインＢＬはコア電圧（Ｖｃｏｒｅ）に、ビットラインバー／ＢＬは接地電圧になる。
次いで、再格納ステップでは、ビットラインＢＬの電圧をコア電圧の１／２（Ｖｃｏｒｅ／２）から所定電圧（ΔＶ）だけ上昇させたリードの間に、単位セルのキャパシタに格納されていた放電されたデータ用電荷を再充電する。再充電が完了すると、ワードラインは再び非活性化状態になる。
次いで、再度プリチャージステップとなり、第１及び第２センスアンプ電源端ＳＡＰ、ＳＡＮが、コア電圧の１／２に維持される。また、プリチャージ信号ＢＬＥＱが活性化され、第１及び第２等価化部１５４ａ、１５７ａとプリチャージ部１５５ａに、プリチャージ電圧ＶＢＬＰが印加される。この時、第１及び第２接続部１５１ａ、１５３ａにより、センスアンプ部１５０は、一方側と他方側に配置されているセルアレイ０、１（１１０、１３０）に接続される。
技術の発展に伴い、メモリ装置を駆動する電源電圧のレベルは、ますます低くなってきた。しかし、電源電圧が低くなってもメモリ装置は、動作速度が維持されるか、それより速く動作することが要求されている。
前述のように、メモリ装置を動作させる電源電圧として、電源電圧よりは低いレベルのコア電圧（Ｖｃｏｒｅ）とコア電圧（Ｖｃｏｒｅ）よりは高いレベルの電圧を内部的に発生させて、その適切な電圧が用いられている。
従来は、電源電圧を適宜に低下させても特別な方法を用いることなく、メモリ装置の製造技術を改善するだけで、要求される動作速度を確保することができた。
例えば、３．３Ｖから２．５Ｖまたはそれ以下に電源電圧に低下させても、５００ｎｍから１００ｎｍまでの高集積化技術の改善により、要求される動作速度を満足させることができた。すなわち、ナノ技術の改善により、製造されるトランジスタの電力消費量を以前より減少させ、同じ電力消費量であれば、以前より動作速度を速くすることができた。
しかし、１００ｎｍ以下の場合には、ナノ技術をさらに改善することにより要求に応えることが非常に難しい。また、要求される電源電圧はさらに低くなっており、２．０Ｖ以下、１．５Ｖ、さらに１．０Ｖまで低下している。このような状況では、ナノ技術の改善だけで、要求される動作速度を、従来のように維持することが非常に難しくなっている。
また、メモリ装置に印加される電源電圧のレベルが一定のレベル以下に低くなれば、メモリ装置を構成しているＭＯＳトランジスタの動作マージンが極めて小さいので、要求される動作速度を満足しないだけではなく、動作の安定性という面での信頼性を確保することが難しい。
基本的にＭＯＳトランジスタのターンオン電圧が一定のレベルに維持される状況では、メモリ装置に入力される駆動電圧のレベルが一定のレベル以下に低くなると、ビットラインセンスアンプが、２つのビットラインに印加された電圧の差を安定して検出し、増幅するのに多くの時間を必要とする。
この時、若干のノイズが発生すると（すなわち、コア電圧の１／２の電圧では、若干のノイズによりビットライン電圧が上昇するか、下降する）、センスアンプが、２つのビットラインの電圧の差を検出できなくなることがある。
したがって、メモリ装置の駆動電圧を一定のレベル以下に下げることが、現在の技術では非常に難しい。
また、メモリ装置が高集積化されると、各単位セルを構成するＭＯＳトランジスタのゲート電極と隣接して配置されるビットラインとの間隔も非常に小さくなり、ゲート電極とビットラインとの間に漏れ電流が生じやすくなる。この時、生じる漏れ電流はブリード電流(BLeed Current)と呼ばれる。
図６は、従来の技術に係る半導体メモリ装置の単位セルを示す断面図であり、特に低電圧半導体メモリ装置に発生する漏れ電流を説明するための図である。
図６に示したように、基板１０上に素子分離膜１１、ソース／ドレイン接合領域１２ａ、１２ｂ、ゲート電極１３、ビットライン１７、キャパシタ１４、１６及び絶縁膜１８、１９が形成されている。上記のように構成された半導体メモリ装置が高集積化されると、ゲート電極１３とビットライン１７との間隔Ａが小さくなり、両者を充分に絶縁することが非常に難しくなる。このような状態で、プリチャージ間には、ビットラインにコア電圧の１／２の電圧が印加され、ワードラインを構成するゲート電極には接地電圧が印加される。
製造上の誤差などにより、ビットラインと、ワードラインを構成するゲート電極との間隔が狭くなると、プリチャージの間に、ビットラインからワードラインに、漏れ電流であるブリード電流が継続的に流れる。
製造後のメモリ装置に欠陥を含むセルがある場合には、予め用意されている予備セルと置き替えるリペア処理が行われる。ただし、この場合には、メモリ装置の特性上、１つの単位セルだけを置き替えるのではなく、ワードライン別にリペアが行われる。したがって、メモリ装置が動作する時には、欠陥が見つかった単位セルに対応するワードラインは利用されず、予め用意されている予備のワードラインが用いられる。
上記のケースの場合のように、欠陥が、ワードラインを構成するゲート電極とビットラインとの間の短絡によって発生したものであれば、予備のワードラインに置き替えられるので、動作上には問題が生じない。しかし、依然として、コア電圧の１／２の電圧にプリチャージされるビットラインから、ワードラインへブリード電流が流れ続ける。
技術の高度化に伴い、半導体メモリ装置を低電力で動作させることが非常に重要な課題となってきている。とくに、上記のようにブリード電流が発生すると、動作上は問題がないとしても、半導体メモリ装置を用いるシステムに、半導体メモリ装置を組み込むことができないという問題が残る。
ブリード電流を減らすために、ブリード電流が流れるパスに抵抗を追加することも考えられるが、特定の部分のブリード電流を抑制するだけであり、根本的な解決策とはならない。
別の対策として、プリチャージの間、ビットラインの電圧を接地電圧に維持する方法がある。この場合、利用されないワードラインとビットラインとの電圧が同じになり、ブリード電流の発生を防止することができる。
しかし、接地電圧にプリチャージすると、データのリード又はライト後、プリチャージへ進む際、ビットライン対の一方のラインを接地電圧に強制的に降下させる過程（ＢＬ、／ＢＬのうち、１方を電源電圧、もう１方を接地電圧に維持する）で、不要な電力の消費が発生する。
最も広く用いられている方法である、プリチャージ電圧として、電源電圧の１／２の電圧をビットラインに用いる方法では、プリチャージへ進む時に、２つのビットラインの電圧を同じ（等価化）にし、その後電源電圧の１／２の電圧を印加するようにすることができる。したがって、プリチャージ電圧にする過程では電力消費がなく、接地電圧にプリチャージする場合よりも、電力消費量が少ない。
しかし、プリチャージ電圧として、電源電圧の１／２の電圧を維持すると、前述のように、ワードラインとビットライン間の電圧の差によって、半導体メモリ装置の動作中にブリード電流が発生し継続して流れるので、電力消費が少ない半導体メモリ装置への適用は困難である。
本発明は、上記の従来の問題点を解決するためになされたもので、その目的は、ブリード電流の発生を防止するとともに、プリチャージ動作時に電力消費量を節減することができる半導体メモリ装置を提供することにある。
また、本発明の別の目的は、入力される電源電圧が低い場合でも、速い速度で動作する半導体メモリ装置を提供することにある。
上記目的を達成するための本発明に係る半導体メモリ装置は、電源電圧及び接地電圧が印加されて動作し、第１ビットラインにデータ信号を出力する第１セルアレイと、第２ビットラインにデータ信号を出力する第２セルアレイと、前記第１ビットライン及び前記第２ビットラインに出力された前記データ信号の電圧の差を検出し増幅するビットラインセンスアンプと、前記データ信号が前記第１ビットラインに出力された時に、基準信号を前記第２ビットラインに出力し、前記データ信号が前記第２ビットラインに出力された時に、前記基準信号を前記第１ビットラインに出力するリファレンスセルブロックと、プリチャージの間、前記第１ビットライン及び前記第２ビットラインの電圧を等価化するプリチャージ部を備え、前記プリチャージの間、前記第１ビットライン及び前記第２ビットラインにプリチャージ電圧を印加することなく、前記第１ビットライン及び前記第２ビットラインがフローティング状態に維持されるように構成されていることを特徴としている。
また、本発明に係る半導体メモリ装置の駆動方法は、オープンビットライン構造を有し、電源電圧及び接地電圧が印加されて動作し、第１ビットライン及び第２ビットラインにデータ信号を出力するデータ伝送ステップと、前記第１ビットライン又は前記第２ビットラインに基準信号を出力する基準信号伝送ステップと、前記第１ビットライン及び前記第２ビットラインの前記データ信号の電圧の差を検出し増幅してラッチするセンシングステップと、前記第１ビットライン及び前記第２ビットラインの電圧を等価化し、フローティングするプリチャージステップとを含むことを特徴としている。
本発明に係る半導体メモリ装置によれば、低電圧（例えば、１．５Ｖ以下）で駆動する半導体メモリ装置を容易に実現することができる。
また、プリチャージの間、すべてのビットラインがフローティング状態に維持されるので、プリチャージ間、別のプリチャージ電圧を印加する必要がなく、プリチャージ時に消費される電力を大幅に節減少することができる。
また、本発明に係る半導体メモリ装置では、ビットラインをプリチャージする電圧を印加することなくフローティングさせるので、ワードラインとビットラインとの間が短絡しても、ワードラインとビットラインに印加される電圧がいずれも接地電圧になるので、前述したブリード電流が殆ど発生しない。したがって、ブリード電流による電力消費を防止することができる。
また、本発明に係る半導体メモリ装置は、センスアンプによる検出・増幅動作の際、接地電圧よりも低い低電圧と、電源電圧よりも高い高電圧を用いて増幅するので、電源電圧が低い場合でも速い速度でビットラインからたデータ信号を検出し増幅することができる。
さらに、従来の半導体メモリ装置では、データラインが電源電圧または電源電圧の１／２の電圧にプリチャージされるので、データラインからビットラインに流れる電流により、ローレベル（接地レベル）に増幅されたビットラインの電圧が一時的に増加する。一方、本発明に係る半導体メモリ装置のビットラインセンスアンプは、ビットラインを負の低電圧に増幅するので、データラインに流れる電流がローレベル（負の低電圧）により互いに相殺されて、ローレベルに増幅されたビットラインの電圧が接地電圧以上には上昇しない。したがって、データの再格納に要する時間が長くならないので、サイクルタイムを短縮することができるという効果を有する。
以下、添付する図面に基づいて、本発明に係る最も好ましい実施の形態を説明する。
図７は、本発明の好ましい実施の形態に係る半導体メモリ装置の構成を示すブロック図である。図７に示したように、実施の形態に係る半導体メモリ装置は、複数の単位セルで構成され、それぞれの単位セルが１つのＭＯＳトランジスタ及びキャパシタを備えたセルアレイ３００ａ、３００ｂと、セルアレイ３００ａ、３００ｂに接続されているビットラインに出力されたデータ信号を検出し増幅するビットラインセンスアンプを備えたセンスアンプ部２００ａ、２００ｂと、センスアンプ部２００ａ、２００ｂに基準信号を出力するリファレンスセルブロック４００ａ、４００ｂと、プリチャージの間、セルアレイ３００ａ、３００ｂに設けられているすべてのビットラインの電圧を等価化する第１及び第２プリチャージ用フローティング接続部５００ａ、５００ｂとを備えている。
また、第１プリチャージ用フローティング接続部５００ａは、第１セルアレイ３００ａに設けられているすべてのビットラインと交差する第１フローティングラインＦＬＯＡＴと、第１セルアレイ３００ａに設けられているすべてのビットラインにそれぞれ対応し、一端側が第１配線（第１フローティングライン）ＦＬＯＡＴに接続され、他端側が対応するビットラインに接続され、プリチャージの間、活性化された信号ＢＬＥＱに応答してターンオンされる複数のスイッチ用ＭＯＳトランジスタＴＦ１、ＴＦ２、・・・とを備えている。
第１プリチャージ用フローティング接続部５００ａは、すべてのビットラインに接続されている第１フローティングラインＦＬＯＡＴを介して、プリチャージの間、第１セルアレイ３００ａに設けられているすべてのビットラインの電圧を同じレベルに維持する機能を有している。
実施の形態に係るメモリ装置の最も大きな特徴は、各ビットラインに対してプリチャージの間、電圧が印加されないことである。したがって、１つのセルアレイに設けられている各ビットラインの電圧は、相互に相違するフローティングされた状態に維持され、データのリードまたはライト、またはリフレッシュ動作が行われる際、セルアレイに格納されているデータが出力される。
したがって、１つのセルアレイに設けられているすべてのビットラインの電圧を同じレベルに維持する必要がないので、必ずしもフローティング接続部を必要としない。フローティング接続部がない場合には、１つのセルアレイに設けられているすべてのビットラインの電圧が、プリチャージの間、相互に異なるので、それぞれのビットラインが異なる電圧に維持された状態で、データのリード／ライトまたはリフレッシュ動作が行われる。
ここでは図示しないが、第２セルアレイ３００ｂに接続されている第２プリチャージ用フローティング接続部５００ｂ及び第２リファレンスセルブロック４００ｂの構成は、それぞれ、第１プリチャージ用フローティング接続部５００ａ、第１リファレンスセルブロック４００ａと同様である。
図８は、図７に示したリファレンスセルブロックの構成を示す回路図である。図８に示したように、第１リファレンスセルブロック４００ａは、一端側が基準信号電源端ＶＣＰに接続されたリファレンス用キャパシタＲＣ１と、データ信号が第２ビットライン／ＢＬｎに印加された際、リファレンス用キャパシタＲＣ１の他端側を第１ビットラインＢＬｎに接続するスイッチ用ＭＯＳトランジスタＲＴ１と、プリチャージの間、リファレンス用キャパシタＲＣ１の他端側と基準信号電源端ＶＣＰを接続するスイッチ用ＭＯＳトランジスタＲＴ１ ＰＣＧ１とを備えている。なお、リファレンス用キャパシタＲＣ１のキャパシタンスは、第１セルアレイ３００ａに設けられた単位セルキャパシタＣａＰ１、２のキャパシタンスと実質的に同じ値にする。
基準信号電源端ＶＣＰの電圧は、接地電圧、電源電圧の１／２及び電源電圧の中から選択された１つであり、基準信号電源端ＶＣＰに印加される電圧と同じレベルの電圧が、単位セルキャパシタのプレート電圧ＰＬとして印加される。
第１リファレンスセルブロック４００ａに設けられるリファレンス用キャパシタ（図８には、ＲＣ１のみが図示されている）の数は、第１セルアレイ３００ａに設けられたビットラインの数に対応している。例えば、第１セルアレイが１０２４のビットラインを備える場合、１０２４のビットラインのそれぞれに対応する１０２４のリファレンス用キャパシタを備えることになる。
図８に示したように、第２リファレンスセルブロック４００ｂは、データ信号が第１ビットラインＢＬに出力される時に、基準信号を第２ビットライン（ビットラインバー）／ＢＬｎに出力する。
図９は、図７に示した半導体メモリ装置のうち、特にセンスアンプ部２００ａをより詳細に示す回路図である。図９に示したように、センスアンプ部２００ａは、第１ビットラインＢＬまたは第２ビットライン／ＢＬにデータ信号が出力されると、第１ビットラインＢＬと第２ビットライン／ＢＬに出力された信号の差（電圧の差）を検出し増幅するビットラインセンスアンプ２１０と、プリチャージの間、第１ビットラインＢＬと第２ビットライン／ＢＬの電圧を等価化するプリチャージ部２２０とを備えている。
プリチャージ部２２０は、別のプリチャージ用電圧が印加されず、２つのビットラインＢＬ、／ＢＬの電圧を同じにするだけの役割をする。したがって、プリチャージの間、２つのビットラインＢＬ、／ＢＬは、フローティング状態を維持することになる。すなわち、プリチャージの間、第１ビットラインＢＬと第２ビットライン／ＢＬに別のプリチャージ電圧が印加されないので、これらのラインはフローティング状態になる。
ここで、ビットラインセンスアンプ２１０は、接地電圧よりも低いレベルの低電圧ＶＢＢと、電源電圧よりも高いレベルの高電圧ＶＰＰを用いて、検出・増幅動作を実行する。このとき、低電圧ＶＢＢは、センスアンプ電源端ＳＡＮを介して印加され、高電圧ＶＰＰは、センスアンプ電源端ＳＡＰを介して印加される。
また、実施の形態に係る半導体メモリ装置のセンスアンプ部２００ａは、さらに、第１電圧クランプ部２３０ａ及び第２電圧クランプ部２３０ｂを備えている。第１電圧クランプ部２３０ａは、第１セルアレイ３００ａに設けられている第１ビットラインＢＬとビットラインセンスアンプ２１０との間に設けられ、ビットラインセンスアンプ２１０を駆動させる低電圧ＶＢＢが第１ビットラインＢＬに印加されることを防止する働きをする。また、第２電圧クランプ部２３０ｂは、第２セルアレイ３００ｂに設けられている第２ビットライン／ＢＬとビットラインセンスアンプ２１０との間に設けられ、ビットラインセンスアンプ２１０を駆動させる低電圧ＶＢＢが第２ビットライン／ＢＬに印加されることを防止する働きをする。
また、センスアンプ部２００ａは、第１セルアレイ３００ａと第１電圧クランプ部２５０ａとの間に設けられた第１ビットラインＢＬと、第２セルアレイ３００ｂと第２電圧クランプ部２５０ｂとの間に設けられた第２ビットライン／ＢＬの電圧のうち、低いレベルのライン電圧を接地電圧に増幅して維持する補助ビットラインセンスアンプ２３０ａとを備えている。
プリチャージ部２２０は、第１ビットラインＢＬと第２ビットライン／ＢＬとに、一端側と他端側がそれぞれ接続され、プリチャージの間、活性化されてゲートに入力されるプリチャージ信号ＢＬＥＱを受信するプリチャージ用ＭＯＳトランジスタＴＰ１を備えている。
また、ビットラインセンスアンプ２１０は、ゲートがビットラインＳＡ ／ＢＬに接続され、一端側が第１センスアンプ電源端ＳＡＰに接続され、他端側がビットラインＳＡ ＢＬに接続された第１ｐＭＯＳトランジスタＴＳ１と、ゲートがビットラインＳＡ ＢＬに接続され、一端側が第１センスアンプ電源端ＳＡＰに接続され、他端側がビットラインＳＡ ／ＢＬに接続された第２ｐＭＯＳトランジスタＴＳ２と、ゲートがビットラインＳＡ ／ＢＬに接続され、一端側が第２センスアンプ電源端ＳＡＮに接続され、他端側がビットラインＳＡ ＢＬに接続された第１ｎＭＯＳトランジスタＴＳ３と、ゲートが第１ビットラインＢＬに接続され、一端側が第２センスアンプ電源端ＳＡＮに接続され、他端側がビットラインＳＡ ／ＢＬに接続されている第２ｎＭＯＳトランジスタＴＳ４とを備えている。
第１電圧クランプ部２５０ａは、活性化時に低電圧のレベルに維持される入力信号ＢＩＳがゲートに入力され、一端側が第１ビットラインＢＬと接続され、他端側が第１ｐＭＯＳトランジスタＴＳ１及び第１ｎＭＯＳトランジスタＴＳ３に接続された第１クランピング用ｐＭＯＳトランジスタＴＢＨ１を備えている。
第２電圧クランプ部２５０ｂは、活性化時に低電圧のレベルに維持される入力信号ＢＩＳがゲートに入力され、一端側が第２ビットライン／ＢＬと接続され、他端側が第２ｐＭＯＳトランジスタＴＳ２及び第２ｎＭＯＳトランジスタＴＳ４に接続された第２クランピング用ｐＭＯＳトランジスタＴＢＨ２を備えている。
補助ビットラインセンスアンプ２３０は、第１補助アンプ用ＭＯＳトランジスタＴＳＢ１と第２補助アンプ用ＭＯＳトランジスタＴＳＢ２とを備えている。第１補助アンプ用ＭＯＳトランジスタＴＳＢ１は、一端側が、ビットラインセンスアンプ２１０が活性化される間、接地電圧に活性化されて入力される信号ＢＬＰＤを受信し、他端側が、第１セルアレイ３００ａと第１電圧クランプ部２５０ａとの間に設けられた第１ビットラインＢＬに接続され、ゲートが第２セルアレイ３００ｂと第２電圧クランプ部２５０ｂとの間に設けられた第２ビットライン／ＢＬに接続されている。第２補助アンプ用ＭＯＳトランジスタＴＳＢ２は、一端側が、ビットラインセンスアンプ２１０が活性化される間、接地電圧に活性化されて入力される信号ＢＬＰＤを受信し、他端側が第２セルアレイ３００ｂと第２電圧クランプ部２３０ｂとの間に設けられている第２ビットライン／ＢＬに接続され、ゲートが第１セルアレイ３００ａと第１電圧クランプ部２３０ａとの間に設けられている第１ビットラインＢＬに接続されている。
また、実施の形態に係る半導体メモリ装置のセンスアンプ部は、このほかに、ビットラインセンスアンプ２１０によって検出され増幅されたデータを、データラインＬＤＢ、ＬＤＢＢを介して外部に伝送し、データラインＬＤＢ、ＬＤＢＢを介して外部から伝送されたデータをビットラインセンスアンプ２１０に伝送するデータ入出力部２４０を備えている。
データ入出力部２４０は、ゲートに入出力制御信号が入力され、一端側が第１及び第２ビットラインＢＬ、／ＢＬに接続され、他端側が第１データラインＬＤＢに接続された第１入出力用ＭＯＳトランジスタＴＯ１と、ゲートに入出力制御信号が入力され、一端側が第１及び第２ビットラインＢＬ、／ＢＬに接続され、他端側が第２データラインＬＤＢＢに接続された第２入出力用ＭＯＳトランジスタＴＯ２とを備えている。
図１０及び図１１は、図８に示した半導体メモリ装置の動作を示すタイミングチャートである。
以下、図７〜図１１を参照し、実施の形態に係る半導体メモリ装置の動作を説明する。実施の形態に係る半導体メモリ装置は、プリチャージの間、第１ビットラインＢＬと第２ビットライン／ＢＬにプリチャージ電圧を別に印加することなく、フローティング状態にすることに特徴がある。
また、実施の形態に係る半導体メモリ装置は、プリチャージ電圧として接地電圧を用いており、ビットラインセンスアンプ２１０が、接地電圧ＧＮＤと電源電圧ＶＤＤとを用いて検出・増幅動作を行うのではなく、接地電圧ＧＮＤよりも低いレベルの低電圧ＶＢＢと、電源電圧ＶＤＤよりも高いレベルの高電圧ＶＰＰを用いて、２つのビットラインＢＬ、／ＢＬに印加された電圧の差を検出して増幅することに特徴がある。
はじめに、データ「１」をリードする場合を説明する。なお、データ信号は、第１ビットラインＢＬに出力されるものとする。
プリチャージステップでは、プリチャージの間、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされた状態を維持し、第１セルアレイ３００ａの第１ビットラインＢＬ及び第２ビットライン／ＢＬの電圧が等価化される。
実施の形態に係る半導体メモリ装置は、プリチャージステップでは別の電圧が印加されないので、ビットライン対ＢＬ、／ＢＬ、ＳＡ ＢＬ、ＳＡ ／ＢＬはフローティング状態に維持される（ｔ０）。
したがって、データのリード又はライト動作の直後には、ビットライン対ＢＬ、／ＢＬの電圧を同じにすると、電源電圧の１／２の電圧に維持されることになる（ビットラインセンスアンプ２１０により検出・増幅された後、ビットライン対のうち１方の電圧は電源電圧、もう１方は接地電圧に維持される）。この際、別のプリチャージ用電圧が印加されないので、一定の時間が経過すると、漏れ電流により電源電圧の１／２の電圧が維持されていたビットラインの電圧が次第に低下する。
データのリード又はライト動作を行うことなく、プリチャージが継続すると、最終的に、プリチャージの間に、ビットラインＢＬ、／ＢＬ、ＳＡ ＢＬ、ＳＡ ／ＢＬの電圧が接地電圧まで低下する。
したがって、プリチャージステップの間、ビットラインのプリチャージ電圧は、電源電圧の１／２の電圧と接地電圧との間で変動する。そのために、プリチャージのどの時点でリード命令が実行されるかによって、フローティング状態のビットラインＢＬ、／ＢＬ、ＳＡ ＢＬ、ＳＡ ／ＢＬの電圧が変化する。
一方、時間に応じてビットラインのプリチャージ電圧が変化するので、プリチャージステップの間に、セルアレイ３００ａ、３００ｂに設けられているすべてのビットラインの電圧を同じにするために、第１及び第２プリチャージ用フローティング接続部５００ａ、５００ｂが設けられている。
プリチャージの間、活性化されて入力されるプリチャージ信号ＢＬＥＱによりターンオンされるＭＯＳトランジスタＴＦ１、ＴＦ２と、プリチャージ用フローティング接続部５００ａに設けられているフローティングラインＦＬＯＡＴにより、プリチャージの間、各ビットラインの電圧が変動したとしても、セルアレイに設けられているすべてのビットラインのフローティング電圧は同じ値に維持される。
プリチャージステップが終了し、リードに進み、データをリードするために単位セルにあるデータがビットラインＢＬに出力されると、それまでフローティングされて少しずつ低下し、接地電圧と電源電圧の１／２との間のあるレベルで出力されるデータ信号分だけ、ビットラインの電圧が上昇する（ｔ１）。
一方、ビットラインバー（第２ビットライン）／ＢＬには基準信号が出力される。図８に示したリファレンス信号／ＲＷＬがハイレベルになり、ＭＯＳトランジスタＲＴ２がターンオンされて、リファレンス用キャパシタＲＣに格納されていた基準信号がビットラインバー／ＢＬに出力され、ビットラインバー／ＢＬの電圧が所定のレベルに上昇する。
この時も、ビットライン／ＢＬ、ＳＡ ／ＢＬは、フローティング状態の電源電圧の１／２レベルから次第に低下し、あるレベルになった状態で、出力される基準信号分だけ電圧が上昇する。
上記のように、リファレンス用キャパシタＲＣのキャパシタンスは、単位セルを構成するキャパシタＣａＰのキャパシタンスと同じであり、格納される電荷量は、データが「１」のとき、キャパシタＣａＰに格納される電荷量の１／２になる。図８に示したリファレンスキャパシタの一端側の基準信号出力端ＲＳＮは、プリチャージの間、電源電圧の１／２のレベルに維持される。
プリチャージの間、リファレンスキャパシタの他端側の電源端に印加される基準信号ＲＰＬは、単位セルキャパシタＣａＰのプレート電圧ＰＬと同じレベルである。この時、印加可能な電圧の例としては、電源電圧ＶＤＤ、電源電圧ＶＤＤの１／２及び接地電圧ＧＮＤがある。
このように、プレート電圧ＰＬと同じレベルの電圧を基準信号電源端ＶＣＰに印加するのは、データ信号と比例して、正確に１／２程度の信号を基準信号として出力するためである。したがって、基準信号により上昇するビットラインバー／ＢＬの電圧は、データ信号により上昇するビットラインＢＬの電圧の１／２になる。例えば、電源電圧が１．０Ｖであり、データ信号により約０．２Ｖが上昇する場合は、プリチャージステップの初期には、ビットラインＢＬ、／ＢＬの電圧が０．５Ｖに維持される。
その後、プリチャージステップが続くことによって、ビットラインの電圧が徐々に低下して約０．３Ｖになった時にデータのリード動作が行われ、データ信号が出力されるビットラインＢＬの電圧は、０．５Ｖ（０．３Ｖ＋０．２Ｖ）になり、データ信号の１／２に相当する電荷量を有する基準信号が出力されるビットラインバー／ＢＬの電圧は、０．４Ｖ（０．３Ｖ＋０．１Ｖ）になる。
この時、プリチャージ信号ＢＬＥＱは、プリチャージステップの間はハイレベルに活性化され、リードステップ、センシングステップ及び再格納ステップの間には、ローレベルの非活性化状態に維持される。
次いで、センシングステップに進み、ビットラインセンスアンプ２１０の第１センスアンプ電源端ＳＡＰに高電圧ＶＰＰが印加され、第２センスアンプ電源端ＳＡＮには低電圧ＶＢＢが印加される。
ビットラインセンスアンプ２１０は、２つのビットラインＢＬ、／ＢＬに印加された電圧の差を検出し、相対的に大きい電圧を有する第１ビットラインＢＬを高電圧ＶＰＰに上昇させ、第２ビットライン／ＢＬを接地電圧ＧＮＤに増幅した後にラッチする（ｔ２）。
ビットラインセンスアンプ２１０は、電源電圧ＶＤＤと接地電圧ＧＮＤではなく、高電圧ＶＰＰと低電圧ＶＢＢを用いて増幅動作を行うため、従来よりも速い速度で増幅動作を実行することができる。
この時、ビットラインセンスアンプ２１０と第２電圧クランプ部２５０ｂとの間に接続されているビットラインＳＡ ／ＢＬは、負の低電圧ＶＢＢに増幅される。一方、第１セルアレイ３００ａから第１電圧クランピング接続部２５０ａまでのビットライン／ＢＬは、第１電圧クランピング接続部２５０ａによって、接地電圧ＧＮＤに増幅される。
第１電圧クランプ部２５０ａを構成するｐＭＯＳトランジスタＴＢＨ１、ＴＢＨ２のゲートに入力される接続制御信号ＢＩＳが、低電圧ＶＢＢ Ｈレベルに維持されているので、ビットラインセンスアンプ２１０側のビットラインＳＡ ／ＢＬが低電圧に増幅されても、第１セルアレイ３００ａに接続されているビットライン／ＢＬは、低電圧ＶＢＢよりも高いレベルを有する接地電圧に維持される。
すなわち、第２電圧クランピング接続部２３０ｂは、ビットラインセンスアンプ２１０がビットラインＳＡ ／ＢＬを負の低電圧ＶＢＢまで増幅されても、低電圧ＶＢＢがセルアレイのビットライン／ＢＬ側に印加されないようにクランピングする。
また、第２セルアレイ３００ａに接続されているビットライン／ＢＬにより発生する寄生キャパシタンスが、第２電圧クランプ部２５０ａを構成するｐＭＯＳトランジスタＴＢＨ１、ＴＢＨ２のサブ−しきい値電圧に比べて相対的に大きいので、ビットラインセンスアンプ２１０が検出・増幅動作を行う間及び再格納ステップの間にセルアレイに接続されているビットライン／ＢＬは、接地電圧に維持される
このように、ビットラインセンスアンプ２１０により増幅された負の低電圧ＶＢＢが、セルアレイ側に設けられているビットラインＢＬ、／ＢＬに印加されないようにするのは、セルアレイ側のビットラインＢＬ、／ＢＬが負の電圧になった場合に、そのビットラインに接続されている別の単位セルのデータが破壊されないようにするためである。
すなわち、セルアレイのビットラインＢＬ、／ＢＬが負の電圧になると、非活性化状態で接地電圧に維持され、ワードラインに接続されている単位セルのＭＯＳトランジスタがターンオンされて、単位セルのキャパシタに格納されているデータがビットラインに出力される。
したがって、ビットラインセンスアンプが、より速く検出・増幅動作を行うことができるように、高電圧ＶＰＰ及び低電圧ＶＢＢが用いられる。この時、低電圧ＶＢＢが、セルアレイ３００ａ、３００ｂに設けられているビットラインに印加されないようにしなければならない。
そのために、電圧クランプ部２５０ａ、２５０ｂを設けて、隣接するセルアレイ３００ａ、３００ｂとビットラインセンスアンプとを接続しまたは接続を断つ機能に加え、ビットラインセンスアンプ２１０側の低電圧ＶＢＢがセルアレイに設けられているビットラインに伝送されないようにするクランピング機能も兼ねるようになっている。
しかし、これだけでセルアレイに設けられているビットラインＢＬ、／ＢＬを接地電圧ＧＮＤに安定して維持することができないので、実施の形態に係る半導体メモリ装置においては、ビットラインセンスアンプ２１０に接続されているビットラインＳＡ ＢＬ、／ＳＡ ＢＬが負の低電圧ＶＢＢに増幅されても、セルアレイに接続されているビットラインＢＬ、／ＢＬは接地電圧に維持されるように、補助ビットラインセンスアンプ２３０を備えている。
補助ビットラインセンスアンプ２３０は、ビットラインセンスアンプ２１０が検出・増幅動作を行う間に、セルアレイ３００ａに設けられている２つのビットラインＢＬ、／ＢＬの電圧を検出し、電圧が低い方のラインの電圧を接地電圧に増幅するか、維持するようにする。
ビットラインセンスアンプ２１０が、ビットラインＳＡ ＢＬのレベルを高電圧ＶＰＰに増幅し、ビットラインバーＳＡ ／ＢＬのレベルを低電圧ＶＢＢに増幅すると、ビットラインＢＬは高電圧に維持され、ビットライン／ＢＬは接地電圧ＧＮＤに維持される。また、補助ビットラインセンスアンプ２６０ａは、ビットライン／ＢＬの電圧が接地電圧ＧＮＤより高くなれば接地電圧ＧＮＤに降下させ、接地電圧ＧＮＤよりも低くなれば接地電圧ＧＮＤに上昇させる。
補助ビットラインセンスアンプ２３０に入力される信号ＢＬＰＤは、ビットラインセンスアンプ２１０が活性化されるｔ２、ｔ３、ｔ４の間、接地電圧の状態に活性化されている。
補助ビットラインセンスアンプ２３０の２つのＭＯＳトランジスタＴＢ１、ＴＢ２は、それぞれ一端側に接地電圧が印加され、ビットラインＢＬ、／ＢＬにクロスカップルで接続されているゲート端により、２つのビットラインＢＬ、／ＢＬのうち、低い電圧を有するラインの電圧を、接地電圧ＧＮＤに維持する。
ビットラインセンスアンプ２１０の増幅動作が、ある程度完了すると、入出力制御信号ＹＩが所定の間ハイレベルに活性化され、それに応答して、ビットラインセンスアンプ２１０にラッチされたデータが、データラインＬＤＢ、ＬＤＢＢに出力される（ｔ３）。この時、出力されるデータが、リード命令に対応するデータになる。
次いで、再格納ステップに進み、ビットラインセンスアンプ２１０にラッチされたデータを用いて、データ信号が格納されていた単位セルに再格納する（ｔ４）。再格納が完了すると、ワードラインＷＬがローレベルに非活性化され、ビットラインセンスアンプ２１０に印加していた第１及び第２センスアンプ電源端ＳＡＰ、ＳＡＮには、それぞれ接地電圧、電源電圧ＶＤＤの１／２が印加され、ビットラインセンスアンプはディセーブルされる。
データラインＬＤＢ、ＬＤＢＢは、データが伝送されない間、電源電圧ＶＤＤまたは電源電圧ＶＤＤの１／２の電圧にプリチャージされている。そのために、従来の半導体メモリ装置では、ビットラインセンスアンプ２１０により検出・増幅されたデータを伝送する過程で、ビットラインセンスアンプ２１０により接地電圧に増幅されたビットライン（ここでは、ＳＡ ／ＢＬ）の電圧が、所定のレベルに上昇していた。
したがって、ビットラインセンスアンプ２１０により、所定のレベルに上昇したビットライン／ＢＬの電圧が再び接地電圧まで上昇するように、再格納時間を十分に確保しなければならない。再格納時間が短い場合には、再格納過程で誤ったデータ信号が単位セルに格納されることが起こるからである。特に、データ信号が「０」である場合に、データ「１」が格納される。
上記の問題を解決するために、従来は再格納ステップの時間、すなわち、時間ｔ４を長くしなければならなかった。
しかし、実施の形態に係る半導体メモリ装置の場合は、ビットラインセンスアンプ２１０により、ビットラインＳＡ ＢＬが、接地電圧ＧＮＤよりも低いレベルの低電圧ＶＢＢに増幅されるので、データラインＬＤＢ、ＬＤＢＢにより、ビットラインセンスアンプ２１０に接続されているビットライン／ＢＬに電流が流れたとしても、低電圧ＶＢＢのレベルになっているビットラインＢＬの電圧により相殺されるので、ビットラインセンスアンプに接続されているビットライン／ＢＬの電圧の上昇は殆どない。電圧上昇があったとしても、少なくとも接地電圧ＧＮＤより高くはならない。
したがって、実施の形態に係るメモリ装置は、再格納ｔ４の時間を従来の半導体メモリ装置より短縮することができる。
次いで、プリチャージ信号ＢＬＥＱがハイレベルに活性化されて入力されると、２つのビットラインＢＬ、／ＢＬは同じ電圧になり、フローティング状態となる（ｔ５）。
上記のように、プリチャージステップが始まった時点では、２つのビットラインＢＬ、／ＢＬの電圧は、電源電圧の１／２のレベルに維持され、実施の形態に係る半導体メモリ装置では、ビットラインＢＬ、／ＢＬに別のプリチャージ電圧が印加されず、フローティング状態に維持される。そのために、時間の経過とともに、徐々に電圧が低下する。
以上、実施の形態に係る半導体メモリ装置が、データ「１」をリードする時の動作について説明したが、続いてデータ「０」をリードする場合を説明する。リードするデータが「０」である場合には、選択された単位セルのキャパシタに電荷が充電されていない。したがって、プリチャージステップ後のリード命令が実行されるリードステップ（ｔ１）の間に、データ信号が印加されたビットラインＢＬの電圧はそのまま維持される。すなわち、この時、ビットラインＢＬ１の電圧は、接地電圧に維持される。
一方、ビットライン／ＢＬには、基準信号が伝送されて所定のレベルだけ電圧が上昇する。この時、上昇する電圧は、ビットライン／ＢＬに出力されている基準信号に対応する電荷量に応じて決定される。
ビットラインセンスアンプ２１０は、接地電圧に維持されているビットラインＢＬと、所定の電圧だけ上昇したビットライン／ＢＬとの電圧の差を検出して、ビットラインＢＬは低電圧ＶＢＢのレベルに、ビットライン／ＢＬは高電圧ＶＰＰのレベルに増幅してラッチする。この場合も、第１電圧クランプ部２５０ａが電圧クランピングの役割を果たし、第１電圧クランプ部２５０ａと第１セルアレイ３００ａとの間の第１ビットラインＢＬは接地電圧に維持される。
残りのにおける動作は、データ「１」をリードする場合と同様であるので、詳細な説明を省略する。
続いて、実施の形態に係る半導体メモリ装置のライト動作を説明する。なお、データを格納するライト動作に関しても、関連する信号の波形が図１０及び図１１に示されている。ただし、データが、外部データラインＬＤＢ、ＬＤＢＢに出力されるステップ（ｔ３）では、ライト命令に応答して入力されたデータが、データラインＬＤＢ、ＬＤＢＢを介して、ビットラインセンスアンプに伝送される。
ビットラインセンスアンプ２１０は、前にラッチしたデータを、伝送されたデータに置き替えてラッチし、その後の再格納ステップ（ｔ４）の間に、対応する単位セルにラッチしたデータを格納する。ライト命令を実行する際にも、ビットラインセンスアンプ２１０は、高電圧ＶＰＰと低電圧ＶＢＢを用いて検出・増幅動作を実行する。
このように、実施の形態に係る半導体メモリ装置の場合は、ビットラインセンスアンプ２１０が、高電圧ＶＰＰと、低電圧ＶＢＢを用いて２つのビットラインＢＬ、／ＢＬに印加された信号の差を検出して増幅する。しかし、必要に応じて、ビットラインセンスアンプが、低電圧ＶＢＢと電源電圧ＶＤＤを用いて検出・増幅動作を行うようにすることができる。
この場合は、高電圧ＶＰＰと、低電圧ＶＢＢを用いる場合に比べると、検出・増幅動作が遅くなることがある。しかし、電源電圧ＶＤＤと接地電圧ＧＮＤを用いる場合に比べると、検出・増幅動作が速い。
以上、説明したように、実施の形態に係る半導体メモリ装置は、プリチャージステップでは、ビットラインをフローティングさせ、ビットラインセンスアンプ２１０は２つのビットラインＢＬ、／ＢＬの電圧を検出して増幅し、高電圧ＶＰＰと低電圧ＶＢＢを用いるようになっている。
フローティング状態でプリチャージされていたビットラインの電圧を、高電圧ＶＰＰに増幅する場合には、電源電圧ＶＤＤの１／２にプリチャージされる従来の場合よりも、電圧をさらに上昇させなければならない。しかし、高電圧ＶＰＰを用いることにより、ビットラインの電圧を効果的に上昇させることができる。
以上、説明したように、実施の形態に係る半導体メモリ装置では、プリチャージ電圧として接地電圧が用いられるので、次のような効果を期待することができる。
第１に、プリチャージの間、ビットラインにプリチャージ用電圧を印加することなく、フローティングさせるので、プリチャージ時の電力消費が殆どない。すなわち、従来は、プリチャージの間、接地電圧、電源電圧の１／２または電源電圧が印加されていたので、所定の電力消費が生じていた。しかし、実施の形態に係る半導体メモリ装置では、プリチャージ時に追加して用いられる電力がないので、電力消費量を大幅に減少させることができる。
第２に、単位セルのワードラインとビットラインとの間の短絡により発生するブリード電流を防止することができる。前述のように、ブリード電流は、欠陥が発生したワードラインを予備のワードラインに置き替えても発生するので、無駄な電力消費を防止することができない。しかし、実施の形態に係る半導体メモリ装置の場合には、ビットラインに対する別のプリチャージ電圧がなく、フローティング状態であるので、ビットラインの電圧が接地電圧になり、ワードラインとビットラインとの間には電位差が発生しない。したがって、ブリード電流が発生しい。
ただし、プリチャージステップの初期には、ビットラインの電圧が所定のレベルであるので、若干のブリード電流が発生する可能性がある。しかし、ブリード電流が継続して発生するのではなく、フローティング状態のビットラインの電圧が接地電圧になると、ブリード電流は発生しなくなる。
第３に、センスアンプの動作時に、電源電圧ＶＤＤよりも高い高電圧ＶＰＰと、接地電圧ＧＮＤより低い低電圧ＶＢＢを用いて検出・増幅動作を行うので、電源電圧ＶＤＤのレベルが低い場合にも、センスアンプが、ビットラインに印加されるデータ信号を、速い速度で検出し増幅することができる。
第４に、従来の半導体メモリ装置では、電源電圧または電源電圧の１／２にプリチャージされるようにして、データラインからビットラインに流れる電流によって、ローレベル（接地電圧）に増幅されたビットラインの電圧が一時的に上昇するようになっていた。しかし、実施の形態に係る半導体メモリ装置の場合には、ビットラインが、ビットラインセンスアンプによって負の低電圧に増幅される。そのために、データラインから流れる電流が、ローレベルの電圧（負の低電圧）により相殺にされて、ローレベルに増幅されたビットラインの電圧が接地電圧以上に上昇しないので、データの再格納に要する時間を長くする必要がなく、サイクルタイムを短縮することができる。
図１２は、図７に示したセンスアンプ部の別の例を示す回路図である。図１２に示したセンスアンプ部は、図８に示したセンスアンプ部の構成とほぼ同様であるが、補助ビットラインセンスアンプ２３０ａ、２３０ｂのみが異なっている。
図１２に示したように、補助ビットラインセンスアンプ２３０ａ、２３０ｂは、第１補助アンプ用ＭＯＳトランジスタＴＳＢ１と第２補助アンプ用ＭＯＳトランジスタＴＳＢ２とを備えている。第１補助アンプ用ＭＯＳトランジスタＴＳＢ１は、一端側が、ビットラインセンスアンプ２１０が活性化されている間、接地電圧に活性化されて入力される信号ＢＬＰＤを受信するＢＬＰＤラインに接続され、他端側が、第１セルアレイ３００ａと第１電圧クランプ部２５０ａとの間に設けられている第１ビットラインＢＬに接続され、ゲートが、ビットラインセンスアンプ２１０と第２電圧クランプ部２５０ｂとの間に設けられている第２ビットライン／ＢＬに接続されている。また、第２補助アンプ用ＭＯＳトランジスタＴＳＢ２は、一端側が、ビットラインセンスアンプ２１０が活性化される間、接地電圧に活性化されて入力される信号ＢＬＰＤを受信するＢＬＰＤラインに接続され、他端側が、第２セルアレイ３００ｂと第２電圧クランプ部２３０ｂとの間に設けられている第２ビットライン／ＢＬに接続され、ゲートがビットラインセンスアンプ２１０と第１電圧クランプ部２５０ａとの間に設けられている第１ビットラインＢＬに接続されている。
図１２に示したビットラインセンスアンプ部の動作も、図８を参照して説明した場合とほぼ同様であるので、詳細な説明を省略する。
ただし、補助ビットラインセンスアンプ２３０ａによって、２つのビットラインＳＡ ＢＬ、ＳＡ ／ＢＬの電圧の差が検出され、相対的に低いレベルの方と接続されているビットラインＢＬ、／ＢＬの電圧が接地電圧として維持される。
以上、開示した本発明に係る実施の形態は、本発明の好ましい実施の形態を例示したに過ぎず、本発明は、特許請求の範囲に記載した範囲内で、様々な変更及び改良が可能であり、それらも本発明の技術的範囲に属する。
通常の半導体メモリ装置のブロック構成図である。 従来の技術に係る半導体メモリ装置におけるセルアレイの構成を示すブロック図である。 従来の技術に係るセンスアンプとセルアレイとの間の接続関係を示すブロック図であり、特にシェアードビットラインセンスアンプの構成を示す図である。 図３に示したセンスアンプ部の構成例を示すブロック図である。 従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。 従来の技術に係る半導体メモリ装置の単位セルを示す断面図であり、特に低電圧半導体メモリ装置に発生する漏れ電流を説明するための図である。 本発明の好ましい実施の形態に係る半導体メモリ装置の構成を示すブロック図である。 図７に示したリファレンスセルブロックの構成を示す回路図である。 図７に示した半導体メモリ装置のうち、センスアンプ部をより詳細に示す回路図である。 図８に示した半導体メモリ装置の動作を示すタイミングチャートである。 図８に示した半導体メモリ装置の動作を示すタイミングチャートである。 図７に示したセンスアンプ部の別の例を示す回路図である。
符号の説明
ＴＣ、ＴＣ２ 単位セル用ＭＯＳトランジスタ
ＣａＰ１、ＣａＰ２ 単位セル用キャパシタ
ＴＳ１〜ＴＳ４ センスアンプ用ＭＯＳトランジスタ
ＴＯ１、ＴＯ２ データ出力用ＭＯＳトランジスタ
ＴＢＨ１、ＴＢＨ２ 電圧クランピング用ＭＯＳトランジスタ
ＴＳＢ１〜ＴＳＢ４ 補助アンプ用ＭＯＳトランジスタ
ＴＰ１、ＴＰ２ プリチャージ用ＭＯＳトランジスタ

Claims (31)

  1. 電源電圧及び接地電圧が印加されて動作する半導体メモリ装置において、
    第１ビットラインにデータ信号を出力する第１セルアレイと、
    第２ビットラインにデータ信号を出力する第２セルアレイと、
    前記第１ビットライン及び前記第２ビットラインに出力された前記データ信号の電圧の差を検出し増幅するビットラインセンスアンプを備えたセンスアンプ部と、
    前記データ信号が前記第１ビットラインに出力された時に、基準信号を前記第２ビットラインに出力し、前記データ信号が前記第２ビットラインに出力された時に、前記基準信号を前記第１ビットラインに出力するリファレンスセルブロックと、
    プリチャージの間、前記第１ビットライン及び前記第２ビットラインの電圧を等価化するプリチャージ部とを備え、
    前記プリチャージの間、前記第１ビットライン及び前記第２ビットラインにプリチャージ電圧を印加することなく、前記第１ビットライン及び前記第２ビットラインがフローティング状態に維持されるように構成されていることを特徴とする半導体メモリ装置。
  2. 前記プリチャージの間、前記第１セルアレイに設けられているすべてのビットラインの電圧を同じレベルにするプリチャージ用第１フローティング回路部と、前記プリチャージの間、前記第２セルアレイに設けられているすべてのビットラインの電圧を同じレベルにするプリチャージ用第２フローティング回路部とを、さらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記センスアンプ部が、前記接地電圧より低いレベルの低電圧を用いて、前記第１ビットラインと前記第２ビットラインとの間の電圧の差を検出し増幅する動作を実行するように構成されていることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記ビットラインセンスアンプが、前記電源電圧より高いレベルの高電圧を用いて、前記第１ビットラインと前記第２ビットラインとの間の電圧の差を検出し増幅する動作を実行するように構成されていることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記ビットラインセンスアンプ及び前記第１セルアレイに接続された、第１電圧クランプ部を、さらに備えることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記ビットラインセンスアンプ及び前記第２セルアレイに接続された、第２電圧クランプ部を、さらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記第１セルアレイと前記第１電圧クランプ部との間の前記第１ビットラインと、前記第２セルアレイと前記第２電圧クランプ部との間の前記第２ビットラインのうち、電圧が低いラインの電圧を接地電圧に増幅し維持する補助ビットラインセンスアンプを、さらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記センスアンプ部に設けられたプリチャージ部が、
    前記第１セルアレイに設けられた前記第１ビットラインと前記第２セルアレイに設けられた前記第２ビットラインとに、一端側と他端側がそれぞれ接続され、前記プリチャージの間、活性化されてゲートに入力されるプリチャージ信号を受信するプリチャージ用ＭＯＳトランジスタを備えることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記プリチャージ用第１フローティング回路部が、
    前記第１セルアレイに設けられたすべてのビットラインと交差する第１フローティングラインと、
    前記第１セルアレイに設けられたすべてのビットラインにそれぞれ対応し、一端側が前記第１フローティングラインに接続され、他端側が対応するビットラインに接続され、前記プリチャージの間、活性化された信号に応答してターンオンされる複数の第１スイッチとを備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記プリチャージ用第２フローティング回路部が、
    前記第２セルアレイに設けられたすべてのビットラインと交差する第２フローティングラインと、
    前記第２セルアレイに設けられたすべてのビットラインにそれぞれ対応し、一端側が前記第２フローティングラインに接続され、他端側が対応するビットラインに接続され、前記プリチャージの間、活性化された信号に応答してターンオンされる複数の第２スイッチとを備えることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記ビットラインセンスアンプが、
    ゲートが前記第１及び第２ビットラインに接続され、前記高電圧が一端側に印加され、他端側が前記第１電圧クランプ部に接続された第１ｐＭＯＳトランジスタと、
    ゲートが前記第１及び第２ビットラインに接続され、前記高電圧が一端側に印加され、他端側が前記第２電圧クランプ部に接続された第２ｐＭＯＳトランジスタと、
    ゲートが前記第１及び第２ビットラインに接続され、前記低電圧が一端側に印加され、他端側が前記第１電圧クランプ部と接続された第１ｎＭＯＳトランジスタと、
    ゲートが前記第１及び第２ビットラインに接続され、前記低電圧が一端側に印加され、他端側が第２電圧クランプ部に接続された第２ｎＭＯＳトランジスタとを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記第１電圧クランプ部が、
    前記低電圧のレベルを維持する接続制御信号が活性化時にゲートに入力され、一端側が前記第１ビットラインに接続され、他端側が前記第１ｐＭＯＳトランジスタ及び前記第１ｎＭＯＳトランジスタ他端側に接続された第１クランピング用ｐＭＯＳトランジスタを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記第２電圧クランプ部が、
    前記低電圧のレベルを維持する接続制御信号が活性化時にゲートに入力され、一端側が前記第２ビットラインに接続され、他端側が前記第２ｐＭＯＳトランジスタ及び前記第２ｎＭＯＳトランジスタ他端側に接続された第２クランピング用ｐＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記補助ビットラインセンスアンプが、
    一端側が、前記ビットラインセンスアンプが活性化される間、活性化されて入力される信号を受信し、他端側が、前記第１セルアレイと前記第１電圧クランプ部との間に設けられた第１ビットラインに接続され、ゲートが、前記第２セルアレイと前記第２電圧クランプ部との間に設けられた第２ビットラインに接続された第１補助アンプ用ｎＭＯＳトランジスタと、
    一端側が、前記ビットラインセンスアンプが活性化される間、活性化されて入力される信号を受信し、他端側が、前記第２セルアレイと前記第２電圧クランプ部との間に設けられた第２ビットラインに接続され、ゲートが、前記第２セルアレイと前記第２電圧クランプ部との間に設けられた第２ビットラインに接続された第２補助アンプ用ｎＭＯＳトランジスタとを備えることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記補助ビットラインセンスアンプが、
    一端側が、前記ビットラインセンスアンプが活性化される間、活性化されて入力される信号を受信し、他端側が、前記第１セルアレイと前記第１電圧クランプ部との間に設けられた第１ビットラインに接続され、ゲートが、前記ビットラインセンスアンプと前記第２電圧クランプ部との間に設けられた第２ビットラインに接続された第１補助アンプ用ｎＭＯＳトランジスタと、
    一端側が、前記ビットラインセンスアンプが活性化される間、活性化されて入力される信号を受信し、他端側が、前記第２セルアレイと前記第２電圧クランプ部との間に設けられた第２ビットラインに接続され、ゲートが、前記ビットラインセンスアンプと前記第１電圧クランプ部との間に設けられた第１ビットラインに接続された第２補助アンプ用ｎＭＯＳトランジスタとを備えることを特徴とする請求項１３に記載の半導体メモリ装置。
  16. 前記ビットラインセンスアンプにより検出され増幅されたデータを、データラインを介して外部に伝送し、前記データラインを介して外部から伝送されたデータを、前記ビットラインセンスアンプに伝送するデータ入出力部を、さらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記データ入出力部が、
    ゲートに入出力制御信号が入力され、一端側が前記第１ビットラインに接続され、他端側が前記第１データラインに接続された第１入出力用ＭＯＳトランジスタと、
    ゲートに入出力制御信号が入力され、一端側が前記第２ビットラインに接続され、他端側が前記第２データラインに接続された第２入出力用ＭＯＳトランジスタとを備えることを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記第１リファレンスセルブロックが、
    一端側が基準信号電源端に接続されたリファレンス用キャパシタと、
    前記データ信号が前記第２ビットラインに印加された時に、前記リファレンス用キャパシタの他端側を前記第１ビットラインに接続する第１スイッチと、
    前記プリチャージの間、前記基準信号電源端を前記リファレンス用キャパシタの他端側に接続する第２スイッチとを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  19. 前記リファレンス用キャパシタのキャパシタンスが、前記第１セルアレイに設けられた単位セルキャパシタのキャパシタンスと実質的に同じであることを特徴とする請求項１７に記載の半導体メモリ装置。
  20. 前記第１及び第２スイッチが、ＭＯＳトランジスタで構成されていることを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記基準信号電源端から印加される電圧が、電源電圧、電源電圧の１／２及び接地電圧のうちのいずれかであることを特徴とする請求項１５に記載の半導体メモリ装置。
  22. 前記第１リファレンスセルブロックが、
    前記第１セルアレイに設けられたＮ個のビットラインにそれぞれ対応するＮ個のリファレンス用キャパシタを備えることを特徴とする請求項２１に記載の半導体メモリ装置。
  23. オープンビットライン構造を有し、電源電圧及び接地電圧が印加されて動作する半導体メモリ装置の駆動方法において、
    第１ビットライン及び第２ビットラインにデータ信号を出力するデータ伝送ステップと、
    前記第１ビットライン又は前記第２ビットラインに基準信号を出力する基準信号伝送ステップと、
    前記第１ビットライン及び前記第２ビットラインの前記データ信号の電圧の差を検出し増幅してラッチするセンシングステップと、
    前記第１ビットライン及び前記第２ビットラインの電圧を等価化し、フローティングさせるプリチャージステップとを含むことを特徴とする半導体メモリ装置の駆動方法。
  24. 前記センシングステップにおける検出し増幅してラッチする動作を、前記接地電圧よりも低いレベルの低電圧を用いて実行し、該低電圧が、第１セルアレイに設けられているビットライン対に伝送されないようにクランピングすることを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
  25. 前記センシングステップにおける検出し増幅してラッチする動作を、前記低電圧と、前記電源電圧よりも高いレベルの高電圧とを用いて実行することを特徴とする請求項２４に記載の半導体メモリ装置の駆動方法。
  26. 前記第１セルアレイに設けられている第１ビットライン及び第２セルアレイに設けられている第２ビットラインのうち、低いレベルの電圧に接地電圧を増幅するステップを、さらに含むことを特徴とする請求項２５に記載の半導体メモリ装置の駆動方法。
  27. 前記基準信号に対応する電荷量が、前記第１ビットラインに印加されたデータ信号が「０」の時と「１」の時にそれぞれ対応する２つの電荷量の中間値であることを特徴とする請求項２６に記載の半導体メモリ装置の駆動方法。
  28. 前記基準信号に対応する電荷量が、前記データ信号が「０」の時と「１」の時にそれぞれ対応する２つの電荷量のうち、大きい値の１／２であることを特徴とする請求項２７に記載の半導体メモリ装置の駆動方法。
  29. 前記センシングステップにおいて検出され増幅されてラッチされたデータを、リード命令に応答して出力するステップを、さらに含むことを特徴とする請求項２７に記載の半導体メモリ装置の駆動方法。
  30. 前記センシングステップにおいて検出され増幅されてラッチされたデータを、ライト命令に応答えして、入力されたデータに置き替えてラッチするステップを、さらに含むことを特徴とする請求項２８に記載の半導体メモリ装置の駆動方法。
  31. 最後にラッチされた前記データを用いて、前記データ信号が格納されていた単位セルに再格納するステップを、さらに含むことを特徴とする請求項２９または請求項３０に記載の半導体メモリ装置の駆動方法。
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