KR20050000719A - 향상된 기준 전압 발생 스킴을 갖는 반도체 메모리 장치 - Google Patents

향상된 기준 전압 발생 스킴을 갖는 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치는 제 1 및 제 2 비트 라인들과; 상기 제 1 및 제 2 비트 라인들에 각각 연결되며, 각각이 대응하는 메인 워드 라인에 의해서 제어되는 제 1 및 제 2 메인 메모리 셀들과; 상기 제 1 및 제 2 비트 라인들에 각각 연결되며, 각각이 대응하는 메인 워드 라인에 의해서 제어되는 제 1 및 제 2 기준 메모리 셀들과; 제 1 제어 신호에 응답하여 상기 비트 라인들로 제 1 전압을 공급하는 제 1 프리챠지 회로와; 그리고 제 2 제어 신호에 응답하여 상기 비트 라인들로 제 2 전압을 공급하는 제 2 프리챠지 회로를 포함하며, 상기 제 2 전압은 기준 전압으로 사용되며 상기 제 1 전압보다 낮거나 높고; 상기 제 2 제어 신호는 상기 제 1 제어 신호의 활성화 이후에 활성화된다.

Description

향상된 기준 전압 발생 스킴을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH IMPROVED REFERENCE VOLTAGE GENERATION SCHEME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 비트 라인을 프리챠지하는 회로 및 그 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 개략적으로 보여주는 회로도이다. 도 1에는 단지 한 쌍의 비트 라인들 (BT, BC)에 관련된 구성 요소들이 도시되어 있다. 메모리 셀 (MC0)은 비트 라인 (BC)과 워드 라인 (WL0)의 교차 영역에 배열되고, 메모리 셀 (MC1)은 비트 라인 (BT)과 워드 라인 (WL1)의 교차 영역에 배열된다. 워드 라인 (WL0)이 활성화될 때 메모리 셀 (MC0)의 셀 커패시터와 비트 라인 커패시터 (CBL) 사이에 챠지 세어링 동작이 일어나며, 그 결과 비트 라인 (BC)의 전압 레벨이 가변될 것이다. 마찬가지로, 워드 라인 (WL1)이 활성화될 때 메모리 셀 (MC1)의 셀 커패시터와 비트 라인 커패시터 (CBL) 사이에 챠지 세어링 동작이 일어나며, 그 결과 비트 라인 (BT)의 전압 레벨이 가변될 것이다. 비트 라인들 (BT, BC)에는 기준 메모리 셀들 (RMC0, RMC1)이 각각 연결되어 있다. 각 기준 메모리 셀은 전달 트랜지스터와 셀 커패시터로 구성된다.
계속해서 도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치는 프리챠지 회로 (10)를 더 포함한다. 프리챠지 회로 (10)는 제어 신호 (REQP)에 응답하여 각 기준 메모리 셀의 셀 커패시터 (좀 더 구체적으로는, 전달 트랜지스터와 셀 커패시터 간의 접속 노드)를 VDD/2의 전압으로 프리챠지한다. 프리챠지 회로 (10)는 기준 메모리 셀들 (RMC0, RMC1) 각각의 접속 노드 (전달 트랜지스터와 셀 커패시터 사이의 노드)와 VDD/2 전압 사이에 각각 연결된 NMOS 트랜지스터들 (M0, M1)로 구성되며, NMOS 트랜지스터들 (M0, M1)은 제어 신호 (REQP)에 의해서 공통으로 제어된다.
계속해서, 비트 라인들 (BT, BC) 사이에는 비트 라인 등화 회로 (20)가 연결되며, 비트 라인 등화 회로 (20)는 도면에 도시된 바와 같이 연결된 NMOS 트랜지스터들 (M2, M3, M4)로 구성된다. 비트 라인 등화 회로 (20)는 제어 신호 (EQP)에 응답하여 비트 라인들 (BT, BC)을 접지 전압으로 프리챠지 및 등화한다. 비트 라인들 (BT, BC) 간의 전압차는 감지 증폭기 (30)에 의해서 증폭된다. 감지 증폭기 (30)는 PMOS 트랜지스터들 (M5, M6)과 NMOS 트랜지스터들 (M7, M8)로 구성되며 도면에 도시된 바와 같이 연결되어 있다. 열 선택 라인 (CSL)의 활성화에 따라, 비트 라인들 (BT, BC)은 열 게이트 회로 (40)를 통해 입출력 라인들 (LDQT, LDQC)에 연결된다.
메모리의 프리챠지 명령 수행시 제어 신호 (REQP)가 하이가 되면, 기준 메모리 셀들의 접속 노드들 (또는 저장 노드들)에는 NMOS 트랜지스터들 (M0, M1)을 통해 VDD/2 전압이 인가된다. 제어 신호 (EQP)가 하이로 활성화될 때, 비트 라인들 (BT, BC)은 모두 접지 전압으로 프리챠지된다.
앞서 설명된 메모리 장치는 다음과 같은 방식을 이용하여 프리챠지 동작을 수행한다. 즉, 종래 기술에 따른 메모리의 비트 라인 프리챠지 방식에 있어서, VSS 프리챠지 방식의 경우 데이터 '0'를 그리고 VDD 프리챠지 방식의 경우 데이터 '1'을 감지해내기 위해 기준 메모리 셀을 구비하고 데이터 '0'와 데이터 '1'일 때 셀 커패시터가 갖는 전하량의 절반이 되는 전하량을 기준 셀에 축적해 놓는다. 워드 라인 인에이블시에 노멀 셀이 놓여 있는 비트 라인과 반대편의 비트 라인에 놓여진기준 셀의 워드 라인을 동시에 인에이블시켜 비트 라인들 간의 전압차를 데이터 '0'과 데이터 '1'의 모든 경우에 대해 일정하게 유지시켜 데이터를 감지해낸다. 도 1의 예를 참조하여 좀 더 구체적으로 종래 기술에 따른 프리챠지 방식을 설명하면 다음과 같다.
메모리의 액티브 명령 수행시 비트 라인 (BT)에 연결된 셀 트랜지스터의 게이트인 워드 라인 (WL1)이 인에이블되면 기준 워드 라인들 (RWL0, RWL1) 중 비트 라인 (BC)에 연결된 셀 트랜지스터의 게이트인 기준 워드 라인 (RWL1)이 동시에 인에이블된다. 비트 라인 (BT)은 셀 데이터가 '0'이면 접지 전압으로 그대로 있고, 셀 데이터가 '1'이면 셀 커패시터와 챠지 세어링을 해서 (VSS+△VBL)로 상승한다. 반면 비트 라인 (BC)은 셀 데이터와 상관없이 (VSS+△VBL/2)로 상승한다. 따라서 데이터 '1'이든 데이터 '0'든 비트 라인들 (BT, BC) 간의 전압차는 ±△VBL/2로 되어 데이터를 감지하게 된다.
하지만, 상기한 방법의 문제점은 첫째로, 기준 메모리 셀을 노말 셀 영역에 놓고 셀의 저장 노드 (storage node)를 제어해야 하므로 노멀 셀과 기준 셀의 균일성 (Uniformity)이 좋지 않다. 둘째로, 기준 메모리 셀의 저장 노드와 제어 트랜지스터 (M0/M1)를 전기적으로 연결하는 것 역시 용이하지 않다.
본 발명의 목적은 향상된 비트 라인 프리챠지 방식을 갖는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 개략적으로 보여주는 회로도;
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 회로도;
도 3은 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도;
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 회로도; 그리고
도 5는 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 200 : 반도체 메모리 장치
110, 120, 210, 220 : 프리챠지 회로
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 반도체 메모리 장치는 제 1 및 제 2 비트 라인들과; 상기 제 1 및 제 2 비트 라인들에 각각 연결되며, 각각이 대응하는 메인 워드 라인에 의해서 제어되는 제 1 및 제 2 메인 메모리 셀들과; 상기 제 1 및 제 2 비트 라인들에 각각 연결되며, 각각이 대응하는 메인 워드 라인에 의해서 제어되는 제 1 및 제 2 기준 메모리 셀들과; 제 1 제어 신호에 응답하여 상기 비트 라인들로 제 1 전압을 공급하는 제 1 프리챠지 회로와; 그리고 제 2 제어 신호에 응답하여 상기 비트 라인들로 제 2 전압을 공급하는 제 2 프리챠지 회로를 포함하며, 상기 제 2 전압은 기준 전압으로 사용되며 상기 제 1 전압보다 낮거나 높고; 상기 제 2 제어 신호는 상기 제 1 제어 신호의 활성화 이후에 활성화된다.
바람직한 실시예에 있어서, 상기 제 1 비트 라인에 연결된 상기 제 1 메인 메모리 셀이 선택될 때 상기 제 2 비트 라인에 연결된 상기 제 2 기준 메모리 셀이 선택되며, 상기 제 2 비트 라인에 연결된 상기 제 2 메인 메모리 셀이 선택될 때 상기 제 1 비트 라인에 연결된 상기 제 1 기준 메모리 셀이 선택된다.
바람직한 실시예에 있어서, 상기 제 1 프리챠지 회로는 상기 제 1/2 메인 워드 라인의 비활성화 이후에 활성화되고 상기 제 2 프리챠지 회로의 활성화 이전에 비활성화된다.
바람직한 실시예에 있어서, 상기 제 2 프리챠지 회로는 상기 제 1 프리챠지 회로의 비활성화 이후에 활성화되고 다음의 액티브 명령의 입력 전에 비활성화된다.
바람직한 실시예에 있어서, 상기 제 1 전압은 VDD/2이고 상기 제 2 전압은 VSS이다.
바람직한 실시예에 있어서, 상기 제 1 전압은 VDD/2이고 상기 제 2 전압은 VDD이다.
본 발명은 기준 셀 (reference cell)의 저장 노드 (storage node)를 직접 제어하지 않고 메모리의 프리챠지 명령 시 비트 라인 프리챠지 이전에 노멀 워드 라인은 오프시키고 기준 워드 라인을 온시켜 비트 라인을 VDD/2로 프리챠지하면서 기준 셀의 저장 노드에 하프 챠지 (Half Charge)를 만들어 데이터 0/1의 센싱 기준을 만들었다. 그렇게 함으로써 셀 영역에 노멀 셀과 똑같은 기준 셀만이 존재해서 셀들의 균일성이 우수하고, 셀의 저장 노드를 전기적으로 연결해야 하는 기술적 어려움도 극복할 수 있다. 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 회로도이고, 도 3은 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
먼저 도 2를 참조하면, 본 발명의 반도체 메모리 장치 (100)는 비트 라인들 (BL, BLB)에 각각 연결된 메모리 셀들 (MC0, MC1)을 포함하며, 각 메모리 셀은 셀 트랜지스터 및 셀 커패시터로 구성된다. 게다가, 본 발명의 반도체 메모리 장치 (100)는 메모리 셀들과 동일하게 구성된 기준 셀들 (RMC0, RMC1)을 포함한다. 기준 셀들 (RMC0, RMC1) 각각은 셀 트랜지스터 및 셀 커패시터로 구성되며 도면에 도시된 바와 같이 연결되어 있다.
본 발명에 따른 반도체 메모리 장치 (100)는 제 1 프리챠지 회로 (first precharge circuit)(110)와 제 2 프리챠지 회로 (second precharge circuit) (120)를 더 포함한다. 제 1 프리챠지 회로 (110)는 3개의 NMOS 트랜지스터들 (M10, M11, M12)을 포함한다. NMOS 트랜지스터 (M10)는 비트 라인들 (BL, BLB) 사이에 형성된 전류 경로를 갖는다. NMOS 트랜지스터 (M11)는 VDD/2 전압과 비트 라인 (BL) 사이에 형성된 전류 경로를 갖는다. NMOS 트랜지스터 (M12)는 VDD/2 전압과 비트 라인 (BLB) 사이에 형성된 전류 경로를 갖는다. NMO 트랜지스터들 (M10, M11, M12)은 제어 신호 (HEQ)에 의해서 공통으로 제어된다. 제 1 프리챠지 회로 (110)는 제어 신호 (HEQ)의 활성화에 응답하여 비트 라인들 (BL, BLB)을 VDD/2 전압으로 프리챠지 및 등화시킨다. 제 2 프리챠지 회로 (120)는 NMOS 트랜지스터들 (M13, M14)을 포함한다. NMOS 트랜지스터 (M13)는 접지 전압 (VSS)과 비트 라인 (BL) 사이에 형성된 전류 경로를 가지며, NMOS 트랜지스터 (M14)는 접지 전압 (VSS)과 비트 라인 (BLB) 사이에 형성된 전류 경로를 갖는다. NMOS 트랜지스터들 (M13, M14)은 제어 신호 (GEQ)에 의해서 공통으로 제어된다. 제어 신호 (GEQ)가 활성화될 때, 제 2 프리챠지 회로 (120)는 비트 라인들 (BL, BLB)을 접지 전압으로 설정한다.
워드 라인 (WLT)이 선택될 때 기준 워드 라인 (RWLC)이 활성화되고, 워드 라인 (WLC)이 선택될 때 기준 워드 라인 (RWLT)이 활성화된다. 이러한 읽기 방식에 따르면, 워드 라인 (WLT)의 활성화시 비트 라인 (BL)에 연결된 메모리 셀 (MC0)에 데이터 '0' 또는 '1'이 저장되어 있는 지의 여부를 판별하기 위해서, 비트 라인(BLB)은 VDD/2 전압을 가져야 한다. 마찬가지로, 워드 라인 (WLC)의 활성화시 비트 라인 (BLB)에 연결된 메모리 셀 (MC1)에 데이터 '0' 또는 '1'이 저장되어 있는 지의 여부를 판별하기 위해서, 비트 라인 (BL)은 VDD/2 전압을 가져야 한다. 이를 위해서, 기준 셀에는 미리 기준 전압 (reference voltage)으로서 VDD/2 전압이 저장되어 있어야 한다. 기준 셀에 기준 전압을 저장하는 방법은 다음과 같다.
프리챠지 명령이 입력되면, 워드 라인 (WLT)은 비활성화되는 반면에 기준 워드 라인 (RWLC)은 활성화 상태로 유지된다. 이때, 제어 신호 (HEQ)는 로우 레벨에서 하이 레벨로 천이한다. 이는 비트 라인들 (BL, BLB)이 제 1 프리챠지 회로 (110)를 통해 VDD/2 전압으로 충전되게 한다. 앞서 설명된 바와 같이 기준 워드 라인 (RWLC)이 활성화되어 있기 때문에, 기준 메모리 셀 (RMC1)에는 기준 전압으로서 VDD/2 전압이 저장된다. 그 다음에, 기준 메모리 셀 (RMC1)에 연결된 기준 워드 라인 (RWLC)은 비활성화된다. 이후, 제어 신호 (GEQ)가 로우 레벨에서 하이 레벨로 천이함에 따라, 제 2 프리챠지 회로 (120)의 NMOS 트랜지스터 (M13, M14)을 통해 비트 라인들 (BL, BLB)이 접지 전압으로 프리챠지된다.
이후, 액티브 명령의 입력에 따라 워드 라인 (WLT)이 활성화되고 기준 워드 라인 (RWLC)이 활성화된다고 가정하자. 이러한 가정에 따르면, 비트 라인 (BL)의 전압은 메모리 셀 (MC0)에 저장된 데이터에 따라 그대로 유지되거나 가변되는 반면에, 비트 라인 (BLB)의 전압은 기준 메모리 셀 (RMC1)에 저장된 기준 전압 (VDD/2)만큼 증가될 것이다. 즉, 본 발명에 따르면, 이전에 저장된 기준 전압을 이용하여 데이터 감지 동작이 수행될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 회로도이고, 도 5는 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
먼저 도 4를 참조하면, 본 발명의 반도체 메모리 장치 (200)는 비트 라인들 (BL, BLB)에 각각 연결된 메모리 셀들 (MC0, MC1)을 포함하며, 각 메모리 셀은 셀 트랜지스터 및 셀 커패시터로 구성된다. 게다가, 본 발명의 반도체 메모리 장치 (100)는 메모리 셀들과 동일하게 구성된 기준 셀들 (RMC0, RMC1)을 포함한다. 기준 셀들 (RMC0, RMC1) 각각은 셀 트랜지스터 및 셀 커패시터로 구성되며 도면에 도시된 바와 같이 연결되어 있다.
본 발명에 따른 반도체 메모리 장치 (200)는 제 1 프리챠지 회로 (210)와 제 2 프리챠지 회로 (220)를 더 포함한다. 제 1 프리챠지 회로 (210)는 3개의 NMOS 트랜지스터들 (M20, M21, M22)을 포함한다. NMOS 트랜지스터 (M20)는 비트 라인들 (BL, BLB) 사이에 형성된 전류 경로를 갖는다. NMOS 트랜지스터 (M21)는 VDD/2 전압과 비트 라인 (BL) 사이에 형성된 전류 경로를 갖는다. NMOS 트랜지스터 (M22)는 VDD/2 전압과 비트 라인 (BLB) 사이에 형성된 전류 경로를 갖는다. NMO 트랜지스터들 (M20, M21, M22)은 제어 신호 (HEQ)에 의해서 공통으로 제어된다. 제 1 프리챠지 회로 (210)는 제어 신호 (HEQ)의 활성화에 응답하여 비트 라인들 (BL, BLB)을 VDD/2 전압으로 프리챠지 및 등화시킨다. 제 2 프리챠지 회로 (220)는 PMOS 트랜지스터들 (M23, M24)을 포함한다. PMOS 트랜지스터 (M23)는 전원 전압 (VDD)과 비트 라인 (BL) 사이에 형성된 전류 경로를 가지며, PMOS 트랜지스터 (M24)는 전원 전압(VDD)과 비트 라인 (BLB) 사이에 형성된 전류 경로를 갖는다. PMOS 트랜지스터들 (M23, M24)은 제어 신호 (GEQ)에 의해서 공통으로 제어된다. 제어 신호 (GEQ)가 활성화될 때, 제 2 프리챠지 회로 (220)는 비트 라인들 (BL, BLB)을 전원 전압 (VDD)으로 설정한다.
프리챠지 명령이 입력되면, 워드 라인 (WLT)은 비활성화되는 반면에 기준 워드 라인 (RWLC)은 활성화 상태로 유지된다. 이때, 제어 신호 (HEQ)는 로우 레벨에서 하이 레벨로 천이한다. 이는 비트 라인들 (BL, BLB)이 제 1 프리챠지 회로 (210)를 통해 VDD/2 전압으로 충전되게 한다. 앞서 설명된 바와 같이 기준 워드 라인 (RWLC)이 활성화되어 있기 때문에, 기준 메모리 셀 (RMC1)에는 기준 전압으로서 VDD/2 전압이 저장된다. 그 다음에, 기준 메모리 셀 (RMC1)에 연결된 기준 워드 라인 (RWLC)은 비활성화된다. 이후, 제어 신호 (GEQ)가 로우 레벨에서 하이 레벨로 천이함에 따라, 제 2 프리챠지 회로 (220)의 NMOS 트랜지스터들 (M23, M24)을 통해 비트 라인들 (BL, BLB)이 전원 전압 (VDD)으로 프리챠지된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
반도체 메모리의 동작 전압이 낮아지고 고속화 되어가는 추세에서 VSS/VDD 프리챠지 스킴을 통하여 감지 속도 증가, 저전압 저온에서 감지 증폭 동작의 안정성 향상, 그리고 챠지 세어링 속도 증가과 같은 효과를 얻을 수 있다.

Claims (6)

  1. 제 1 및 제 2 비트 라인들과;
    상기 제 1 및 제 2 비트 라인들에 각각 연결되며, 각각이 대응하는 메인 워드 라인에 의해서 제어되는 제 1 및 제 2 메인 메모리 셀들과;
    상기 제 1 및 제 2 비트 라인들에 각각 연결되며, 각각이 대응하는 메인 워드 라인에 의해서 제어되는 제 1 및 제 2 기준 메모리 셀들과;
    제 1 제어 신호에 응답하여 상기 비트 라인들로 제 1 전압을 공급하는 제 1 프리챠지 회로와; 그리고
    제 2 제어 신호에 응답하여 상기 비트 라인들로 제 2 전압을 공급하는 제 2 프리챠지 회로를 포함하며,
    상기 제 2 전압은 기준 전압으로 사용되며 상기 제 1 전압보다 낮거나 높고; 상기 제 2 제어 신호는 상기 제 1 제어 신호의 활성화 이후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 비트 라인에 연결된 상기 제 1 메인 메모리 셀이 선택될 때 상기 제 2 비트 라인에 연결된 상기 제 2 기준 메모리 셀이 선택되며, 상기 제 2 비트 라인에 연결된 상기 제 2 메인 메모리 셀이 선택될 때 상기 제 1 비트 라인에 연결된 상기 제 1 기준 메모리 셀이 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 프리챠지 회로는 상기 제 1/2 메인 워드 라인의 비활성화 이후에 활성화되고 상기 제 2 프리챠지 회로의 활성화 이전에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 프리챠지 회로는 상기 제 1 프리챠지 회로의 비활성화 이후에 활성화되고 다음의 액티브 명령의 입력 전에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전압은 VDD/2이고 상기 제 2 전압은 VSS인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 전압은 VDD/2이고 상기 제 2 전압은 VDD인 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100968468B1 (ko) * 2008-12-30 2010-07-07 주식회사 하이닉스반도체 비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치

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KR100968468B1 (ko) * 2008-12-30 2010-07-07 주식회사 하이닉스반도체 비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치
US8174916B2 (en) 2008-12-30 2012-05-08 Hynix Semiconductor Inc. Bit line precharge circuit and a semiconductor memory apparatus using the same

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