JP4046364B2 - 半導体記憶装置およびその動作方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置およびその動作方法に関し、特にその装置の差動増幅動作に関係する部分に関するものである。
【０００２】
【従来の技術】
半導体記憶装置、特にダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）においては、メモリセルからビット線対に読出された電荷により発生されるビット線対間の電位差を差動増幅する回路が設けられる。
【０００３】
図１５は、従来の半導体記憶装置、特にＤＲＡＭの構成を示す回路図である。この半導体記憶装置は、半導体基板１００上に形成される。１組のビット線対ＢＬ，／ＢＬの一方、たとえば、ビット線ＢＬにメモリセル１が接続される。メモリセル１は、データを記憶するキャパシタ１ＣおよびＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１Ｔを含む。ＭＮＯＳトランジスタ１Ｔは、キャパシタ１Ｃとビット線ＢＬとの間に接続され、そのゲートはワード線ＷＬに接続される。
【０００４】
ビット線対ＢＬ，／ＢＬの間には、第１の差動増幅手段である第１のセンスアンプＳＡ１と、第２の差動増幅手段である第２のセンスアンプＳＡ２と、プリチャージ手段であるイコライザＥＱとが接続される。
【０００５】
前記第１のセンスアンプＳＡ１は、ＮＭＯＳトランジスタ４，５，１２を含む。ＮＭＯＳトランジスタ４，５は、ビット線対ＢＬ，／ＢＬの間に直列に接続される。これらのＮＭＯＳトランジスタ４，５は、ソース同士が接続されるとともに、ＮＭＯＳトランジスタ４のドレインがビット線ＢＬに接続され、ＮＭＯＳトランジスタ５のドレインがビット線／ＢＬに接続される。ＮＭＯＳトランジスタ４のゲートはビット線／ＢＬに接続され、ＮＭＯＳトランジスタ５のゲートはビット線ＢＬに接続される。このような接続によりＮＭＳＯトランジスタ４，５は、クロスカップル型をなす。
【０００６】
ＮＭＯＳトランジスタ１２は、ＮＭＯＳトランジスタ４，５の間のノードである引抜き線ノードＺと、接地電位ＧＮＤを受ける接地ノード１１との間に接続される。ＮＭＯＳトランジスタのゲートには、センス動作活性化信号ＳＯＮが与えられる。
【０００７】
前記第２のセンスアンプＳＡ２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）６，７，１４を含む。ＰＭＯＳトランジスタ６，７は、ビット線対ＢＬ，／ＢＬの間に直列に接続される。これらのＰＭＯＳトランジスタ６，７は、ソース同士が接続されるとともにＰＭＯＳトランジスタ６のドレインがビット線ＢＬに接続され、ＰＭＯＳトランジスタ７のドレインがビット線／ＢＬに接続される。ＰＭＯＳトランジスタ６のゲートはビット線／ＢＬに接続され、ＰＭＯＳトランジスタ７のゲートはビット線ＢＬに接続される。このような接続によりＰＭＯＳトランジスタ６，７はクロスカップル型をなす。
【０００８】
ＰＭＯＳトランジスタ６，７の間のノードである供給線ノードＹと、電源電位ＶＣＣを受ける電源ノード１３との間にＰＭＯＳトランジスタ１４が接続される。ＰＭＯＳトランジスタ１４のゲートには、センス動作活性化信号ＳＯＰが与えられる。
【０００９】
前記イコライザＥＱは、ＮＭＯＳトランジスタ８，９，１０を含む。ＮＭＯＳトランジスタ８は、ビット線対ＢＬ，／ＢＬの間に接続される。ＮＭＯＳトランジスタ９は、ビット線ＢＬと、電源電位ＶＣＣの１／２の電位を受ける電位ノードＶｐｒとの間に接続される。ＮＭＯＳトランジスタ１０は、ビット線／ＢＬと電位ノードＶｐｒとの間に接続される。これらのＮＭＯＳトランジスタ８，９，１０のそれぞれのゲートには、プリチャージ活性化信号ＢＬＥＱが与えられる。
【００１０】
また、引抜き線ノードＺと電位ノードＶｐｒとの間にＮＭＯＳトランジスタ１５が接続される。供給線ノードＹと電位ノードＶｐｒとの間にＮＭＯＳトランジスタ１６が接続される。これらのＮＭＯＳトランジスタ１５，１６のそれぞれのゲートには、プリチャージ活性化信号ＢＬＥＱが与えられる。
【００１１】
ビット線対ＢＬ，／ＢＬ上においては、メモリセル１と、第１のセンスアンプＳＡ１、第２のセンスアンプＳＡ２およびイコライザＥＱとの間に、これらのセンスアンプＳＡ１，ＳＡ２およびイコライザＥＱと、メモリセル１とを接続するためのＮＭＯＳトランジスタ２，３が接続される。ＮＭＯＳトランジスタ２はビット線ＢＬに設けられ、ＮＭＯＳトランジスタ３はビット線／ＢＬに設けられる。ＮＭＯＳトランジスタ２，３は、活性化信号ＢＬＩによって活性化される。
【００１２】
次に、このような構成の半導体記憶装置の動作について説明する。この装置の待機時（プリチャージ状態）においては、ビット線対ＢＬ，／ＢＬ、引抜き線ノードＺおよび供給線ノードＹが１／２ＶＣＣの電位（以下、プリチャージ電位と呼ぶ）にプリチャージされる。
【００１３】
このプリチャージは、プリチャージ活性化信号ＢＬＥＱがハイレベルになることによりＮＭＯＳトランジスタ８，９，１０，１５，１６が活性化されることによってなされる。すなわち、プリチャージは、ビット線対ＢＬ，／ＢＬと電位ノードＶｐｒとの間、引抜き線ノードＺと電位ノードＶｐｒとの間、および供給線ノードＹと電位ノードＶｐｒとの間がそれぞれ短絡されることによりなされる。
【００１４】
続いて、メモリセル１からのデータの読出動作について説明する。この読出動作においては、まず、メモリセル１からビット線ＢＬへのデータの伝達動作がなされ、その後、第１のセンスアンプＳＡ１および第２のセンスアンプＳＡ２による増幅動作がなされる。
【００１５】
図１６は、読出動作時の回路内の各部の信号波形図である。図１６を参照して読出動作について説明する。
【００１６】
前述のようなプリチャージ状態が安定化されると、プリチャージ活性化信号ＢＬＥＱがローレベルにされ、ＮＯＯＳトランジスタ８，９，１０，１１がそれぞれ不活性化される。これにより、ビット線対ＢＬ，／ＢＬは、プリチャージ電位でのフローティング状態にされる。
【００１７】
このような状態で、ワード線ＷＬが活性化されてその電位ＶＷＬが上昇すると、メモリセル１に蓄積されている記憶データを表わす電荷がビット線ＢＬ上に伝達される。これがデータの伝達動作である。この場合に、たとえば、メモリセル１が「１」のデータを記憶していれば、ビット線ＢＬの電位ＶＢＬは、プリチャージ電位よりもわずかに上昇する。一方、この場合、ビット線／ＢＬは、プリチャージ電位のままである。このため、ビット線対ＢＬ，／ＢＬ間には、わずかな電位差が発生させられる。
【００１８】
このように電位差が発生させられた後、その電位差は第１のセンスアンプＳＡ１および第２のセンスアンプＳＡ２の増幅動作によって増幅される。増幅動作においては、最初に第１のセンスアンプＳＡ１による増幅が行なわれる。まず、センス動作活性化信号ＳＯＮが活性化されてハイレベルになり、これによってＮＭＯＳトランジスタ１２が活性化される。ＮＭＯＳトランジスタ１２が活性化されたことにより引抜き線ノードＺと接地ノード１１との間が短絡されて引抜き線ノードＺの電位ＶＺが接地電位ＧＮＤに向かって減少させられる。
【００１９】
これにより、ＮＭＯＳトランジスタ４，５は、それぞれゲート・ソース間電圧が高くなり活性化される。これらのＮＭＯＳトランジスタ４，５が活性化された場合、ビット線ＢＬの電位ＶＢＬがビット線／ＢＬの電位Ｖ／ＢＬよりも高いため、ＮＭＯＳトランジスタ５のオン抵抗がＮＭＯＳトランジスタ４のオン抵抗よりも小さくなり、ビット線／ＢＬの電位Ｖ／ＢＬが減少されられる。
【００２０】
続いて、第２のセンスアンプＳＡ２による増幅が行なわれる。センス動作活性化信号ＳＯＰが活性化されてローレベルになり、これにより、ＰＭＯＳトランジスタ１４が活性化される。ＰＭＯＳトランジスタ１４が活性化されたことにより、供給線ノードＹと電源ノード１３との間が短絡されて、供給線ノードＹの電位ＶＹが電源電位ＶＣＣに向かって増加させられる。
【００２１】
これにより、ＰＭＯＳトランジスタ６，７は、それぞれゲート・ソース間電圧が大きくなり活性化される。これらのＰＭＯＳトランジスタ６，７が活性化された場合、ビット線／ＢＬの電位Ｖ／ＢＬがビット線ＢＬの電位ＶＢＬよりも低いため、ＰＭＯＳトランジスタ６のオン抵抗がＰＭＯＳトランジスタ７のオン抵抗よりも小さくなり、ビット線ＢＬの電位ＶＢＬが増加されられる。
【００２２】
その後、ビット線／ＢＬの電位Ｖ／ＢＬは、接地電位ＧＮＤまで減少させられ、一方、ビット線ＢＬの電位ＶＢＬは、電源電位ＶＣＣまで増加させられる。このような増幅動作によりビット線対ＢＬ，／ＢＬ間の僅かな電位差が大きく増幅される。
【００２３】
このような増幅動作の開始時においては、前述したように、ＮＭＯＳトランジスタ４，５のソース電位は、プリチャージ電位となっているが、その際の基板電位は、通常、接地電位ＧＮＤまたは接地電位ＧＮＤよりも低い電位、すなわち、ソース電位よりも低い電位になっている。このため、ＮＭＯＳトランジスタ４，５は、増幅動作の開始時に基板電位効果を受けてそれぞれのしきい値電圧が、たとえば、基板電位とソース電位とが等しい条件のトランジスタのしきい値よりも高くなっている。
【００２４】
次に、その理由について説明する。図１７は、基板電位としきい値電圧との関係を示すグラフである。図１７においては、縦軸にしきい値電圧、横軸に基板電位（電位低下の方向を右方向とする）をそれぞれとり、これらの関係を実線にて示す。
【００２５】
図１７から明らかなように、しきい値電圧は、基板電位がソース電位に対して低くなるに従って増加する。たとえば、図１７中に示されるように、ソース電位と基板電位とが等しい条件での電位である基板電位ＶＮの場合のしきい値電圧よりも、図中破線にて示されるような、基板電圧がソース電位よりも低い条件での電位である基板電位ＶＥのしきい値電圧の方が高くなる。
【００２６】
なお、図の例は、ＮＭＯＳトランジスタに関するものであるが、ＰＭＯＳトランジスタについても、ソース電位と基板電位との間の電位の極性が異なるだけで、この例と同様の特性がある。
【００２７】
このように、基板電位効果の作用によりＭＯＳトランジスタのしきい値電圧の絶対値が大きくなると、以下に説明するような問題が生じる。
【００２８】
近年、半導体記憶装置の小型化などの要求により、装置の電源電位は、従来よりも低電位化される傾向がある。このように電源電位が低電位化されると、これに伴って、電源電位の１／２の電位であるプリチャージ電位も低電位化される。このようにプリチャージ電位が低電位化された場合に、基板電位効果によってセンスアンプのＭＯＳトランジスタのしきい値電圧の絶対値が大きくなると、プリチャージ電位としきい値電圧との差が小さくなる。このようにプリチャージ電位としきい値電圧との差が小さくなるとセンスアンプによるセンス動作の速度が低下するかまたはセンスアンプが動作しなくなるなどの動作不良が生じる。
【００２９】
また、半導体記憶装置においては、センスアンプの他にイコライザにもＭＯＳトランジスタが用いられているため、電源電位が低電位化された場合には、センスアンプの場合と同様の理由によりイコライザにも動作不良が生じるおそれがある。このようにイコライザに動作不良が生じると、所定のプリチャージ電位の状態が実現できず、センスアンプによるセンス動作のマージンが低下し、このマージンの低下により、センス動作の速度が低下するかまたはセンスアンプが動作しなくなるという不都合を招く。
【００３０】
電源電位の低電位化は、前述のような基板効果の作用に起因する問題の他にも、次に示すような問題をも発生させる。
【００３１】
図１８（Ａ），（Ｂ）は、一般的なＭＯＳトランジスタのゲート・ソース間電圧と、そのトランジスタに流れる電流との関係を示すグラフである。図１８（Ａ），（Ｂ）においては、縦軸に電流の対数値、横軸にゲート・ソース間電圧をとり、これらの関係を示す。なお、このグラフでは、ＭＯＳトランジスタに所定値（この例では、１０^{- 6} Ａ）の電流を流すゲート・ソース間電圧がしきい値電圧を表わす。
【００３２】
一般に、ＭＯＳトランジスタにおけるゲート・ソース間電圧と前記電流との間の関係には、図１８（Ａ）に示されるような特性がある。すなわち、しきい値電圧以下のゲート・ソース間電圧の領域（以下、サブスレッショルド領域という）においては、ゲート・ソース間電圧の増加に従って電流が増加する。ゲート・ソース間電圧がしきい値電圧を越えると、電流は所定値で飽和する。なお、前述のような基板電位効果が大きく作用すると、電流がＭＯＳトランジスタに流れにくくなり、前記特性は、図中の矢符にて示される方向に変化し、これにより、しきい値電圧に相当する電流値におけるゲート・ソース間電圧が増加してしきい値電圧が増加する。
【００３３】
図１８（Ａ）に示される特性を有するＭＯＳトランジスタにおいては、しきい値電圧が低くなるほど、図１８（Ｂ）に示されるようにドレインに電圧が印加されるとサブスレッショルド領域における特性曲線の傾きが小さくなる。このように特性曲線の傾くが小さくなると、ゲート・ソース間電圧が０Ｖである場合の電流値が大きくなる。その電流値が大きくなるということは、すなわち、ＭＯＳトランジスタのリーク電流が大きくなるということである。
【００３４】
このように、ＭＯＳトランジスタにおいては、しきい値電圧が低くなるほどリーク電圧が増加するので、前述のように電源電位が低電位化され、しきい値電圧がより小さく設定されると、それに従って半導体記憶装置においては、センスアンプのＭＯＳトランジスタにおけるリーク電流が増加する。このリーク電流が増加すると半導体記憶装置では、センスアンプによる増幅後のビット線の電位が所定の安定値から変動するという問題があった。
【００３５】
以上のように、従来の半導体記憶装置においては、電源電位の低電圧化により動作の安定化が図れないという問題があった。このような問題を解消する半導体記憶装置としては、特開平２−２３１７６０号公報に開示されるような装置がある。その半導体記憶装置は、センスアンプを構成するＭＯＳトランジスタのウェル電位をそのＭＯＳトランジスタのソース電位の変化に従って変化させるものである。このようにＭＯＳトランジスタのウェル電位をソース電位の変化に従って変化させると、基板電位効果が抑制されるので、センスアンプの動作が安定化されることになる。
【００３６】
【発明が解決しようとする課題】
しかしながら、特開平２−２３１７６０号公報に開示された半導体記憶装置には、以下に示すような問題があった。その半導体記憶装置は、センスアンプを構成するＭＯＳトランジスタの基板電位効果を抑制することができるが、半導体記憶装置の電源電位が極めて低電位化され、プリチャージ電位とＭＯＳトランジスタのしきい値電圧との差が極めて小さくなった場合の、センス動作の動作速度の低下を補償することができない。
【００３７】
また、その半導体記憶装置は、センスアンプの動作の安定化を図れるが、前述のような、電源電位の低電位化に伴うイコライザの動作の不安定化を解消することができない。
【００３８】
さらに、その半導体記憶装置は、センス動作開始時のセンスアンプの動作の安定化は図れるが、前述のような、センスアンプによる増幅後におけるビット線対の電位の不安定化を解消することができない。
【００３９】
このように、特開平２−２３１７６０号公報に開示された半導体記憶装置においても多くの問題があるので、その半導体記憶装置を含んだ従来の半導体記憶装置においては、電源電位の低電位化に伴う動作の不安定化を十分に防止することができないという問題があった。
【００４０】
本発明は、このような問題を解決するためになされたものであり、電源電位が低電位化された場合でも十分に安定した動作を行なうことを可能とする半導体記憶装置およびその動作方法を提供することを目的とする。
【００４１】
【課題を解決するための手段】
この発明の一局面によれば、半導体基板上に形成される半導体記憶装置は、データを表わす電荷を蓄積するメモリセルと、メモリセルに接続され、電荷によってその間に電位差が発生されるビット線対と、ビット線対の間に直列に接続された第１導電型の１対のＭＯＳトランジスタを含み、１対のＭＯＳトランジスタの所定のプリチャージ電位にプリチャージされているソースの電位を減少させることによりビット線対間の電位差を差動増幅し、かつビット線対のうち電位が低い方のビット線の電位を第１の電位にまで減少させる第１の差動増幅手段と、ビット線対の間に直列に接続された第１導電型とは異なる第２導電型の１対のＭＯＳトランジスタを含み、１対のＭＯＳトランジスタの所定のプリチャージ電位にプリチャージされているソースの電位を増加させることによりビット線対間の電位差を差動増幅し、かつビット線対のうち電位が高い方のビット線の電位を第２の電位にまで増加させる第２の差動増幅手段と、第１の差動増幅手段によりビット線対のうち電位が低い方のビット線の電位が第１の電位にされかつ第２の差動増幅手段によりビット線対のうち電位が高い方のビット線の電位が第２の電位にされた後に、第１の差動増幅手段の１対のＭＯＳトランジスタの基板電位を第１の電位よりも低い第３の電位に制御する第１の電位制御手段と、第１の差動増幅手段によりビット線対のうち電位が低い方のビット線の電位が第１の電位にされかつ第２の差動増幅手段によりビット線対のうち電位が高い方のビット線の電位が第２の電位にされた後に、第２の差動増幅手段の１対のＭＯＳトランジスタの基板電位を第２の電位よりも高い第４の電位に制御する第２の電位制御手段とを含む。
【００４２】
好ましくは、半導体記憶装置は、ビット線対に電荷による電位差が発生される前に、ビット線対を所定のプリチャージ電位にプリチャージするためのプリチャージ手段と、第１の差動増幅手段による差動増幅が開始される前に、第１の差動増幅手段のＭＯＳトランジスタの基板電位をプリチャージ電位と第１の電位との間の第５の電位に制御するための第３の電位制御手段と、第２の差動増幅手段による差動増幅が開始される前に、第２の差動増幅手段のＭＯＳトランジスタの基板電位をプリチャージ電位と第２の電位との間の第６の電位に制御するための第４の電位制御手段とをさらに含む。
【００４３】
さらに好ましくは、半導体記憶装置は、ビット線対に電荷による電位差が発生される前に、ビット線対を所定のプリチャージ電位にプリチャージするためのプリチャージ手段と、第１の差動増幅手段による差動増幅が開始される前に、第１の差動増幅手段のＭＯＳトランジスタの基板電位を一旦プリチャージ電位に制御した後にプリチャージ電位と第１の電位との間の第７の電位に制御するための第５の電位制御手段と、第２の差動増幅手段による差動増幅が開始される前に、第２の差動増幅手段のＭＯＳトランジスタの基板電位を一旦プリチャージ電位に制御した後にプリチャージ電位と第２の電位との間の第８の電位に制御するための第６の電位制御手段とをさらに含む。
【００４４】
さらに好ましくは、第１の電位制御手段は、第３の電位を受けるための第１のノードと、第１の制御信号を受けるための第２のノードと、第１の制御信号を遅延させた第２の制御信号を発生させるための第１の遅延手段と、第１の制御手段および第２の制御信号を受けて第１の出力信号を発生させるためのＮＡＮＤ回路と、第１の出力信号を受けるゲートを有し、かつ第１の出力信号に応答して第３の電位を、第１の差動増幅手段の１対のＭＯＳトランジスタが設けられた半導体基板の領域に与える第１のトランジスタとを含む。
さらに好ましくは、第２の電位制御手段は、第４の電位を受けるための第３のノードと、第３の制御信号を受けるための第４のノードと、第３の制御信号を遅延させた第４の制御信号を発生させるための第２の遅延手段と、第３の制御信号および第４の制御信号を受け、かつ第２の出力信号を発生させるためのＮＯＲ回路と、第２の出力信号を受けるゲートを有し、かつ第２の出力信号に応答して第４の電位を、第２の差動増幅手段の１対のＭＯＳトランジスタが設けられた半導体基板の領域に与える第２のトランジスタとを含む。
さらに好ましくは、半導体記憶装置は、半導体基板上に形成され、かつ他の領域から電気的に分離される第１のウェル領域と、半導体基板上に形成され、かつ他の領域から電気的に分離される第２のウェル領域とをさらに含み、第１の差動増幅手段の１対のＭＯＳトランジスタは第１のウェル領域に形成され、かつ第２の差動増幅手段の１対のＭＯＳトランジスタは第２のウェル領域に形成される。
【００４５】
この発明の他の局面によれば、半導体記憶装置の動作方法であって、半導体記憶装置は、メモリセルに接続されかつメモリセルから伝達された電荷によってその間に電位差が発生されるビット線対と、ビット線対の間に直列に接続された第１導電型の１対のＭＯＳトランジスタを有し、１対のＭＯＳトランジスタの所定のプリチャージ電位にプリチャージされているソースの電位を減少させることによりビット線対間の電位差を差動増幅し、かつビット線対のうち電位が低い方のビット線の電位を第１の電位にまで減少させる第１の差動増幅手段と、ビット線対の間に直列に接続された第１導電型とは異なる第２導電型の１対のＭＯＳトランジスタを有し、１対のＭＯＳトランジスタの所定のプリチャージ電位にプリチャージされているソースの電位を増加させることによりビット線対間の電位差を差動増幅し、かつビット線対のうち電位が高い方のビット線の電位を第２の電位にまで増加させる第２の差動増幅手段とを含む。
動作方法は、第１の差動増幅手段によりビット線対のうち電位が低い方のビット線の電位が第１の電位にされかつ第２の差動増幅手段によりビット線対のうち電位が高い方のビット線の電位が第２の電位にされた後に、第１の差動増幅手段の１対のＭＯＳトランジスタの基板電位を第１の電位よりも低い第３の電位に制御するステップと、第１の差動増幅手段によりビット線対のうち電位が低い方のビット線の電位が第１の電位にされかつ第２の差動増幅手段によりビット線対のうち電位が高い方のビット線の電位が第２の電位にされた後に、第２の差動増幅手段の１対のＭＯＳトランジスタの基板電位を第２の電位よりも高い第４の電位に制御するステップとを含む。
【００５０】
この発明のさらに他の局面によれば、半導体記憶装置は、データを表わす電荷を蓄積するメモリセルと、メモリセルに接続され、電荷によって電位差が発生されるビット線対と、ビット線対の間に直列に接続された１対のＮＭＯＳトランジスタを含み、ビット線対間の電位差を差動増幅する第１の差動増幅手段と、ビット線対の間に直列に接続された１対のＰＭＯＳトランジスタを含み、ビット線対間の電位差を差動増幅する第２の差動増幅手段と、ＮＭＯＳトランジスタが形成されるウェルの電位を、第１の差動増幅手段による差動増幅が開始される前に所定の第１の電位にプリチャージし、かつ第１の差動増幅手段による差動増幅の完了後に、接地電位よりも低い所定の第２の電位にする第１の電位制御手段と、ＰＭＯＳトランジスタが形成されるウェルの電位を、第２の差動増幅手段による差動増幅が開始される前に所定の第３の電位にプリチャージし、かつ第２の差動増幅手段による差動増幅の完了後に、電源電位よりも高い所定の第４の電位にする第２の電位制御手段とをさらに含み、所定の第１の電位は、第１の差動増幅手段による差動増幅が開始される前のビット線対のプリチャージされた電位と、所定の第２の電位との間の電位であり、所定の第３の電位は、第２の差動増幅手段による差動増幅が開始される前のビット線対のプリチャージされた電位と、所定の第４の電位との間の電位である。
【００５３】
この発明のさらに他の局面によれば、半導体装置は、データを保持するために第１および第２のノードの間に直列に接続された第１および第２のＮＭＯＳトランジスタを含むフリップフロップを含み、第１および第２のＮＭＯＳトランジスタのゲートはそれぞれ第２および第１のノードに接続された第１のセンスアンプと、データを保持するために第１および第２のノードの間に直列に接続された第１および第２のＰＭＯＳトランジスタを含むフリップフロップを含み、第１および第２のＰＭＯＳトランジスタのゲートはそれぞれ第２および第１のノードに接続された第２のセンスアンプとを備え、第１および第２のノードはプリチャージ電位にプリチャージされ、第１および第２のＮＭＯＳトランジスタの基板電位を制御して、第１のセンスアンプの増幅完了後に基板電位を第１の電位から、接地電位よりも低い第２の電位に変化させる第１の電位コントローラをさらに備え、第１の電位はプリチャージ電位と第２の電位との間の電位であり、第１および第２のＰＭＯＳトランジスタの基板電位を制御して、第２のセンスアンプの増幅完了後に基板電位を第３の電位から、電源電位よりも高い第４の電位に変化させる第２の電位コントローラをさらに備え、第３の電位はプリチャージ電位と第４の電位との間の電位である。
【００６８】
【作用】
この発明によれば、電位差が発生されたビット線対のうち、電位が低い方のビット線の電位を第１の差動増幅手段が第１の電位にまで減少させ、一方、電位が高い方のビット線の電位を第２の差動増幅手段が第２の電位にまで増加させる。これらの動作は、第１の差動増幅手段のＭＯＳトランジスタのソースの電位が第１の電位に減少させられ、第２の差動増幅手段のＭＯＳトランジスタのソースの電位が第２の電位に増加させられることにより行なわれる。
【００６９】
ビット線対のそれぞれの電位が第１の電位と第２の電位とにされた状態は、第１の差動増幅手段および第２の差動増幅手段による差動増幅が完了した状態である。このような状態になった後、第１の電位制御手段により第２の差動増幅手段のＭＯＳトランジスタの基板電位が第１の電位よりも低い第３の電位、すなわち、そのソースの電位よりも低い電位にされるので、そのＭＯＳトランジスタに基板効果が作用してそのＭＯＳトランジスタのしきい値電圧が大きくなる。また同様に、第２の電位制御手段により第２の差動増幅手段のＭＯＳトランジスタの基板電位が第２の電位よりも高い第４の電位、すなわち、そのソースの電位よりも高い電位に制御されるので、そのＭＯＳトランジスタに基板効果が作用してそのＭＯＳトランジスタのしきい値電圧が大きくなる。
【００７０】
このように、差動増幅が完了した状態において、それぞれの差動増幅手段のＭＯＳトランジスタのしきい値電圧が差動増幅中のしきい値電圧よりも大きくされると、電源電位が低電位化されてそれぞれのＭＯＳトランジスタのしきい値電圧が小さくなった場合でも、それぞれのＭＯＳトランジスタにおいては、リーク電流が抑制されるので、差動増幅完了後のビット線対のそれぞれの電位の変動を抑制することができる。
【００７１】
さらにこの発明によれば、上述の発明の作用に加えて次のように作用する。
【００７２】
ビット線対に電位差が発生される前において、そのビット線対は、プリチャージ手段によってプリチャージ電位にプリチャージされる。
【００７３】
その場合、第１の差動増幅手段においては、差動増幅が行なわれる前に、第３の電位制御手段によってＭＯＳトランジスタの基板電位がプリチャージ電位と第１の電位との間の第５の電位に制御される。このように、基板電位がプリチャージ電位よりも低い電位に予め制御されるため、ビット線対に電位差が発生された場合、電位が低いほうのビット線に接続されたＭＯＳトランジスタのドレインと基板との間において順方向のバイアスが生じることが防がれ得る。
【００７４】
その場合、第２の差動増幅手段においては、差動増幅が行なわれる前に、第４の電位制御手段によってＭＯＳトランジスタの基板電位がプリチャージ電位と第２の電位との間の第６の電位に制御される。このように、基板電位がプリチャージ電位よりも高い電位に予め制御されるため、ビット線対に電位差が発生された場合、電位が高いほうのビット線に接続されたＭＯＳトランジスタのドレインと基板との間において順方向のバイアスが生じることが防がれ得る。
【００７５】
このように、ビット線に接続されたＭＯＳトランジスタのドレインと基板との間に電流が流れないようにすることが可能である。その結果、ビット線対の電位の変動が防がれる。
【００７６】
さらにこの発明によれば、上述の作用に加えて次のように作用する。
【００７７】
ビット線対に電位差が発生される前において、そのビット線対はプリチャージ手段によってプリチャージ電位にプリチャージされる。
【００７８】
その場合、第１の差動増幅手段およびプリチャージ手段のそれぞれにおいては、差動増幅が開始される前に、第５の電位制御手段によって、ＭＯＳトランジスタの基板電位が一旦プリチャージ電位に制御された後に、プリチャージ電位と第１の電位との間の第７の電位に制御される。
【００７９】
また、その場合、第２の差動増幅手段において、差動増幅が開始される前に、第５の電位制御手段によってＭＯＳトランジスタの基板電位が一旦プリチャージ電位に制御された後にプリチャージ電位と第２の電位との間の第８の電位に制御される。
【００８０】
このように、第１の差動増幅手段およびプリチャージ手段のそれぞれのＭＯＳトランジスタの基板電位がプリチャージ電位よりも低い第７の電位に予め制御されるため、ビット線対に電位差が発生された場合、第１の差動増幅手段およびプリチャージ手段のそれぞれにおいては、電位が低いほうのビット線に接続されたＭＯＳトランジスタのドレインまたはソースと基板との間において順方向のバイアスが生じることが防がれ得る。
【００８１】
同様に、第２の差動増幅手段のＭＯＳトランジスタの基板電位がプリチャージ電位よりも高い第８の電位に予め制御されるため、第２の差動増幅手段においては、ビット線対に電位さが発生された場合、電位が高いほうのビット線に接続されたＭＯＳトランジスタのドレインまたはソースと基板との間において順方向のバイアスが生じることが防がれ得る。
【００８２】
したがって、ビット線に接続されたドレインまたはソースと基板との間に電流が流れないようにすることが可能である。その結果、ビット線対の電位差の変動が防がれる。
【００８３】
さらに、プリチャージ手段において、基板電位が、第７の電位になる前に一旦プリチャージ電位に制御されるため、その場合には、ＭＯＳトランジスタに対する基板電位効果の作用が抑制されるので、プリチャージが高速で行なわれる。
【００８４】
さらにこの発明によれば、差動増幅手段は、差動増幅を行なうにあたってＭＯＳトランジスタのゲート・ソース間電圧を大きくしてそのＭＯＳトランジスタを動作させるために、ＭＯＳトランジスタのソースの電位を、予め定められた電位に最終的に減少させる。そのソースの電位は、電位制御手段により、差動増幅開始時に、予め定められた電位よりも低い電位に所定期間制御される。
【００８５】
したがって、差動増幅開始時において、ＭＯＳトランジスタのゲート・ソース間電圧は、最終的に得られるゲート・ソース間電圧よりも大きくされる。このため、ＭＯＳトランジスタに基板電位効果が作用してそのしきい値電圧が大きくなった場合でも、ＭＯＳトランジスタは、差動増幅開始時に確実に動作させられ、高速で差動増幅を行なう。
【００８６】
さらにこの発明によれば、差動増幅手段は、差動増幅を行なうにあたってＭＯＳトランジスタのゲート・ソース間電圧を大きくしてそのＭＯＳトランジスタを動作させるために、ＭＯＳトランジスタのソースの電位を、予め定められた電位に最終的に増加させる。そのソースの電位は、電位制御手段により、差動増幅開始時に、予め定められた電位よりも高い電位に所定期間制御される。
【００８７】
したがって、差動増幅開始時において、ＭＯＳトランジスタのゲート・ソース間電圧は、最終的に得られるゲート・ソース間電圧よりも大きくされる。このため、ＭＯＳトランジスタに基板電位効果が作用してそのしきい値電圧が大きくなった場合でも、ＭＯＳトランジスタは、差動増幅開始時に、確実に動作させられ、高速で差動増幅を行なう。
【００８８】
さらにこの発明によれば、差動増幅手段のＭＯＳトランジスタのソースの電位は、プリチャージ手段によりプリチャージが行なわれる際にプリチャージ電位とされる。電位制御手段は、プリチャージ手段のＭＯＳトランジスタの基板電位を、差動増幅手段のＭＯＳトランジスタのソースの電位の変化に従うように変化させる。プリチャージ手段のＭＯＳトランジスタは、プリチャージを行なう際に動作させられるが、そのＭＯＳトランジスタの基板電位は、電位制御手段により差動増幅手段のＭＯＳトランジスタのソースの電位に従って変化させられるので、プリチャージが行なわれる際に、たとえば、プリチャージ電位に制御される。
【００８９】
このため、プリチャージが行なわれる際のプリチャージ手段においては、ＭＯＳトランジスタのソース電位と基板電位との差が小さくなるので、プリチャージ手段のＭＯＳトランジスタには基板電位効果が作用しにくくなる。その結果、電源電位が低電位化されてプリチャージ手段のＭＯＳトランジスタのしきい値電圧が低くなった場合においても、プリチャージ手段のＭＯＳトランジスタは、確実に動作し、高速でプリチャージを行なう。
【００９０】
【実施例】
次に、本発明の実施例を図面に基づいて詳細に説明する。
【００９１】
第１参考例
図１は、第１参考例による半導体記憶装置の構成を示す回路図である。
【００９２】
図１の半導体記憶装置の基本的な構成は図１５の半導体記憶装置と同様であるため、図１において図１５と一致する部分には同符号を付し、その説明を省略する。
【００９３】
図１の半導体記憶装置においては、電位制御回路Ｃ１が設けられる。電位制御回路Ｃ１は、電位ノード４１およびＮＭＯＳトランジスタ１７を含む。接地電位ＧＮＤよりも低い電位Ｖ１をうける電位ノード４１と、引抜き線ノードＺとの間にＮＭＯＳトランジスタ１７が接続される。そのＮＭＯＳトランジスタ１７のゲートには、制御信号ＳＯＶ１が与えられる。このＮＭＯＳトランジスタ１７は，ＮＭＯＳトランジスタ４，５のソース電位を、接地電位ＧＮＤよりも低く変化させるためのものである。
【００９４】
図１の半導体記憶装置において、このＮＭＯＳトランジスタ１７が設けられた部分以外の部分の構成は、図１５の半導体記憶装置と同様である。なお、制御信号ＳＯＶ１およびセンス動作活性化信号ＳＯＮの振幅は、不必要なリーク電流を防止するため、電源電位ＶＣＣと電位Ｖ１との間での振幅にしてある。
【００９５】
次に、図１の半導体記憶装置の動作について説明する。図２は、第１参考例による半導体記憶装置におけるデータの読出動作時の回路内の各部の信号波形図である。
【００９６】
まず、時刻ａにおいてワード線ＷＬが活性化される。その結果、メモリセル１からビット線ＢＬへの電荷の伝達が生じ、これにより時刻ｂにおいてビット線対ＢＬ，／ＢＬ間に電位差が生じる。
【００９７】
続いて、時刻ｃにおいて制御信号ＳＯＶ１が活性化されてハイレベルになり、これによりＮＭＯＳトランジスタ１７が活性化される。ＮＭＯＳトランジスタ１７が活性化されることにより引抜き線ノードＺと電位ノード４１との間が短絡されて、引抜き線ノードＺの電位ＶＺが第１の電位Ｖ１に向かって減少させられる。これによりＮＭＯＳトランジスタ４，５は、それぞれゲート・ソース間電圧が大きくなり活性化される。
【００９８】
これらのＮＭＯＳトランジスタ４，５のそれぞれが活性化された場合、ビット線ＢＬの電位ＶＢＬがビット線／ＢＬの電位Ｖ／ＢＬのよりも高いため、ＮＭＯＳトランジスタ５のオン抵抗は、ＮＭＯＳトランジスタ４のオン抵抗よりも小さくなり、ビット線／ＢＬの電位Ｖ／ＢＬが減少させられる。この際のＮＭＯＳトランジスタ４，５のゲート・ソース間電圧は非常に大きいため、ビット線／ＢＬの電位Ｖ／ＰＬは高速で減少させられる。
【００９９】
その後、時刻ｄにおいて、センス動作活性化信号ＳＯＰが活性化されてローレベルになり、これによって、ＰＭＯＳトランジスタ６，７がそれぞれ活性化される。引抜き線ノードＺの電位ＶＺは、第１の電位Ｖ１になった後、一定期間保持される。ＰＭＯＳトランジスタ６，７が活性化された場合、ビット線／ＢＬの電位Ｖ／ＢＬがビット線ＢＬの電位ＶＢＬよりも低いため、ＰＭＯＳトランジスタ６のオン抵抗は、ＰＭＯＳトランジスタ７のオン抵抗よりも小さくなり、ビット線ＢＬの電位ＶＢＬが増加させられる。
【０１００】
その後、ビット線対ＢＬ，／ＢＬ間の電位差が十分に大きくなれば、あえて、引抜き線ノードＺの電位を電位Ｖ１にして差動増幅動作の高速化を図る必要がないので、制御信号ＳＯＶ１が不活性化される。そして、時刻ｅにおいてセンス動作活性化信号ＳＯＮが活性化されてハイレベルになり、これによってＮＭＯＳトランジスタ１２が活性化される。ＮＭＯＳトランジスタ１２が活性化されると、引抜き線ノードＺと接地ノード１１との間が短絡されて、引抜き線ノードＺの電位ＶＺが接地電位ＧＮＤに制御される。
【０１０１】
このような動作を行なう第１参考例による半導体記憶装置においては、第１のセンスアンプの差動増幅動作開始後の当初の所定期間だけ引抜き線ノードＺの電位ＶＺが接地電位ＧＮＤよりも低い電位Ｖ１に制御されるため、差動増幅動作開始後の当初においてＮＭＯＳトランジスタ４，５のそれぞれのゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ４，５のそれぞれの動作マージンが大きくなる。
【０１０２】
その結果、電源電位が低電位化されてプリチャージ電位が低くなった場合およびＮＭＯＳトランジスタ４，５が基板効果を受けてしきい値電圧が大きくなった場合でも、ＮＭＯＳトランジスタ４，５のそれぞれは、元の動作マージンが極めて大きいため、確実に動作し、高速で差動増幅を行なうことが可能である。
【０１０３】
以上のような半導体記憶装置は半導体基板１００上に形成される。図３は、前述のような半導体記憶装置が形成された半導体基板１００の全体構成を示す模式的平面図である。
【０１０４】
半導体記憶装置が形成された半導体基板１００のアレイ部分のウェルは、メモリ領域１０１，１０１，…と、第１センスアンプ・イコライザ領域１０２，１０２，…と、第２センスアンプ領域１０３，１０３，…とにより構成される。
【０１０５】
メモリセル領域１０１は、メモリセル１が形成され、周辺の回路領域１０４などの各領域とは分離独立したＰ型のウェル領域である。第１センスアンプ・イコライザ領域１０２は、第１センスアンプＳＡ１およびイコライザＥＱが形成され、メモリセル領域１０１と同様に他の領域と分離独立したＰ型のウェル領域である。第２センスアンプ領域１０３は、第２のセンスアンプＳＡ２が形成され、メモリセル領域１０１および第１センスアンプ・イコライザ領域１０２と同様に他の領域とは分離独立したＮ型のウェル領域である。
【０１０６】
このような構成により、メモリセル領域１０１、第１センスアンプ・イコライザ領域１０２および第２センスアンプ領域１０３のそれぞれの領域のウェルは、それぞれの領域に隣接する他の領域のウェルと分離独立されるため、各領域のウェル電位の変動が他の領域のウェルに設けられたＭＯＳトランジスタの動作に影響を及ぼさないようになっている。
【０１０７】
図４は、たとえば、ＮＭＯＳトランジスタ４，５などのＮＭＯＳトランジスタにで構成される第１のセンスアンプの部分のレイアウトの一例を示す模式的平面図である。ゲート電極５０，５１，５２，５３は、それぞれ第１の配線層で構成され、これらは、ビット線対ＢＬ，／ＢＬに接続される。特に、ゲート電極５１は、ビット線／ＢＬにコンタクト８６を介して接続され、ゲート電極５２は、ビット線ＢＬにコンタクト８５を介して継続される。
【０１０８】
ビット線対ＢＬ，／ＢＬは、第２の配線層で構成される。ビット線ＢＬは、コンタクト６９，７０を介してＮＭＯＳトランジスタのドレインとなるＮ型高濃度層７５に接続される。ビット線／ＢＬは、コンタクト７１，７２を介してＮＭＯＳトランジスタのドレインとなるＮ型高濃度層８８に接続される。
【０１０９】
ＮＭＯＳトランジスタのソースとなるＮ型高濃度層７６，７８は，コンタクト５９，６０，６２，６３を介して第３の配線層８７に接続される。また、Ｐ型ウェルに電位の供給を行なうためのＰ型高濃度層７７もコンタクト６１を介して第３の配線層８７に接続される。このようなＮＭＯＳトランジスタを構成する部分は、Ｎ型層８４で囲まれる。
【０１１０】
なお、このようなレイアウトにおいて、Ｎ型高濃度層７６，７８とＰ型高濃度層７７とは接するような構成となっているが、これに限らず、これらは離れて配置してもよい。また、この例は、ＮＭＯＳトランジスタの構成について規定するものではない。さらに、このようなレイアウトは、一例を示すものであり、そのレイアウトは、図４に示される構成と電気的に同様の構成であれば、その他の配置形式を用いてもよい。
【０１１１】
図５（Ａ），（Ｂ），（Ｃ），（Ｄ）は、図４の各部の断面図である。図５（Ａ）は、図４のＡ−Ａ線による断面図、図５（Ｂ）は、図４のＢ−Ｂ線による断面図、図５（Ｃ）は、図４のＣ−Ｃ線による断面図、図５（Ｄ）は、図４のＤ−Ｄ線による断面図である。
【０１１２】
図５（Ｃ）に示されるように、Ｐ型基板３１には、Ｎ型層８４が形成され、Ｎ型層８４内にＰ型ウェル３２が形成される。このため、Ｐ型ウェル３２とＰ型基板３１との間が、Ｎ型層８４により電気的に分離される。
【０１１３】
Ｐ型ウェル３２の主表面には、図５（Ａ），（Ｂ）に示されるように、Ｎ型高濃度層３３，３３，…およびＰ型高濃度層３４，３４，…が適宜の間隔で形成される。Ｐ型ウェル３２、Ｎ型高濃度層３３およびＰ型高濃度層３４の上には、層間絶縁膜を介して引抜き線ノードＺが形成される。この引抜き線ノードＺは、Ｎ型高濃度層３３およびＰ型高濃度層３４に接続される。
【０１１４】
引抜き線ノードＺと、Ｐ型ウェル３２、Ｎ型高濃度層３３およびＰ型高濃度層３４との間には、図５（Ａ），（Ｂ），（Ｄ）に示されるように、ビット線対ＢＬ，／ＢＬおよびゲート電極５０，５１，５２，５３が形成される。ビット線対ＢＬ，／ＢＬは、Ｎ型高濃度層３４に接続される。
【０１１５】
また、ゲート電極５２に電位が印加された場合には、図５（Ｄ）に示されるように、Ｐ型ウェル３２の主表面にチャネル３５が形成される。
【０１１６】
このような構成により、第１のセンスアンプＳＡ１のＮＭＯＳトランジスタ４，５が存在する部分のＰ型ウェル３２の領域は、その周辺に存在する他のウェルと分離独立される。また、第２のセンスアンプＳＡ２については、第１のセンスアンプＳＡ１と極性が異なるだけで、このような第１のセンスアンプＳＡ１と同様に、ＮＭＯＳトランジスタ６，７が位置する部分のウェルの領域は、その周辺に存在する他のウェルと分離独立される。
【０１１７】
第２参考例
次に、第２参考例について説明する。図６は、第２参考例による半導体記憶装置の構成を示す回路図である。図６の半導体記憶装置の基本的な構成は図１５の半導体記憶装置と同様であるため、図６において図１５と一致する部分には同符号を付し、その説明を省略する。
【０１１８】
図６の半導体記憶装置においては、電位制御回路Ｃ２が設けられる。電位制御回路Ｃ２は電位ノード４２およびＰＭＯＳトランジスタ１８を含む。電源電位ＶＣＣよりも高い電位Ｖ２を受ける電位ノード４２と、供給線ノードＹとの間にＰＭＯＳトランジスタ１８が接続される。そのＰＭＯＳトランジスタ１８のゲートには、制御信号ＳＯＶ２が与えられる。このＰＭＯＳトランジスタ１８は、ＰＭＯＳトランジスタ６，７のソース電位を、電源電位ＶＣＣよりも高い電位に変化させるためのものである。図６の半導体記憶装置ＰＭＯＳトランジスタ１８が設けられた部分以外の部分の構成は、図１５の半導体記憶装置と同様である。
【０１１９】
この図６の半導体記憶装置は、第１参考例により半導体記憶装置において行なわれる第１センスアンプＳＡ１の増幅動作の高速化の原理を第２のセンスアンプＳＡ２に適用したものである。
【０１２０】
次に、図６の半導体記憶装置の動作について説明する。第２のセンスアンプＳＡ２は、第１のセンスアンプＳＡ１の動作開始後にその動作が開始させられる。その動作開始の際には、まず、制御信号ＳＯＶ２が活性化されてローレベルとなり、ＰＭＯＳトランジスタ１８が活性化される。ＰＭＯＳトランジスタ１８が活性化されることにより供給線ノードＹと電位ノード４２との間が短絡されて、供給線ノードＹの電位が第２の電位Ｖ２に向かって増加させられる。これによりＰＭＯＳトランジスタ６，７は、それぞれゲート・ソース間電圧が大きくなり活性化される。
【０１２１】
これらのＰＭＯＳトランジスタ６，７が活性化された場合、ビット線ＢＬの電位がビット線／ＢＬの電位よりも高いため、ＰＭＯＳトランジスタ６のオン抵抗が、ＰＭＯＳトランジスタ７のオン抵抗よりも小さいので、ビット線ＢＬの電位が増加させられる。この際のＰＭＯＳトランジスタ６，７のゲート・ソース間電圧は非常に大きいため、ビット線ＢＬの電位は高速で増加させられる。
【０１２２】
その後、一定期間が経過すると、制御信号ＳＯＶ２が不活性化されてＰＭＯＳトランジスタ１８が不活性状態にされる。それに続いて、センス動作活性化信号ＳＯＰが活性化されてローレベルになり、ＰＭＯＳトランジスタ１４が活性化される。ＰＭＯＳトランジスタ１４が活性化されると、供給線ノードＹと電源ノード１３との間が短絡されて供給線ノードＹの電位は電源電位ＶＣＣに制御される。
【０１２３】
このような動作を行なう第２参考例による半導体記憶装置においては、第２のセンスアンプＳＡ２の増幅動作開始後の当初の所定期間供給線ノードＹの電位が電源電位ＶＣＣよりも高い電位Ｖ２に制御されるため、増幅動作開始時においてＰＭＯＳトランジスタ６，７のそれぞれのゲート・ソース間電圧が大きくなり、ＰＭＯＳトランジスタ６，７のそれぞれの動作マージンが大きくなる。
【０１２４】
その結果、電源電位が低電位化されてプリチャージ電位が低くなった場合および基板効果を受けてＰＭＯＳトランジスタ６，７のそれぞれのしきい値電圧が大きくなった場合でも、ＰＭＯＳトランジスタ６，７は、元の動作マージンが大きいため、確実に動作し、高速で差動増幅を行なうことが可能である。
【０１２５】
第３参考例
次に、第３参考例について説明する。図７は、第３参考例による半導体記憶装置の構成を示す回路図である。図７の半導体記憶装置の基本的な構成は図１５の半導体記憶装置と同様であるため、図７において図１５と一致する部分には同符号を付し、その説明を省略する。
【０１２６】
図７の半導体記憶装置においては、イコライザＥＱを構成するＮＭＯＳトランジスタ８，９，１０とＮＭＯＳトランジスタ１５，１６とのそれぞれが設けられたウェルと、第１のセンスアンプＳＡ１の引抜き線ノードＺとの間が短絡される。ＮＭＯＳトランジスタ１５，１６および電位ノードＶｐｒにより電位制御回路Ｃ３が構成される。それ以外の部分の構成は図１５の半導体記憶装置と同様である。
【０１２７】
次に、図７の半導体記憶装置の動作について説明する。図８は、第３参考例による半導体記憶装置におけるプリチャージ動作のときの回路内の各部の信号波形図である。
【０１２８】
まず、時刻ａにおいてワード線ＷＬが非活性化されてローレベルになる。続いて、時刻ｂにおいて、センス動作活性化信号ＳＯＮ，ＳＯＰがともに不活性化されてセンス動作活性化信号ＳＯＮがローレベルになり、センス動作活性化信号ＳＯＰがハイレベルになる。その結果、時刻ｂにおいて第１のセンスアンプＳＡ１および第２のセンスアンプＳＡ２による増幅動作が中止される。
【０１２９】
その後、プリチャージ動作が開始される。プリチャージ動作は、時刻ｃにおいて、プリチャージ活性化信号ＢＬＥＱが活性化されることにより開始される。
【０１３０】
プリチャージ活性化信号ＢＬＥＱが活性化されてハイレベルになると、ＮＭＯＳトランジスタ８，９，１０，１５，１６がそれぞれ活性化される。ＮＭＯＳトランジスタ１５，１６がそれぞれ活性化されることにより、引抜き線ノードＺおよび供給線ノードＹは、電位ノードＶｐｒからの給電により１／２ＶＣＣにプリチャージされる。また、ＮＭＯＳトランジスタ８，９，１０が活性化されると、ＮＭＯＳトランジスタ８によりビット線対ＢＬ，／ＢＬ間が短絡され、ＮＭＯＳトランジスタ９によりビット線ＢＬと電位ノードＶｐｒとの間が短絡され、ＮＭＯＳトランジスタ１０によりビット線／ＢＬと電位ノードＶｐｒとの間が短絡される。
【０１３１】
このような状態では、ビット線ＢＬの電位ＶＢＬが電位ノードＶｐｒの電位（１／２ＶＣＣ）よりも高いため、ビット線ＢＬの電位は１／２ＶＣＣに向けて減少させられる。一方、ビット線／ＢＬの電位Ｖ／ＢＬが電位ノードＶｐｒの電位よりも低いため、ビット線／ＢＬの電位は、１／２ＶＣＣに向けて増加させられる。
【０１３２】
このように、プリチャージ動作が行なわれる場合、プリチャージ用のＮＭＯＳトランジスタ８，９，１０，１５，１６のそれぞれのソースの電位は、プリチャージが進むに従って増加する。その場合、引抜き線ノードＺの電位ＶＺが１／２ＶＣＣに向かって増加するが、ＮＭＯＳトランジスタ８，９，１０，１５，１６のそれぞれのウェルは、引抜き線ノードＺからの給電によりその引抜き線ノードＺの電位ＶＺの増加に従って増加する。
【０１３３】
このため、それぞれのＮＭＯＳトランジスタ８，９，１０，１５，１６におけるソース電位と基板電位との電位差は、プリチャージが進んでも一定の小さい電位差に保持されるので、プリチャージ動作中において、ＮＭＯＳトランジスタ８，９，１０，１５，１６のそれぞれに作用する基板電位効果が小さく保持される。
【０１３４】
その結果、電源電位が低電位化された場合でも、ＮＭＯＳトランジスタ８，９，１０，１５，１６のそれぞれには基板電位効果が大きく作用しないため、これらのＮＭＯＳトランジスタは、確実に動作し、高速でプリチャージを行なうことが可能である。
【０１３５】
なお、この第３参考例においては、プリチャージ用のすべてのＮＭＯＳトランジスタのウェルと引抜き線ノードＺとを短絡させたが、これに限らず、そのような短絡は一部のＮＭＯＳトランジスタに限定してもよい。また、プリチャージ用のＮＭＯＳトランジスタが位置するウェルの電位は、引抜き線ノードＺの電位と同電位にする必要はなく、それらのトランジスタのウェル電位は、それらのトランジスタが基板効果を受けないような状態の電位であればよい。
【０１３６】
さらに、この第３参考例においては、図３に示されるように、半導体基板上においてプリチャージ用のＮＭＯＳトランジスタが、センスアンプを構成するトランジスタと同じ領域に設けられるが、これに限らず、プリチャージ用のＮＭＯＳトランジスタは、センスアンプとは別の領域に設け電気的に分離してもよい。
【０１３７】
さらにまた、プリチャージ用のＭＯＳトランジスタが位置するウェルの電位は、これらのＮＮＯＳトランジスタが基板効果を大きく受けないような電位であれば、たとえば、センスアンプを構成するＭＯＳトランジスタが位置する部分のウェルの電位と同一でもよく、また、その他の電位制御手段によってその電位を制御してよもい。
【０１３８】
第１実施例
次に、第１実施例について説明する。図９は、第１実施例による半導体記憶装置の構成を示す回路図である。図９の半導体記憶装置においてたとえば、第１のセンスアンプＳＡ１、第２のセンスアンプＳＡ２およびイコライザＥＱなどの基本的な部分の構成は図１１の半導体記憶装置と同様であるため、図９において図１５と一致する部分には同符号を付し、その説明を省略する。
【０１３９】
図９の半導体記憶装置においては、第１のセンスアンプＳＡ１およびイコライザＥＱが設けられた部分のウェル領域２０の電位を制御する第１の電位制御回路Ｃ４と、第２のセンスアンプＳＡ２が設けられた部分のウェル領域３０の電位を制御する第２の電位制御回路Ｃ５とが従来の構成に加えて設けられる。
【０１４０】
まず、第１の電位制御回路Ｃ４について説明する。第１の電位制御回路Ｃ４は、ＮＭＯＳトランジスタ１２，２１、ＰＭＯＳトランジスタ２２、ＮＡＮＤ回路２３および遅延回路２４を含む。ＮＭＯＳトランジスタ４，５の引抜き線ノードＺと、接地電位ＧＮＤを受ける接地ノード１１との間にＮＭＯＳトランジスタ１２が接続される。電位ノード２５は、接地電位ＧＮＤよりも低い第１の電位ＶＢＢを受ける。引抜き線ノードＺと電位ノード２５との間にＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２が直列に接続される。
【０１４１】
入力ノード２６は、センス動作活性化信号ＳＯを受ける。入力ノード２６と、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２のそれぞれのゲートとの間にＮＡＮＤ回路２３が接続される。ＮＡＮＤ回路２３の一方の入力端子には、入力ノード２６からセンス動作活性化信号ＳＯが直接与えられる。一方、ＮＡＮＤ回路２３の他方の入力端子には、入力ノード２６から遅延回路２４を介してセンス動作活性化信号ＳＯが与えられる。ＮＡＮＤ回路２３の出力端子は、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２のそれぞれのゲートと接続される。また、センス動作活性化信号ＳＯは、入力ノード２６からＮＭＯＳトランジスタ１２のゲートに与えられる。
【０１４２】
次に、第２の電位制御回路Ｃ５の構成について説明する。第２の電位制御回路Ｃ５は、ＮＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ１３，３２、ＮＯＲ回路３３および遅延回路３４を含む。ＰＭＯＳトランジスタ６，７の引抜き線ノードＹと、電源電位ＶＣＣを受ける電源ノード１３との間にＰＭＯＳトランジスタ１３が接続される。電位ノード３５は、電源電位ＶＣＣよりも高い第２の電位ＶＰＰを受ける。供給線ノードＹと電位ノード３５との間にＰＭＯＳトランジスタ３２およびＮＭＯＳトランジスタ３１が直列に接続される。
【０１４３】
入力ノード３６は、センス動作活性化信号／ＳＯを受ける。入力ノード３６と、ＰＭＯＳトランジスタ３２およびＭＮＯＳトランジスタ３１のそれぞれのゲートとの間にＮＯＲ回路３３が接続される。ＮＯＲ回路３３の一方の入力端子には入力ノード３６からセンス動作活性化信号／ＳＯが直接与えられる。一方、ＮＯＲ回路３３の他方の入力端子には、入力ノード３６から遅延回路３４を介してセンス動作活性化信号／ＳＯが与えられる。ＮＯＲ回路３３の出力端子は、ＰＭＯＳトランジスタ３２およびＮＭＯＳトランジスタ３１のそれぞれのゲートと接続される。また、センス動作活性化信号／ＳＯは、入力ノード３６からＰＭＯＳトランジスタ１４のゲートに与えられる。
【０１４４】
また、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２の間のノードは、第１のセンスアンプＳＡ１およびイコライザＥＱが設けられたウェル領域２０のウェルと短絡される。ＰＭＯＳトランジスタ３２およびＮＭＯＳトランジスタ３１の間のノードは、第２のセンスアンプＳＡ２が設けられたウェル領域３０のウェルと短絡される。
【０１４５】
図９の半導体記憶装置において以上のような部分以外の部分の構成は、図１５の半導体記憶装置の構成と同様である。
【０１４６】
次に、図９の半導体記憶装置の動作について説明する。図１０は、第１実施例による半導体記憶装置におけるデータの読出動作時の回路内の各部の信号波形図である。
【０１４７】
第１のセンスアンプＳＡ１および第２のセンスアンプＳＡ２による増幅動作開始前の期間Ａにおいては、ビット線対ＢＬ，／ＢＬの電位ＶＢＬ，Ｖ／ＢＬ、引抜き線ノードＺの電位ＶＺ、供給線ノードＹの電位ＶＹ、ウェル領域２０のウェル電位ＶＷｐおよびウェル領域３０のウェル電位ＶＷｎは、それぞれ１／２ＶＣＣにプリチャージされている。
【０１４８】
このような期間Ａに続く、期間Ｂにおいては、第１のセンスアンプＳＡ１による増幅動作と第２のセンスアンプＳＡ２による増幅動作とが同時に開始される。その増幅動作は、次のように行なわれる。第１の電位制御回路Ｃ４では、センス動作活性化信号ＳＯが活性化されてハイレベルになる。これにより、ＮＭＯＳトランジスタ１２が活性化される。それとともにＮＡＮＤ回路２３では、信号ノード２６からの信号がハイレベルになり、遅延回路２４からの信号がローレベルになるので、その出力信号がハイレベルとなり、これによってＮＭＯＳトランジスタ２１が活性化される。
【０１４９】
その結果、引抜き線ノードＺと接地ノード１３との間およびウェル領域２０のウェルと接地ノード１１との間がそれぞれ短絡され、引抜き線ノードＺの電位ＶＺおよびウェル電位ＶＷｐがともに接地電位ＧＮＤに向かって減少させられる。
【０１５０】
一方、第２の電位制御回路Ｃ５では、センス動作活性化信号／ＳＯが活性化されてローレベルになる。これにより、ＰＭＯＳトランジスタ１４が活性化される。それとともにＮＯＲ回路３３では、信号ノード３６からの信号がローレベルになり、遅延回路３４からの信号がハイレベルになるので、その出力信号はローレベルとなり、これによってＰＭＯＳトランジスタ３２が活性化される。
【０１５１】
その結果、供給線ノードＹと電源ノード１３との間およびウェル領域３０のウェルと電源ノード１３との間がそれぞれ短絡され、供給線ノードＹの電位ＶＹおよびウェル電位ＶＷｎがともに電源電位ＶＣＣに向かって増加させられる。
【０１５２】
期間Ｂに続く期間Ｃにおいては、ビット線ＢＬの電位ＶＢＬが電源電位ＶＣＣになり、ビット線／ＢＬの電位Ｖ／ＢＬが接地電位ＧＮＤになる。
【０１５３】
期間Ｃに続く期間Ｄにおいては、その期間の当初に遅延回路２４および遅延回路３４における遅延期間ＴＤが終了し、遅延回路２４からＮＡＮＤ回路２３に与えられる信号がハイレベルになり、遅延回路３４からＮＯＲ回路３３に与えられる信号がローレベルになる。
【０１５４】
このような状態になると、第１の電位制御回路Ｃ４では、ＮＡＮＤ回路２３の出力がローレベルになり、これによってＮＭＯＳトランジスタ２１が不活性化されるとともにＰＭＯＳトランジスタ２２が活性化される。その結果、ウェル領域２０のウェルと電位ノード２５との間が短絡され、ウェル電位ＶＷｐが、第１の電位ＶＢＢにＰＭＯＳトランジスタ２２のしきい値電圧Ｖｔｈ（ｐ）を加えた電位［ＶＢＢ＋Ｖｔｈ（ｐ）］にまで減少させられる。
【０１５５】
一方、第２の電位制御回路Ｃ５では、ＮＯＲ回路３３の出力信号がハイレベルになり、これによってＰＭＯＳトランジスタ３２が不活性化されるとともにＮＭＯＳトランジスタ３１が活性化される。その結果、ウェル領域３０のウェルと電位ノード３５との間が短絡され、ウェル電位ＶＷｎが、第２の電位ＶＰＰからＮＭＯＳトランジスタ３１のしきい値電圧Ｖｔｈ（ｎ）が減じられた電位［ＶＰＰ−Ｖｔｈ（ｎ）］にまで増加させられる。
【０１５６】
このように、期間Ｄにおいては、ウェル電位ＶＷｐが接地電位ＧＮＤよりも低い電位ＶＢＢに制御され、一方、ウェル電位ＶＷｎが電源電位ＶＣＣよりも高い電位ＶＰＰに制御される。このような電位の制御により、期間Ｄにおいては、第１のセンスアンプＳＡ１およびイコライザＥＱを構成する各ＮＭＯＳトランジスタに対して基板電位効果が作用するとともに、第２のセンスアンプＳＡ２を構成する各ＰＭＯＳトランジスタに対して基板電位効果が作用することになり、これらのすべてのＭＯＳトランジスタのしきい値が大きくなる。
【０１５７】
その結果、期間Ｄにおける各ＭＯＳトランジスタのリーク電流が小さくなり、第１のセンスアンプＳＡ１および第２のセンスアンプＳＡ２により所定の電位にまで増幅されたビット線対ＢＬ，／ＢＬのそれぞれの電位ＶＢＬ，Ｖ／ＢＬが安定する。
【０１５８】
期間Ｄに続く期間Ｅにおいては、センス動作活性化信号ＳＯ，／ＳＯがそれぞれ不活性化されるとともにプリチャージ活性化信号ＢＬＥＱが活性化されることにより、第１のセンスアンプＳＡ１および第２のセンスアンプＳＡ２による増幅動作が中止され、イコライザＥＱによるプリチャージ動作が開始される。
【０１５９】
以上に説明したように、第１実施例の半導体記憶装置においては、第１のセンスアンプＳＡ１および第２のセンスアンプＳＡ２による増幅によってビット線対ＢＬ，／ＢＬの電位が所定の電位にされた後、第１のセンスアンプＳＡ１およびイコライザＥＱと第２のセンスアンプＳＡ２とのそれぞれのウェル電位が制御されることにより、第１のセンスアンプＳＡ１およびイコライザＥＱと第２のセンスアンプＳＡ２とを構成するＭＯＳトランジスタに対して基板電位効果が作用させられ、これらのＭＯＳトランジスタのリーク電流が抑制される。
【０１６０】
その結果、電源電位が低電位化され、各ＭＯＳトランジスタのしきい値電圧が低くされた場合でも、第１実施例による半導体記憶装置基板電位効果の作用により各ＭＯＳトランジスタのリーク電流が抑制されることにより、増幅後のビット線対の電位を安定化することが可能である。
【０１６１】
このようにトランジスタが位置するウェルの電位を時間の経過に伴い任意の電位に制御することができる。さらに、トランジスタが位置するウェルの電位を前記時間の経過中において、任意の期間に任意の電位または状態に固定することができる。
【０１６２】
第２実施例
次に、第２実施例について説明する。図１１は、第２実施例による半導体記憶装置の構成を示す回路図である。図１１の半導体記憶装置が図９のものと異なるのは、ウェル電位ＶＷｐおよびＶＷｎの制御系の構成である。
【０１６３】
そのウェル電位の制御系は、１／２ＶＣＣ発生回路４１、基準電位発生回路４２、電位制御回路Ｃ６、電位制御回路Ｃ７およびイコライザ回路４７で構成される。
【０１６４】
１／２ＶＣＣ発生回路４１は、１／２ＶＣＣの電位を発生させる。基準電位発生回路４２においては、電源ノード１３と接地ノード１１との間に抵抗４２１、ＰＭＯＳトランジスタ４２２、ＮＭＯＳトランジスタ４２３および抵抗４２４が直列に接続される。
【０１６５】
ＰＭＯＳトランジスタ４２２およびＮＭＯＳトランジスタ４２３のそれぞれのゲートと、ＰＭＯＳトランジスタ４２２およびＮＭＯＳトランジスタ４２３の間のノードとは、それぞれ１／２ＶＣＣ発生回路４１から１／２ＶＣＣの電位を受ける。
【０１６６】
基準電位発生回路４２においては、抵抗４２１およびＰＭＯＳトランジスタ４２２の間のノード４２５の電位と、ＮＭＯＳトランジスタ４２３および抵抗４２４の間のノード４２６の電位とがそれぞれ基準電位として出力される。
【０１６７】
ノード４２５から出力される基準電位は、１／２ＶＣＣよりもＰＭＯＳトランジスタ４２２による上昇分だけ高い電位となる。ノード４２６から出力される基準電位は、ＮＭＯＳトランジスタ４２３による電位下降分だけ１／２ＶＣＣよりも低い電位となる。
【０１６８】
電位制御回路Ｃ６は、コンパレータ４３１、インバータ４３２、遅延回路４３３、レベル変換回路４４０およびＰＭＯＳトランジスタ１３，４３４，４３５を含む。レベル変換回路４４０は、ＮＡＮＤ回路４４１、ＮＯＲ回路４４２およびインバータ４４３を含む。
【０１６９】
供給線ノードＹと電位ノード３５との間にＰＭＯＳトランジスタ４３４および４３５が直列に接続される。コンパレータ４３１は、供給線ノードＹの電位を正側入力端子に受け、ノード４２５の電位を負側入力端子に受ける。
【０１７０】
コンパレータ４３１の出力信号は、そのままＮＡＮＤ回路４４１に入力されるとともにインバータ４３２および遅延回路４３３を介してＮＡＮＤ回路４４１に入力される。
【０１７１】
ＮＡＮＤ回路４４１の出力信号は、ＰＭＯＳトランジスタ４３４のゲートに与えられる。ＮＯＲ回路４４２には、遅延回路４３３の出力信号とセンス動作活性化信号／ＳＯとが入力される。ＮＯＲ回路４４２の出力信号は、インバータ４４３を介してＰＭＯＳトランジスタ４３５のゲートに与えられる。
【０１７２】
電位制御回路Ｃ７は、コンパレータ４５１、インバータ４５２、遅延回路４５３、レベル変換回路４６０およびＮＭＯＳトランジスタ１２，４５４，４５５を含む。レベル変換回路４６０は、ＮＯＲ回路４６１、ＮＡＮＤ回路４６２およびインバータ４６３を含む。
【０１７３】
引抜き線ノードＺと電位ノード２５との間にＮＭＯＳトランジスタ４５４および４５５が直列に接続される。コンパレータ４５１は、引抜き線ノードＺの電位を正側入力端子に受け、ノード４２６の電位を負側入力端子に受ける。コンパレータ４５１の出力信号は、そのままＮＯＲ回路４６１に入力されるとともにインバータ４５２および遅延回路４５３を介してＮＯＲ回路４６１に入力される。
【０１７４】
ＮＯＲ回路４６１の出力信号は、ＮＭＯＳトランジスタ４５４のゲートに与えられる。ＮＡＮＤ回路４６２には、遅延回路４５３の出力信号とセンス動作活性化信号ＳＯとが入力される。ＮＡＮＤ回路４６２の出力信号は、インバータ４６３を介してＮＭＯＳトランジスタ４５５のゲートに与えられる。
【０１７５】
イコライズ回路４７は、ＮＭＯＳトランジスタ４７１，４７２，４７３，４７５および４７６と、ＰＭＯＳトランジスタ４７４とを含む。
【０１７６】
トランジスタ４７１は、引抜き線ノードＺと供給線ノードＹとの間に接続される。ウェル領域２０のウェルとウェル領域３０のウェルとの間にトランジスタ４７２，４７３および４７４が直列に接続される。
【０１７７】
トランジスタ４７２および４７３の間のノードと引抜き線ノードＺとの間にトランジスタ４７５が接続される。トランジスタ４７３および４７４の間のノードと供給線ノードＹとの間にトランジスタ４７６が接続される。
【０１７８】
トランジスタ４７１，４７３，４７５および４７６のそれぞれのゲートは、プリチャージ活性化信号ＢＬＥＱを受ける。また、トランジスタ４７２のゲートは、トランジスタ４７２および４７３の間のノードに接続される。すなわち、トランジスタ４７２はダイオード接続される。トランジスタ４７４のゲートは、トランジスタ４７３および４７４の間のノードに接続される。すなわち、トランジスタ４７４はダイオード接続される。
【０１７９】
次に、図１１の半導体記憶装置の動作について説明する。図１２は、第２実施例による半導体記憶装置におけるデータの読出し動作時の回路内の各部の信号波形図である。図１２は、図１０に対応するものである。
【０１８０】
図１２の信号波形図が図１０のものと異なるのは次の点である。
プリチャージ活性化信号ＢＬＥＱがハイレベルになると、ＮＭＯＳトランジスタ４７１，４７３，４７５および４７６がそれぞれオンする。これにより、引抜き線ノードＺと供給線ノードＹとがイコライズされ、引抜き線ノードＺおよび供給線ノードＹのそれぞれの電位が１／２ＶＣＣになる。それとともに、ウェル領域２０のウェルとウェル領域３０のウェルとがイコライズされる。
【０１８１】
この場合、トランジスタ４７５および４７６がともにオンしているため、トランジスタ４７２および４７３の間のノードと、トランジスタ４７３および４７４の間のノードとがそれぞれ１／２ＶＣＣになる。
【０１８２】
したがって、ウェル電位ＶＷｐは、１／２ＶＣＣ−Ｖｔｈ（ｐ）となる。ただし、Ｖｔｈ（ｐ）はトランジスタ４７２のしきい値電圧である。一方、ウェル電位ＶＷｎは、１／２ＶＣＣ＋Ｖｔｈ（ｎ）となる。ただし、Ｖｔｈ（ｎ）は、トランジスタ４７４のしきい値電圧である。
【０１８３】
このように、第２実施例による半導体記憶装置では、プリチャージ状態でのウェル電位ＶＷｐおよびＶＷｎがそれぞれ１／２ＶＣＣからずれた値になる。これにより、次のような効果が得られる。
【０１８４】
プリチャージがなされた状態においてウェル電位ＶＷｐおよびＶＷｎをそれぞれ１／２ＶＣＣに設定した場合には、次のような不都合が生じるおそれがある。
【０１８５】
第１および第２のセンスアンプＳＡ１およびＳＡ２によるセンス動作の開始前に、ビット線対ＢＬ，／ＢＬにデータの読出しによる電位の初期振幅が生じた場合において、第１および第２のセンスアンプＳＡ１およびＳＡ２を構成するトランジスタのソースまたはドレインが、ウェル電位ＶＷｐおよびＶＷｎに対して順方向に弱くバイアスされる。
【０１８６】
このようなバイアスがなされると、初期振幅が生じたビット線が接続されたドレインとその下のウェルとの間に弱い電流が流れる。そのためにそのビット線の電位がわずかに変化する。これによって、ビット線対ＢＬ，／ＢＬに現れた初期振幅がわずかに減少するという不都合が生じる。
【０１８７】
これに対して、第２実施例による半導体記憶装置では、ウェル電位ＶＷｐおよびＶＷｎのそれぞれが１／２ＶＣＣからずれた電位に制御される。このために、前記順方向の弱いバイアスが抑制されるので、前述のようなビット線対の初期振幅のわずかな変化が防がれるという効果が得られる。
【０１８８】
また、図１２において、図１０と異なるその他の点は、センス動作時のウェル電位ＶＷｐおよびＶＷｎを制御する動作の違いである。この第２実施例においては、第１実施例と同様に、ビット線対ＢＬ，／ＢＬの電位がそれぞれ電源電位ＶＣＣまたは接地電位ＧＮＤになった後、第１実施例の場合と同じ目的で、ウェル電位ＶＷｐおよびＶＷｎがそれぞれ電源電位ＶＣＣよりも高い電位または接地電位ＧＮＤよりも低い電位に制御される。
【０１８９】
次に、制御回路Ｃ６およびＣ７の動作を説明する。ここでは、代表例として、制御回路Ｃ７の動作を説明する。
【０１９０】
図１２を参照して、センス動作活性化信号ＳＯが活性化されてローレベルになる。これにより、ＰＭＯＳトランジスタ１２がオンし、引抜き線ノードＺの電位ＶＺが接地電位ＧＮＤに向かって減少させられる。これにより、ＰＭＯＳトランジスタ１２がオンし、引抜き線ノードＺの電位が接地電位ＧＮＤに向かって減少させられる。
【０１９１】
引抜き線ノードＺの電位が減少すると、コンパレータ４５１の出力信号Ｘ１がローレベルになる。それに応答して、ＮＯＲ回路４６１の出力信号Ｙ１がハイレベルになる。それに応答してＮＭＯＳトランジスタ４５４がオンする。これにより、ウェル電位ＶＷｐが接地電位ＧＮＤに向かって減少させられる。
【０１９２】
その後、遅延回路４５３の出力信号がハイレベルになる。それに応答して、ＮＯＲ回路４６１の出力信号Ｙ１がローレベルになるとともにインバータ４６３の出力信号Ｚ１がハイレベルになる。
【０１９３】
これにより、ＮＭＯＳトランジスタ４５４がオフするとともにＮＭＯＳトランジスタ４５５がオンする。このため、ウェル電位ＶＷｐが接地電位ＧＮＤよりもさらに低い電位に制御される。
【０１９４】
その後、センス動作活性化信号ＳＯがローレベルになってセンス動作が終了すると、プリチャージ活性化信号ＢＬＥＱが活性化されてハイレベルになる。
【０１９５】
これにより、イコライズ回路４７が動作し、引抜き線ノードＺの電位ＶＺおよび供給線ノードＹの電位ＶＹが１／２ＶＣＣに制御されるとともに、ウェル電位ＶＷｐおよびＶＷｎが前述のように１／２ＶＣＣからずれた電位に制御される。
【０１９６】
第３実施例
図１３は、第３実施例による半導体記憶装置の構成を示す回路図である。図１３において図１９と一致する部分には同一の参照符号を付し、その説明を省略する。
【０１９７】
図１３の半導体記憶装置が図９のものと異なるのは、ウェル領域２０のウェルと接地ノード１１との間にＮＭＯＳトランジスタ２０１および２０２が直列に接続されたこと、および電源ノード１３とウェル領域３０のウェルとの間にＰＭＯＳトランジスタ２０３および２０４が直列に接続されたことである。
【０１９８】
ＮＭＯＳトランジスタ２０２およびＰＭＯＳトランジスタ２０４の各々は、ダイオード接続されている。ＮＭＯＳトランジスタ２０１およびＰＭＯＳトランジスタ２０５は、それぞれ制御信号φおよび／φを受ける。
【０１９９】
次に、図１３の半導体記憶装置の動作について説明する。図１４は、図１３の半導体記憶装置におけるデータの読出し動作時の回路内の各部の信号波形図である。図１４は、図１０に対応するものである。図１４の信号波形図が図１０のものと異なるのは次の点である。
【０２００】
ウェル電位ＶＷｎおよびＶＷｐがそれぞれ１／２ＶＣＣに制御された後、所定のタイミングで制御信号φがハイレベルになるとともに制御信号／φがローレベルになる。
【０２０１】
これにより、ＮＭＯＳトランジスタ２０１およびＰＭＯＳトランジスタ２０３がともにオンする。このため、ウェル電位ＶＷｐは、接地電位ＧＮＤおよびＮＭＯＳトランジスタ２０２により規定される電位１／２ＶＣＣ−αまで減少される。
【０２０２】
一方、ウェル電位ＶＷｎは、電源電位ＶＣＣおよびＰＭＯＳトランジスタ２０４により規定される電位１／２ＶＣＣ＋βまで増加させられる。
【０２０３】
したがって、第１および第２のセンスアンプＳＡ１およびＳＡ２によるセンス動作が開始されるまで、ウェル電位ＶＷｐは１／２ＶＣＣよりも低く制御され、ウェル電位ＶＷｎは１／２ＶＣＣよりも高く制御される。
【０２０４】
その結果、第３実施例による半導体記憶装置においては、第２実施例による半導体記憶装置と同様の効果が得られる。それに加えて、第３実施例による半導体記憶装置においては、イコライザＥＱによるプリチャージ動作が第２実施例による半導体記憶装置よりも高速で行なえるという効果が得られる。
【０２０５】
その理由は、次のとおりである。第２実施例においては、センス動作終了後にウェル電位ＶＷｐおよびＶＷｎが１／２ＶＣＣからずれた電位に制御されるため、イコライザＥＱを構成する各トランジスタに基板電位効果が作用する。
【０２０６】
これにより、各トランジスタのしきい値電圧が高くなってプリチャージ動作が遅くなる。
【０２０７】
これに対し、第３実施例においては、センス動作終了後にウェル電位ＶＷｐおよびＶＷｎが一旦１／２ＶＣＣに制御されるため、ウェル電位が１／２ＶＣＣに制御されている期間に前述のような基板電位効果が作用せず、高速でプリチャージ動作を行なうことができる。以上がプリチャージ動作が高速で行なえる理由である。
【０２０８】
【発明の効果】
この発明によれば、第１の差動増幅手段においては、差動増幅によりビット線の電位が安定した後にＭＯＳトランジスタの基板の電位がソースの電位よりも低くされ、また、第２の差動増幅手段においては、差動増幅によりビット線の電位が安定した後にＭＯＳトランジスタの基板の電位がソースの電位よりも高く制御される。このため、第１の差動増幅手段のＭＯＳトランジスタおよび第２の差動増幅手段のＭＯＳトランジスタに基板電位効果が作用し、それぞれのしきい値電圧が高くなってリーク電流が減少する。この結果、電源電位が低電位化された場合でも、差動増幅が完了した後のビット線の電位が安定化され、装置は安定した動作を行なうことができる。
【０２０９】
さらにこの発明によれば、上述の発明の効果に加えて、次の効果が得られる。
【０２１０】
第１および第２の差動増幅手段のそれぞれの差動増幅開始前において、第１の差動増幅手段では、ＭＯＳトランジスタの基板電位がプリチャージ電位よりも低い電位に制御され、第２の差動増幅手段では、ＭＯＳトランジスタの基板電位がプリチャージ電位よりも高い電位に制御される。
【０２１１】
このため、ビット線に電位差の初期振幅が生じた場合に、ビット線に接続されたドレインと基板との間に順方向のバイアスが生じることを抑制できる。したがって、初期振幅が生じた場合に、ビット線に接続されたドレインと、基板との間に電流が流れないようにすることができる。その結果、ビット線の電位差の初期振幅の変動が抑制できる。
【０２１２】
さらにこの発明によれば、上述の発明の効果に加えて、次の効果が得られる。
【０２１３】
プリチャージ手段においては、第１の差動増幅手段による差動増幅の開始前においてＭＯＳトランジスタの基板電位がプリチャージ電位よりも低い電位に制御されるため、ビット線対に電位差の初期振幅が生じた場合にビット線と接続されたドレインまたはソースと基板との間に順方向のバイアスが生じることが抑制できる。したがって、初期振幅が生じたビット線の電位の変動を防ぐことができる。
【０２１４】
さらに、プリチャージ手段のＭＯＳトランジスタの基板電位は、プリチャージ電位よりも低い電位に制御される前に一旦プリチャージ電位に制御される。このため、そのプリチャージ電位に制御されている期間においては、ＭＯＳトランジスタの基板電位効果が抑制され、プリチャージを高速で行なうことができる。
【０２１５】
さらにこの発明によれば、ＭＯＳトランジスタのソースの電位を減少させることにより差動増幅を行なう差動増幅手段は、差動増幅開始時においてＭＯＳトランジスタのソースの電位が、予め定められた電位よりも低い電位に所定期間制御されるため、差動増幅開始時のＭＯＳトランジスタの動作マージンが向上する。このため、基板電位効果が作用しても確実に動作し、高速で差動増幅を行なうので電源電位が低電位化された場合でも高速で安定した動作を行なうことができる。
【０２１６】
さらにこの発明によれば、ＭＯＳトランジスタのソースの電位を増加させることにより差動増幅を行なう差動増幅手段は、差動増幅開始時においてＭＯＳトランジスタのソースの電位が、予め定められた電位よりも高い電位に所定期間制御されるため、差動増幅開始時のＭＯＳトランジスタの動作マージンが向上する。このため、基板電位効果が作用しても確実に動作し、高速で差動増幅を行なうので電源電位が低電位化された場合でも高速で安定した動作を行なうことができる。
【０２１７】
さらにこの発明によれば、ＭＯＳトランジスタの動作によりプリチャージを行なうプリチャージ手段は、プリチャージの際に、そのＭＯＳトランジスタの基板の電位が差動増幅手段のＭＯＳトランジスタのソースの電位に従って変化させられるため、プリチャージ手段のＭＯＳトランジスタにおいては、ソースの電位と基板電位との差が小さくなり、基板電位効果が作用しにくくなる。このため、電源電位が低電位化された場合においても、プリチャージ手段のＭＯＳトランジスタは確実に動作し、高速でプリチャージを行なうので、電源電位が低電位化された場合でも高速で安定した動作を行なうことができる。
【図面の簡単な説明】
【図１】 第１参考例による半導体記憶装置の構成を示す回路図である。
【図２】 第１参考例による半導体記憶装置におけるデータの読出動作時の回路内の各部の信号波形図である。
【図３】半導体記憶装置が形成された半導体基板の全体構成を示す模式的平面図である。
【図４】第１のセンスアンプの部分のレイアウトの一例を示す模式的平面図である。
【図５】図４の各部の断面図である。
【図６】 第２参考例による半導体記憶装置の構成を示す回路図である。
【図７】 第３参考例による半導体記憶装置の構成を示す回路図である。
【図８】 第３参考例による半導体記憶装置におけるプリチャージ動作時の回路内の各部の信号波形図である。
【図９】 第１実施例による半導体記憶装置の構成を示す回路図である。
【図１０】 第１実施例による半導体記憶装置におけるデータの読出動作時の回路内の各部の信号波形図である。
【図１１】 第２実施例による半導体記憶装置の構成を示す回路図である。
【図１２】 第２実施例による半導体記憶装置におけるデータの読出動作時の回路内の各部の信号波形図である。
【図１３】 第３実施例による半導体記憶装置の構成を示す回路図である。
【図１４】図１３の半導体記憶装置におけるデータの読出し動作時の回路内の各部の信号波形図である。
【図１５】従来の半導体記憶装置の構成を示す回路図である。
【図１６】従来の半導体記憶装置による読出動作時の回路内の各部の信号の波形図である。
【図１７】トランジスタにおける基板電位としきい値電圧との関係を示すグラフである。
【図１８】トランジスタのゲート・ソース間電圧と電流との関係を示すグラフである。
【符号の説明】
１ メモリセル
４，５，８，９，１０，１２，１５，１６，１７，２１，３１ ＮＭＯＳトランジスタ
６，７，１４，１８，２２，３２ ＰＭＯＳトランジスタ
２３ ＮＡＮＤ回路
２４，３４ 遅延回路
３３ ＮＯＲ回路
４７ イコライズ回路
１００ 半導体基板
ＢＬ，／ＢＬ ビット線
Ｙ 供給線ノード
Ｚ 引抜き線ノード
ＳＡ１，ＳＡ２ センスアンプ
ＥＱ イコライザ
Ｃ１〜Ｃ７ 電位制御回路

Claims (9)

1. 半導体基板上に形成される半導体記憶装置であって、
   データを表わす電荷を蓄積するメモリセルと、
   前記メモリセルに接続され、前記電荷によってその間に電位差が発生されるビット線対と、
   前記ビット線対の間に直列に接続された第１導電型の１対のＭＯＳトランジスタを含み、前記１対のＭＯＳトランジスタの所定のプリチャージ電位にプリチャージされているソースの電位を減少させることにより前記ビット線対間の電位差を差動増幅し、かつ前記ビット線対のうち電位が低い方のビット線の電位を第１の電位にまで減少させる第１の差動増幅手段と、
   前記ビット線対の間に直列に接続された前記第１導電型とは異なる第２導電型の１対のＭＯＳトランジスタを含み、前記１対のＭＯＳトランジスタの前記所定のプリチャージ電位にプリチャージされているソースの電位を増加させることにより前記ビット線対間の電位差を差動増幅し、かつ前記ビット線対のうち電位が高い方のビット線の電位を第２の電位にまで増加させる第２の差動増幅手段と、
   前記第１の差動増幅手段により前記ビット線対のうち電位が低い方のビット線の電位が前記第１の電位にされかつ前記第２の差動増幅手段により前記ビット線対のうち電位が高い方のビット線の電位が前記第２の電位にされた後に、前記第１の差動増幅手段の前記１対のＭＯＳトランジスタの基板電位を前記第１の電位よりも低い第３の電位に制御する第１の電位制御手段と、
   前記第１の差動増幅手段により前記ビット線対のうち電位が低い方のビット線の電位が前記第１の電位にされかつ前記第２の差動増幅手段により前記ビット線対のうち電位が高い方のビット線の電位が前記第２の電位にされた後に、前記第２の差動増幅手段の前記１対のＭＯＳトランジスタの基板電位を前記第２の電位よりも高い第４の電位に制御する第２の電位制御手段とを含む、半導体記憶装置。
2. 前記ビット線対に前記電荷による電位差が発生される前に、前記ビット線対を前記所定のプリチャージ電位にプリチャージするためのプリチャージ手段と、
   前記第１の差動増幅手段による差動増幅が開始される前に、前記第１の差動増幅手段の前記ＭＯＳトランジスタの基板電位を前記プリチャージ電位と前記第１の電位との間の第５の電位に制御するための第３の電位制御手段と、
   前記第２の差動増幅手段による差動増幅が開始される前に、前記第２の差動増幅手段の前記ＭＯＳトランジスタの基板電位を前記プリチャージ電位と前記第２の電位との間の第６の電位に制御するための第４の電位制御手段とをさらに含む、請求項１に記載の半導体記憶装置。
3. 前記ビット線対に前記電荷による電位差が発生される前に、前記ビット線対を前記所定のプリチャージ電位にプリチャージするためのプリチャージ手段と、
   前記第１の差動増幅手段による差動増幅が開始される前に、前記第１の差動増幅手段の前記ＭＯＳトランジスタの基板電位を一旦前記プリチャージ電位に制御した後に前記プリチャージ電位と前記第１の電位との間の第７の電位に制御するための第５の電位制御手段と、
   前記第２の差動増幅手段による差動増幅が開始される前に、前記第２の差動増幅手段の前記ＭＯＳトランジスタの基板電位を一旦前記プリチャージ電位に制御した後に前記プリチャージ電位と前記第２の電位との間の第８の電位に制御するための第６の電位制御手段とをさらに含む、請求項１に記載の半導体記憶装置。
4. 前記第１の電位制御手段は
   前記第３の電位を受けるための第１のノードと、
   第１の制御信号を受けるための第２のノードと、
   前記第１の制御信号を遅延させた第２の制御信号を発生させるための第１の遅延手段と、
   前記第１の制御手段および前記第２の制御信号を受けて第１の出力信号を発生させるためのＮＡＮＤ回路と、
   前記第１の出力信号を受けるゲートを有し、かつ前記第１の出力信号に応答して前記第３の電位を、前記第１の差動増幅手段の前記１対のＭＯＳトランジスタが設けられた前記半導体基板の領域に与える第１のトランジスタとを含む、請求項１に記載の半導体記憶装置。
5. 前記第２の電位制御手段は
   前記第４の電位を受けるための第３のノードと、
   第３の制御信号を受けるための第４のノードと、
   前記第３の制御信号を遅延させた第４の制御信号を発生させるための第２の遅延手段と、
   前記第３の制御信号および前記第４の制御信号を受け、かつ第２の出力信号を発生させるためのＮＯＲ回路と、
   前記第２の出力信号を受けるゲートを有し、かつ前記第２の出力信号に応答して前記第４の電位を、前記第２の差動増幅手段の前記１対のＭＯＳトランジスタが設けられた前記半導体基板の領域に与える第２のトランジスタとを含む、請求項１に記載の半導体記憶装置。
6. 前記半導体基板上に形成され、かつ他の領域から電気的に分離される第１のウェル領域と、
   前記半導体基板上に形成され、かつ他の領域から電気的に分離される第２のウェル領域とをさらに含み、
   前記第１の差動増幅手段の前記１対のＭＯＳトランジスタは前記第１のウェル領域に形成され、かつ前記第２の差動増幅手段の前記１対のＭＯＳトランジスタは前記第２のウェル領域に形成される、請求項１に記載の半導体記憶装置。
7. 半導体記憶装置の動作方法であって、前記半導体記憶装置は、メモリセルに接続されかつ前記メモリセルから伝達された電荷によってその間に電位差が発生されるビット線対と、前記ビット線対の間に直列に接続された第１導電型の１対のＭＯＳトランジスタを有し、前記１対のＭＯＳトランジスタの所定のプリチャージ電位にプリチャージされているソースの電位を減少させることにより前記ビット線対間の電位差を差動増幅し、かつ前記ビット線対のうち電位が低い方のビット線の電位を第１の電位にまで減少させる第１の差動増幅手段と、前記ビット線対の間に直列に接続された前記第１導電型とは異なる第２導電型の１対のＭＯＳトランジスタを有し、前記１対のＭＯＳトランジスタの前記所定のプリチャージ電位にプリチャージされているソースの電位を増加させることにより前記ビット線対間の電位差を差動増幅し、かつ前記ビット線対のうち電位が高い方のビット線の電位を第２の電位にまで増加させる第２の差動増幅手段とを含み、前記方法は
   前記第１の差動増幅手段により前記ビット線対のうち電位が低い方のビット線の電位が前記第１の電位にされかつ前記第２の差動増幅手段により前記ビット線対のうち電位が高い方のビット線の電位が前記第２の電位にされた後に、前記第１の差動増幅手段の前記１対のＭＯＳトランジスタの基板電位を前記第１の電位よりも低い第３の電位に制御するステップと、
   前記第１の差動増幅手段により前記ビット線対のうち電位が低い方のビット線の電位が前記第１の電位にされかつ前記第２の差動増幅手段により前記ビット線対のうち電位が高い方のビット線の電位が前記第２の電位にされた後に、前記第２の差動増幅手段の前記１対のＭＯＳトランジスタの基板電位を前記第２の電位よりも高い第４の電位に制御するステップとを含む、方法。
8. データを表わす電荷を蓄積するメモリセルと、
   前記メモリセルに接続され、前記電荷によって電位差が発生されるビット線対と、
   前記ビット線対の間に直列に接続された１対のＮＭＯＳトランジスタを含み、前記ビット線対間の電位差を差動増幅する第１の差動増幅手段と、
   前記ビット線対の間に直列に接続された１対のＰＭＯＳトランジスタを含み、前記ビット線対間の電位差を差動増幅する第２の差動増幅手段と、
   前記ＮＭＯＳトランジスタが形成されるウェルの電位を、前記第１の差動増幅手段による差動増幅が開始される前に所定の第１の電位にプリチャージし、かつ前記第１の差動増幅手段による差動増幅の完了後に、接地電位よりも低い所定の第２の電位にする第１の電位制御手段と、
   前記ＰＭＯＳトランジスタが形成されるウェルの電位を、前記第２の差動増幅手段による差動増幅が開始される前に所定の第３の電位にプリチャージし、かつ前記第２の差動増幅手段による差動増幅の完了後に、電源電位よりも高い所定の第４の電位にする第２の電位制御手段とをさらに含み、
   前記所定の第１の電位は、前記第１の差動増幅手段による差動増幅が開始される前の前記ビット線対のプリチャージされた電位と、前記所定の第２の電位との間の電位であり、
   前記所定の第３の電位は、前記第２の差動増幅手段による差動増幅が開始される前の前記ビット線対のプリチャージされた電位と、前記所定の第４の電位との間の電位である、半導体記憶装置。
9. データを保持するために第１および第２のノードの間に直列に接続された第１および第２のＮＭＯＳトランジスタを含むフリップフロップを含み、前記第１および第２のＮＭＯＳトランジスタのゲートはそれぞれ第２および第１のノードに接続された第１のセンスアンプと、
   データを保持するために第１および第２のノードの間に直列に接続された第１および第２のＰＭＯＳトランジスタを含むフリップフロップを含み、前記第１および第２のＰＭＯＳトランジスタのゲートはそれぞれ第２および第１のノードに接続された第２のセンスアンプとを備え、
   前記第１および第２のノードはプリチャージ電位にプリチャージされ、
   前記第１および第２のＮＭＯＳトランジスタの基板電位を制御して、前記第１のセンスアンプの増幅完了後に基板電位を第１の電位から、接地電位よりも低い第２の電位に変化させる第１の電位コントローラをさらに備え、前記第１の電位はプリチャージ電位と第２の電位との間の電位であり、
   前記第１および第２のＰＭＯＳトランジスタの基板電位を制御して、前記第２のセンスアンプの増幅完了後に基板電位を第３の電位から、電源電位よりも高い第４の電位に変化させる第２の電位コントローラをさらに備え、前記第３の電位はプリチャージ電位と第４の電位との間の電位である、半導体記憶装置。

Images