KR101026658B1 - 단일-종단 감지 증폭기를 갖는 반도체 디바이스 - Google Patents

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Abstract

제조 프로세스, 전원 전압, 접합 온도, 및 편차를 야기하는 다른 인자가 보상되고, 감지 증폭기의 동작 마진의 감소가 방지된다. 계층적 비트 라인 구조를 갖는 반도체 저장 디바이스에서의 단일-종단 감지 증폭기는, 메모리 셀로부터 비트 라인으로 출력되는 신호를 증폭하기 위한 제 1 MOS 트랜지스터, 제 1 MOS 트랜지스터의 출력을 글로벌 비트 라인으로 피딩하기 위한 제 2 MOS 트랜지스터, 및 글로벌 비트 라인 전압 결정 회로를 포함하고; 제 1 MOS 트랜지스터의 레플리카 (replica) 및 글로벌 비트 라인 전압 결정 회로의 레플리카를 포함하는 지연 회로의 출력 신호에 의해, 적어도, 제 2 MOS 트랜지스터의 ON/OFF 타이밍 또는 글로벌 비트 라인 전압 결정 회로를 포함하는 글로벌 감지 증폭기의 판독 타이밍이 제어된다.
반도체 디바이스, 단일-종단 감지 증폭기, 글로벌 비트 라인, 전계 효과 트랜지스터, 플로팅 바디, 전하 트랩 영역

Description

단일-종단 감지 증폭기를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING SINGLE-ENDED SENSING AMPLIFIER}
본 발명은 반도체 디바이스에서 사용되는 감지 증폭기의 제어 회로에 관한 것이고, 상세하게는 제조 프로세스, 전원 전압, 또는 감지 증폭기를 구성하는 MOS 트랜지스터에서의 접합 온도에 대한 종속성을 적합하게 보상하기 위한 감지 증폭기 제어 회로, 감지 증폭기 제어 방법, 및 데이터 처리 시스템에 관한 것이다.
메모리 셀이 매트릭스로 배열되는 메모리 셀 어레이, 동일한 로우에서의 메모리 셀을 공통으로 접속시키기 위한 비트 라인, 데이터가 판독되는 경우에 프리차지 전위를 비트 라인에 제공하기 위한 프리차지 회로, 및 비트 라인으로 판독되는 데이터를 증폭시키기 위한 제 1 감지 증폭기를 포함하고; 제 1 감지 증폭기는, 기준 전위로서 프리차지 회로에 의해 비트 라인으로 제공되는 프리차지 전위를 이용하여 비트 라인으로 판독되는 데이터를 구별하는, 통상적인 기술이 공지되어 있다 (예를 들어, 일본특허공개공보 제 2007-172779 호 참조).
그러나, 전술한 기술은, 제조 프로세스, 전원 전압, 접합 온도, 및 다른 인자로 인해, 감지 증폭기를 구성하는 MOS 트랜지스터의 "온 (on)" 전류 또는 문턱 전압이 변하고, 이 편차가 드레인 전류의 크기로 하여금 변하도록 하기 때문에, 감지 증폭기의 동작 마진이 감소된다는 결점을 갖는다.
그러므로, 전술한 결점을 고려하여 본 발명이 개발되었고, 본 발명의 목적은, 제조 프로세스, 전원 전압, 접합 온도, 및 편차를 야기하는 다른 인자를 보상하며, 감지 증폭기의 동작 마진이 감소하는 것을 방지하기 위한 감지 증폭기 제어 회로를 제공하는 것, 및 감지 증폭기 제어 방법 및 데이터 처리 시스템을 제공하는 것이다.
전술한 결점을 극복하기 위해서, 본 발명은 후술하는 양태를 포함한다.
(1) 본 발명은, 적어도, 메모리 셀로부터 비트 라인으로 공급되는 신호를 증폭하기 위한 제 1 전계 효과 트랜지스터, 제 1 전계 효과 트랜지스터의 출력 신호를 글로벌 비트 라인으로 공급하기 위한 제 2 전계 효과 트랜지스터 및 글로벌 비트 라인 전압 결정 회로를 포함하는 단일-종단 감지 증폭기; 및 제 1 전계 효과 트랜지스터의 레플리카 및 글로벌 비트 라인 전압 결정 회로의 레플리카를 포함하는 지연 회로의 출력 신호에 기초하여, 적어도, 제 2 전계 효과 트랜지스터가 도전 상태로부터 비도전 상태로 천이하는 타이밍 또는 글로벌 비트 라인 전압 결정 회로를 포함하는 글로벌 감지 증폭기의 판독 타이밍을 제어하기 위한 제어 회로를 포함하는 반도체 디바이스를 제공한다.
(2) 또한, 본 발명은, 정보를 저장하기 위한 메모리 소자; 메모리 소자를 비트 라인에 접속시키기 위한 제 3 전계 효과 트랜지스터; 비트 라인에 접속된 게이트를 포함하며 비트 라인 상의 데이터 신호를 증폭하기 위한 단일-종단 감지 증폭기로서 작동하는 제 1 전계 효과 트랜지스터; 제 1 전계 효과 트랜지스터에 접속되어, 제 1 전계 효과 트랜지스터의 출력 신호를 글로벌 비트 라인으로 공급하기 위한 제 2 전계 효과 트랜지스터; 글로벌 비트 라인에 접속되어, 글로벌 비트 라인 상의 신호를 결정하기 위한 글로벌 비트 라인 전압 결정 회로; 제 1 전계 효과 트랜지스터의 레플리카 및 글로벌 비트 라인 전압 결정 회로의 레플리카를 포함하는 지연 회로; 및 지연 회로의 출력 신호에 기초하여, 적어도 제 2 전계 효과 트랜지스터가 도전 상태로부터 비도전 상태로 천이하는 타이밍을 제어하기 위한 제어 회로를 포함하는 반도체 디바이스를 제공한다.
본 발명에 따르면, 제조 프로세스, 전원 전압, 및 접합 온도 (이하, PVT 로서 집합적으로 약기됨) 에서의 편차에 대한 종속성을 수반하는 감지 증폭용 MOS 트랜지스터의 전기적 특성에서의 변화가 보상된다. 그러므로, 감지 증폭기의 동작 마진이 개선되고, 메모리 감지 동작이 안정화된다. 반대 관점에서, MOS 트랜지스터의 제조 시의 편차의 허용가능한 범위가 증가할 수 있기 때문에, 본 발명이 적용되는 고용량 DRAM 과 같이 다수의 감지 증폭기를 사용하는 메모리에 대해 제조 수율이 개선되고, 제조 비용도 감소될 수 있다.
MOS 트랜지스터 이외에, 글로벌 비트 라인 전압을 결정하기 위한 래치 또는 메모리 셀 선택을 위한 MOS 트랜지스터의 PVT 편차 종속성이 모니터링되고, 그 종속성으로 인한 편차가 보상된다. 그러므로, 전술한 효과는 더욱 더 두드러지게 증명될 수 있다. 또한, MOS 트랜지스터의 제조 시의 편차의 허용가능한 범위도 커질 수 있기 때문에, 소형화 및 증가된 집적도에 적합한 메모리도 제공될 수 있다.
본 발명의 전술한 특징 및 이점은, 첨부 도면과 함께 취해진 다음의 특정 바람직한 실시형태의 설명으로부터 보다 명백해질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시형태가 상세하게 설명될 것이다.
본 명세서에 기재된 실시형태에서의 구성요소는 기존의 구성요소 등으로 대용될 수 있고, 다른 기존의 구성요소와의 조합을 포함한 각종 변형도 가능하다. 따라서, 특허청구범위에 기재된 바와 같은 본 발명의 범위는 본 명세서에 기재된 실시형태에 의해 제한되지는 않는다.
<실시형태 1>
도 1 내지 도 9 를 이용하여, 본 발명의 실시형태가 설명될 것이다.
<전체 구조>
도 1 은 본 발명의 일 실시형태로서 메모리 감지 시스템의 전체 구조를 도시한 회로 블록도이다.
도 1 에 도시된 바와 같이, 감지 증폭기 칼럼 및 메모리 셀 어레이를 포함하는 복수의 유닛이 비트 라인 방향으로 배열된다. 각 메모리 어레이는 복수의 워드 라인, 복수의 비트 라인 (로컬 비트 라인), 및 워드 라인과 비트 라인의 접합점에 배열된 복수의 메모리 셀을 포함한다. 비트 라인은 대응하는 감지 증폭기에 접속되고, 감지 증폭기는 워드 라인에 의해 선택된 메모리 셀로부터 비트 라인으로 판독되는 신호를 증폭하여, 이 신호를 글로벌 비트 라인으로 출력한다.
글로벌 감지 증폭기 칼럼은 복수의 메모리 셀 어레이와 감지 증폭기 칼럼의 쌍에 대해 정렬된다. 따라서, 계층적 비트 라인 및 계층적 감지 증폭기의 구성이 본 실시형태의 메모리 감지 시스템에 채택된다. 참조부호 FX 는, 선택된 워드라인을 턴온하며 워드 드라이버로 입력되는 것과 동시에 레플리카 지연 회로로 입력되는 워드 라인 구동 타이밍 신호를 언급한다. 레플리카 지연 회로는 FX 신호를 수신하고, 후술하는 바와 같이 감지 증폭기 또는 글로벌 감지 증폭기의 동작 주기를 특정한다.
<메모리 셀 및 감지 증폭기의 구조>
도 2 는 도 1 에 도시된 DRAM (Dynamic Random Access Memory) 메모리 셀 어레이 및 감지 증폭기의 특정 회로를 도시한 도면이다.
도 2 는 워드 라인 (WL), 비트 라인 (BL), 워드 라인 (WL) 과 비트 라인 (BL) 의 접합점에 배열된 메모리 셀 (1), 감지 증폭기 (2), 글로벌 비트 라인 (GBL), 및 글로벌 감지 증폭기 (3) 를 나타낸다.
본 실시형태의 구성은, 단일 신호가 입력되고, 단 하나의 신호만 증폭되며, 이 증폭된 신호가 출력되는 단일-종단 감지 증폭기에 관한 기술이다. 공통 차동 감지 증폭기는 단일-종단 감지 증폭기보다 높은 이득을 갖고, 또한 잡음에 대해 보다 저항력이 있다. 또한, 차동 감지 증폭기의 고이득은, 증폭된 출력 신호를 변경하는데 걸리는 시간을 감소시킨다. 한편, 단일-종단 감지 증폭기는 잡음에 매우 민감하고, 증폭된 출력을 발생시키기 위해서 보다 높은 입력 신호를 요구한다. 비트 라인에 접속된 전술한 감지 증폭기는 단일-종단 감지 증폭기이다.
선택 트랜지스터 (Q3) 는 글로벌 비트 라인과 증폭기의 출력을 접속시키기 위한 제어 신호이지만, 이 제어 신호는 복수의 로컬 비트 라인 및 단일 글로벌 비트 라인을 선택하기 위한 어드레스 신호 또는 다른 선택 정보를 더 포함할 수도 있다. 일반적으로, 다수의 메모리 셀 및 감지 증폭기 (2) 가 로컬 비트 라인 (BL) 에 접속되어 메모리 어레이를 형성하기 때문에, 로컬 비트 라인 (BL) 의 배선 피치는 글로벌 비트 라인 (GBL) 의 배선 피치와 동등하거나 보다 작다.
"로컬 비트 라인을 통해, 데이터 신호인 메모리 셀 (1) 의 정보를 첫번째로 증폭하기 위한 단일-종단 감지 증폭기 (감지 증폭기 (2))" 는 계층적 비트 라인 구조에 접속된다. 감지 증폭기 (2) 는, 단일-종단 감지 증폭기인 증폭기 (Q1), 및 증폭기의 출력을 글로벌 비트 라인에 접속시키는 판독용 선택 트랜지스터 (Q3) 를 포함한다.
또한, 본 발명에 있어서, 메모리 셀의 액세스 이전에 비트 라인을 제어하기 위한 전압 (프리차지 전압) 은, DRAM 등에 사용되게 되는 비트 라인 1/2 프리차지 방식 (여기서, 메모리 셀의 액세스 이전에 비트 라인 제어 전압은 정보 1 에 대응하는 상대 전압과 정보 0 에 대응하는 상대 전압 사이에 있는 1/2 전압으로 제어됨) 을 이용하는 것보다는, 메모리 셀을 구동하기 위한 공통 내부 전압 (예를 들어, 외부 전원으로부터 스텝-다운되는 내부 전원 전압), VSS 전원, 또는 또다른 전압에 의해 제어된다. 예를 들어, 본 실시형태의 특징은, 메모리 셀 정보가 "1" 인지 또는 "0" 인지에 상관없이, 메모리 셀이 액세스된 이후에 비트 라인 전압이 VSS 의 소정의 전위 또는 내부 전원 전압으로부터 (VSS 또는 내부 전원 전압의) 하나의 방향으로 천이된다는 것이다. 반도체 디바이스의 내부 전원 및 외부 전원의 전압이 거의 1V (CMOS 형 감지 증폭기가 동작하는 동작점의 거의 한계인 전압) 로 낮아지는 반도체 디바이스에 있어서, 비트 라인의 제어 전압은, 제조 상태에서의 편차로 인해 보다 높은 속도와 안정성 및 회로 안정성의 개선된 시너지 효과를 생성하기 위해서 단일-종단 감지 증폭기를 사용하는 감지 방식과 결합한다.
비트 라인 (BL) 은 감지 증폭기를 구성하는 nMOS 트랜지스터 (Q1) 의 게이트에 접속되고, 비트 라인 (BL) 으로 판독되는 신호 전압은 감지/증폭되어, 드레인 전류로 변환된다. 프리차지 신호 (PC) 는 비트 라인 프리차지 nMOS 트랜지스터 (Q2) 의 게이트에 입력되고, PC 가 하이 상태에 있는 경우에 비트 라인 (BL) 은 접지 전위 (VSS) 로 프리차지된다.
트랜지스터가 전계 효과 트랜지스터 (FET) 인 한, 이는 충분하고, MOS (Metal Oxide Semiconductor) 이외에, 본 발명은 또한 MIS (Metal-Insulator Semiconductor) 트랜지스터 및 각종 다른 FET 에 적용될 수 있다. NMOS 트랜지스터 (N 형 채널 MOS 트랜지스터) 는 제 1 도전형 트랜지스터의 통상적인 예시이고, PMOS 트랜지스터 (P 형 채널 MOS 트랜지스터) 는 제 2 도전형 트랜지스터의 통상적인 예시이다.
감지 증폭기 판독 선택 nMOS 트랜지스터 (Q3) 의 게이트에 의해 선택 신호 (RE) 가 수신되고, 선택 신호 (RE) 가 하이인 경우, nMOS 트랜지스터 (Q3) 는 도전 상태로 되고, 감지 증폭기의 출력 노드인 nMOS 트랜지스터 (Q1) 의 드레인과 글로벌 비트 라인 (GBL) 은 선택적으로 접속된다. 감지 증폭기 기록 선택 nMOS 트랜지스터 (Q4) 의 게이트에 의해 선택 신호 (RWE) 가 수신되고, 선택 신호 (RWE) 가 하이인 경우, nMOS 트랜지스터 (Q4) 는 도전 상태로 되고, 비트 라인 (BL) 과 글로벌 비트 라인 (GBL) 은 선택적으로 접속된다.
nMOS 트랜지스터 (Q3) 와 nMOS 트랜지스터 (Q1) 가 직렬 접속되는 한, 이는 충분하고, 그 순차 관계 (sequential relation) 는 본질적으로 제한되지는 않는다. 이상적으로, 다수의 nMOS 트랜지스터 (Q3) 가 글로벌 비트 라인 (GBL) 에 접속되기 때문에, 글로벌 비트 라인 (GBL) 의 저잡음 영향이 강조되는 경우, nMOS 트랜지스터 (Q3) 는 도 1 에 도시된 바와 같이 글로벌 비트 라인 (GBL) 측에 접속되어야 한다.
복수의 비트 라인 (BL) 및 복수의 메모리 셀은 이 도면에 도시되지 않은 복수의 다른 감지 증폭기를 통해 글로벌 비트 라인 (GBL) 에 접속되고, 판독 동작 시 에, nMOS 트랜지스터 (Q3) 는, 선택된 메모리 셀이 속하는 감지 증폭기에만 글로벌 비트 라인 (GBL) 을 접속시킨다. 그 결과, nMOS 트랜지스터 (Q1) 는 비트 라인 (BL) 으로 판독되는 신호에 따라 글로벌 비트 라인 (GBL) 을 구동하고, 글로벌 감지 증폭기 (3) 는 글로벌 비트 라인 (GBL) 으로 전달되는 신호를 래치하여, 외부 회로 (도시되지 않음) 로 출력한다.
기록 동작 시에, nMOS 트랜지스터 (Q4) 는, 선택된 메모리 셀이 속하는 감지 증폭기에만 글로벌 비트 라인 (GBL) 을 접속시킨다. 글로벌 감지 증폭기 (3) 가 외부 회로 (도시되지 않음) 로부터 기록 데이터를 수신하여, 글로벌 비트 라인 (GBL) 을 구동하는 경우, nMOS 트랜지스터 (Q4) 를 통해 비트 라인 (BL) 이 구동되고, 이는 데이터가 메모리 셀에 기록되게 한다.
메모리 셀 (1) 은, 축적된 전하량만큼 데이터를 저장하기 위한 커패시터 (Cs) 및 선택 nMOS 트랜지스터 (Q5) 로 구성된다. nMOS 트랜지스터 (Q5) 의 게이트는 워드 라인 (WL) 에 접속되고, 드레인은 비트 라인 (BL) 에 접속되고, 소스는 커패시터 (Cs) 의 하나의 단자에 접속된다. 커패시터 (Cs) 의 다른 단자는 셀 플레이트 전위 (VPLT) 에 접속된다.
이 도면에 도시되지 않은 복수의 다른 메모리 셀은 비트 라인 (BL) 에 접속되고, 그 결과 본 실시형태에서의 비트 라인 (BL) 의 기생 커패시턴스 (Cb) 는 예를 들어 10 fF 이다. 특정되지는 않지만, 본 실시형태의 커패시터 (Cs) 의 커패시턴스는 20 fF 이다. 그 결과, 커패시터 (Cs) 및 비트 라인 기생 커패시턴스 (Cb) 로 구성된 시스템에서의 전하 공유에 의해 신호 전압이 비트 라인 (BL) 으 로 판독된다.
따라서, 판독 중에, nMOS 트랜지스터 (Q5) 가 턴온되며 전하 공유가 개시된지 수 ns 이후에 커패시터에서의 축적된 전하의 존재에 의해 비트 라인 (BL) 의 전위에서의 충분한 차이가 생성되기 때문에, 이 수 ns 내에 감지 주기를 설정함으로써 일 마진을 갖는 nMOS 트랜지스터 (Q1) 에 의해 감지 증폭 동작이 실행될 수 있다. 비트 라인 (BL) 에 접속된 메모리 셀의 개수는, 전하 공유에 의해 필요한 신호 전압이 획득되도록 전술한 동작 원리에 따라 설정될 수도 있다.
글로벌 비트 라인 프리차지 pMOS 트랜지스터 (Q6) 는 그 게이트에서 프리차지 신호 (PC) 의 반전 신호 (/PC) 를 수신하고, /PC 가 로우 상태에 있는 경우에, 글로벌 비트 라인 (GBL) 은 전원 전위 (VDD) 로 프리차지된다. 글로벌 비트 라인의 기생 커패시턴스는 Cgb 로 표시되어 있다.
<글로벌 감지 증폭기의 구조>
도 3 은 도 2 에 도시된 글로벌 감지 증폭기의 특정 회로를 도시한 도면이다.
글로벌 감지 증폭기 (3) 에서의 판독 중에, LTC 는 하이로 변경되고, nMOS 트랜지스터 (Q7) 는 턴온 (도전) 되고, 글로벌 비트 라인 (GBL) 으로 판독되는 신호 전압은, 인버터 (INV1 및 INV2) 로 구성되는 글로벌 비트 라인 전압 결정 래치에 의해 하이 또는 로우로 결정된다.
메모리 셀 데이터의 판독 중에 사용된 nMOS 트랜지스터 (Q7), 및 외부 (외부 반도체 디바이스) 로부터 메모리 셀로의 기록 중에 기록 데이터를 입력하기 위한 nMOS 트랜지스터 (Q11) 는, 글로벌 비트 라인 전압 결정 래치의 입력측에 접속된다.
판독 중에 사용된 nMOS 트랜지스터 (Q8) 및 기록 중에 글로벌 비트 라인에 기록 데이터를 접속시키기 위한 nMOS 트랜지스터 (Q10) 는 글로벌 비트 라인 전압 결정 래치의 출력측에 접속된다. 또한, nMOS 트랜지스터 (Q10) 는, 판독 중에 메모리 셀로 글로벌 비트 라인 전압 결정 래치의 데이터 (메모리 셀로부터 판독된 데이터) 를 기록하기 위한 재기록 동작 시에도 사용된다.
글로벌 비트 라인 (GBL) 의 논리값의 역인 전압이 글로벌 비트 라인 전압 결정 래치의 출력 (RD) 에서 획득되고, 글로벌 감지 증폭기 선택 신호 (YS) 가 하이인 경우, 그 전압은, nMOS 트랜지스터 (Q8) 및 nMOS 트랜지스터 (Q9) 의 직렬 회로로 구성되는 판독 회로를 통해 판독 신호 라인 (/RDL) 으로 출력된다.
RD 의 전압이 확립된 이후에, LTC 가 로우로 변경되며 RES 가 하이로 변경되는 경우, nMOS 트랜지스터 (Q7) 는 턴오프 (비도전) 되고, nMOS 트랜지스터 (Q10) 는 턴온 (도전) 되고, INV1 은 RD 의 데이터로 글로벌 비트 라인 (GBL) 을 구동하고, 그에 따라 전술한 nMOS 트랜지스터 (Q4) 를 통한 재기록 데이터에 의해 비트 라인이 구동되고, 메모리 셀의 축적된 전하가 재기록된다.
기록 중에, LTC 는 로우로 변경되고, RES 는 하이로 변경되고, 기록 신호 (WE) 는 하이로 변경되고, nMOS 트랜지스터 (Q7) 는 턴오프되고, nMOS 트랜지스터 (Q10) 는 턴온되고, nMOS 트랜지스터 (Q11) 는 턴온된다. 이 배열에 있어서, 글로벌 감지 증폭기 선택 신호 (YS) 가 하이인 경우, nMOS 트랜지스터 (Q12) 는 턴온되고, nMOS 트랜지스터 (Q12), nMOS 트랜지스터 (Q11), INV1, 및 nMOS 트랜지스터 (Q10) 의 경로를 통한 기록 신호 라인 (/WDL) 의 데이터에 의해 글로벌 비트 라인 (GBL) 이 구동되고, 전술한 nMOS 트랜지스터 (Q4) 를 통한 기록 데이터에 의해 비트 라인이 구동되고, 축적된 전하가 메모리 셀에 기록된다.
<RE 신호에 대한 레플리카 지연 회로의 구조>
도 4 는 도 1 에서의 일 실시형태로서 RE 신호를 발생시키기 위한 레플리카 지연 회로를 도시한 도면이다.
프리차지 중에, 이 회로에서 PC 는 하이이고, FX 는 로우이다. 그러므로, RE 는 로우이고, 비트 라인 레플리카 커패시턴스 (Cbr) 는 접지 전압으로 방전되고, 글로벌 비트 라인 레플리카 커패시턴스 (Cgbr) 는 VDD 로 충전된다.
판독 중에, PC 는 로우로 변경되고, 그 다음에 FX 가 하이로 변경되고, 그 결과 RE 는 즉시 하이로 변경된다. 레플리카가 이 경로에 포함되지 않기 때문에, PVT 보상에 대한 대상이 존재하지 않지만, 본 실시형태의 감지 증폭기의 동작시 이것에 의한 문제점은 나타나지 않는다.
FX 가 하이로 변경되는 경우, 감지 증폭기 nMOS 트랜지스터의 레플리카 (Q3r) 는 턴온되고, 메모리 셀 선택 nMOS 트랜지스터의 레플리카 (Q5r) 는 턴온되고, 비트 라인 레플리카 커패시턴스 (Cbr) 는 전원 (VBL) 에 의해 충전된다. 여기서, VBL 은 임의의 양의 전압으로 설정되어, 레플리카 지연 회로의 특성을 최 적화할 수 있다.
비트 라인 레플리카 커패시턴스 (Cbr) 가 전원 (VBL) 에 의해 충전되는 경우, 감지 증폭기 nMOS 트랜지스터 레플리카 (Q1r) 는 턴온되고, 글로벌 비트 라인 레플리카 커패시턴스 (Cgbr) 는 접지 전위로 방전된다. 이 프로세스에 있어서, 입력 전압이 "로우" 라고 글로벌 비트 라인 전압 결정 래치의 레플리카가 결정하는 경우, 그 출력은 반전되고, RE 는 로우로 변경된다.
RE 가 로우로 변경되는 경로가 메모리 셀 선택 nMOS 트랜지스터 레플리카 (Q5r), 감지 증폭기 nMOS 트랜지스터 레플리카 (Q1r 및 Q3r), 글로벌 비트 라인 전압 결정 래치의 레플리카, 비트 라인 레플리카 커패시턴스 (Cbr), 및 글로벌 비트 라인 레플리카 커패시턴스 (Cgbr) 를 포함하기 때문에, RE 가 로우로 변경되는 타이밍은, 메모리 셀 및 감지 증폭기 시스템의 동작 타이밍의 PVT 편차 종속성을 반영하고, 동일한 방식으로 변한다.
<PVT 편차가 존재하지 않는 경우에, RE 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 5 는 판독 중의 PVT 보상 감지 증폭기의 동작 파형을 도시한 도면이다.
수평축은 시간을 나타내고, 수직축은 전압을 나타낸다. 도 5a 는 메모리 셀로부터 하이 ["H"] 데이터가 판독되는 경우를 나타내고, 도 5b 는 로우 ["L"] 데이터가 판독되는 경우를 나타낸다.
먼저, 하이 데이터가 판독되는 경우에, 프리차지 해제 주기 동안에 PC 는 로 우이고, /PC 는 하이이고, nMOS 트랜지스터 (Q2) 및 pMOS 트랜지스터 (Q6) 각각은 턴오프되고, 비트 라인 (BL) 은 0V 에서 플로팅하는 상태로 유지되고, 글로벌 비트 라인 (GBL) 은 VDD 로 프리차지된 상태로 유지된다.
그런 다음, 셀 선택 주기가 발생하는 경우, FX 는 하이로 변경되고, WL 및 RE 가 하이로 변경된 경우, 메모리 셀 (1) 로부터 비트 라인으로 "하이" 신호 전압이 판독되고, 감지 주기가 시작된다. 감지 주기에 있어서, 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 상한보다 높기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 많고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 급속도로 쇠퇴한다 (withdraw). 그러므로, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로부터 접지 전위로 급속도로 방전된다.
이러한 전위에서의 변화는 글로벌 비트 라인 전압 결정 래치 회로에 의해 로우로 결정되고, 반전되며, RD 는 하이로 변경된다. 이 감지 주기는, RE 가 로우로 변경되는 것 및 비트 라인 (BL) 과 글로벌 비트 라인 (GBL) 이 접속해제되는 것에 의해 종료된다. nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포는, 제조 시의 치수 편차, 게이트 절연막 두께의 편차, 및 채널 불순물 분포의 변동과 같은 인자로 인한 문턱 전압의 편차의 범위를 나타낸다.
로우 데이터를 판독하는 경우에, 프리차지 해제 주기에서 먼저 PC 가 로우이고, /PC 는 하이이고, nMOS 트랜지스터 (Q2) 및 pMOS 트랜지스터 (Q6) 각각은 턴오프되고, 비트 라인 (BL) 은 0V 에서 플로팅하는 상태로 유지되고, 글로벌 비트 라 인 (GBL) 은 VDD 로 프리차지된 상태로 유지된다.
그 다음에, 셀 선택 주기가 발생하는 경우, FX 는 하이로 변경되고, WL 및 RE 가 하이로 변경된 경우, 메모리 셀 (1) 로부터 비트 라인으로 "로우" 신호 전압이 판독되고, 감지 주기가 시작된다. 감지 주기 동안에, 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 하한보다 낮기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 흐르지 않고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하의 쇠퇴는 존재하지 않고, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로 유지된다. 그 결과, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "하이" 의 결정이 이루어지고, 반전된 데이터의 RD 가 로우로 유지된다. 이 감지 주기는, RE 가 로우로 변경되는 것 및 비트 라인 (BL) 과 글로벌 비트 라인 (GBL) 이 접속해제되는 것에 의해 종료된다.
<PVT 편차가 존재하는 경우에, RE 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 6 은 판독 중에 도 5 에 도시된 PVT 보상 감지 증폭기의 동작 파형에서 PVT 편차에 의해 nMOS 트랜지스터 (Q1) 의 Vt 분포가 시프트되는 경우의 동작을 도시한 도면이다. 도 6a 는 Vt 가 하이 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 메모리 셀로부터 하이 ["H"] 데이터를 판독하는 경우를 나타낸다. 도 6b 는 Vt 가 로우 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 로우 ["L"] 데이터를 판독하는 경우를 나타낸다. 기본적인 동작이 도 5 에서와 동일하기 때문에, 도 5 의 경우와 상이한 부분만 설명된다.
nMOS 트랜지스터 (Q1) 의 Vt 가 하이 방향으로 시프트되고, 하이 데이터가 판독되는 경우, 감지 주기에서 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 상한보다 낮기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 감소하고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 저속으로 쇠퇴한다. 그 결과, 글로벌 비트 라인 (GBL) 의 전위가 VDD 로부터 접지 전위로 방전되는 속도도 낮기 때문에, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "로우" 의 결정이 이루어지는 타이밍도 지연된다. 이 때, RE 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 지연되기 때문에, 글로벌 비트 라인 전압 결정 래치 회로가 "로우" 의 판정을 수행한 이후에 RE 가 로우로 변경된다. 따라서, 하이 판독이 올바르게 결정된다.
nMOS 트랜지스터 (Q1) 의 Vt 가 로우 방향으로 시프트되고, 로우 데이터가 판독되는 경우, 감지 주기에서 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 하한보다 높기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 특정 정도로 흐르고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 쇠퇴한다. 그 결과, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로부터 접지 전위로 방전되고, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "하이" 의 결정이 이루어지는 주기가 단축된다. 이 때, RE 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 조기에 이루어지기 때문에, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "로우" 의 오류성 판정이 이루어지기 이전 에 RE 가 로우로 변경되고, 로우 판독이 올바르게 결정된다.
<LTC 신호 레플리카 지연 회로의 구조>
도 7 은 도 1 에서의 LTC 신호를 발생시키기 위한 레플리카 지연 회로를 도시한 도면이다.
프리차지 시에, 이 회로는, PC 가 하이이고, FX 가 로우이고, LTC 가 하이이고, 비트 라인 레플리카 커패시턴스 (Cbr) 가 접지 전위로 방전되고, 글로벌 비트 라인 레플리카 커패시턴스 (Cgbr) 가 VDD 로 충전되는 상태에 있다.
판독 중에, PC 는 로우로 변경되고, 그 다음에 FX 가 하이로 변경되고, 그 결과 감지 증폭기 nMOS 트랜지스터 레플리카 (Q3r) 가 턴온되고, 메모리 셀 선택 nMOS 트랜지스터 레플리카 (Q5r) 가 턴온되고, 비트 라인 레플리카 커패시턴스 (Cbr) 가 전원 (VBL) 에 의해 충전된다. 여기서, VBL 은 임의의 양의 전압으로 설정되어, 레플리카 지연 회로의 특성을 최적화할 수 있다.
비트 라인 레플리카 커패시턴스 (Cbr) 가 전원 (VBL) 에 의해 충전되는 경우, 감지 증폭기 nMOS 트랜지스터 레플리카 (Q1r) 는 턴온되고, 글로벌 비트 라인 레플리카 커패시턴스 (Cgbr) 는 접지 전위로 방전된다. 이 프로세스에 있어서, 입력 전압이 "로우" 라고 글로벌 비트 라인 전압 결정 래치의 레플리카가 결정하는 경우, 그 출력은 반전되고, LTC 는 로우로 변경된다. LTC 가 로우로 변경되는 경로가 메모리 셀 선택 nMOS 트랜지스터 레플리카 (Q5r), 감지 증폭기 nMOS 트랜지스터 레플리카 (Q1r 및 Q3r), 글로벌 비트 라인 전압 결정 래치의 레플리카, 비트 라인 레플리카 커패시턴스 (Cbr), 및 글로벌 비트 라인 레플리카 커패시턴스 (Cgbr) 를 포함하기 때문에, LTC 가 로우로 변경되는 타이밍은, 메모리 셀 (1) 및 감지 증폭기 시스템의 동작 타이밍의 PVT 편차 종속성을 반영하고, 동일한 방식으로 변한다.
<PVT 편차가 존재하지 않는 경우에, LTC 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 8 은 판독 중의 PVT 보상 감지 증폭기의 동작 파형을 도시한 도면이다.
수평축은 시간을 나타내고, 수직축은 전압을 나타낸다. 도 8a 는 메모리 셀로부터 하이 ["H"] 데이터가 판독되는 경우를 나타내고, 도 8b 는 로우 ["L"] 데이터가 판독되는 경우를 나타낸다. RE 강하 타이밍 및 LTC 의 존재를 제외하고는, 도 8 의 기본적인 동작은 도 5 에서와 동일하고, 이미 설명된 부분은 다시 설명되지 않는다.
하이 데이터를 판독하는 경우에, LTC 가 로우로 변경되는 것 및 글로벌 비트 라인 (GBL) 과 글로벌 비트 라인 전압 결정 래치 회로가 접속해제되는 것에 의해 감지 주기가 종료된다. 로우 데이터를 판독하는 경우에도 동일한 바가 적용되고, LTC 가 로우로 변경되는 것 및 글로벌 비트 라인 (GBL) 과 글로벌 비트 라인 전압 결정 래치 회로가 접속해제되는 것에 의해 감지 주기가 종료된다.
<PVT 편차가 존재하는 경우에, LTC 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 9 는 판독 중에 PVT 보상 감지 증폭기의 동작 파형에서 PVT 편차에 의해 nMOS 트랜지스터 (Q1) 의 Vt 분포가 시프트되는 경우의 동작을 도시한 도면이다.
도 9a 는 Vt 가 하이 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 메모리 셀 (1) 로부터 하이 ["H"] 데이터를 판독하는 경우를 나타낸다. 도 9b 는 Vt 가 로우 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 로우 ["L"] 데이터를 판독하는 경우를 나타낸다. 기본적인 동작이 도 8 에서와 동일하기 때문에, 도 8 의 경우와 상이한 부분만 설명된다.
nMOS 트랜지스터 (Q1) 의 Vt 가 하이 방향으로 시프트되고, 하이 데이터가 판독되는 경우, LTC 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 지연되기 때문에, 글로벌 비트 라인 전압 결정 래치 회로가 "로우" 의 판정을 수행한 이후에 LTC 가 로우로 변경되고, 하이 판독이 올바르게 결정된다. nMOS 트랜지스터 (Q1) 의 Vt 가 로우 방향으로 시프트되고, 로우 데이터가 판독되는 경우, LTC 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 조기에 이루어지기 때문에, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "로우" 의 오류성 판정이 이루어지기 이전에 LTC 가 로우로 변경되고, 로우 판독이 올바르게 결정된다.
전술한 설명은, PVT 편차를 보상하기 위한 RE 신호에 대한 레플리카 지연 회로, LTC 신호에 대한 레플리카 지연 회로의 구조 및 동작에 관한 것이지만, 이들 회로는 반드시 함께 동작할 필요는 없고, PVT 편차는 이들 회로 중 단 하나의 회로 만 동작시킴으로써 충분히 보상될 수 있다.
따라서, 본 실시형태에 따르면, PVT 편차에 대한 종속성을 수반하는 감지 증폭용 MOS 트랜지스터의 전기적 특성에서의 변화가 보상된다. 그러므로, 감지 증폭기의 동작 마진이 개선되고, 메모리 감지 동작이 안정화된다. MOS 트랜지스터 이외에, 글로벌 감지 증폭기에서 글로벌 비트 라인 전압을 결정하기 위한 래치 또는 메모리 셀 선택을 위한 MOS 트랜지스터의 PVT 편차 종속성이 모니터링되고, 그 종속성으로 인한 편차가 보상된다. 그러므로, 전술한 효과는 더욱 더 두드러지게 증명될 수 있다.
<변형예 1>
도 2 에 도시된 커패시터형 메모리 셀이 본 변형예에서 저항-변화 메모리 셀로 대용되고, 도 10 은 본 변형예에 따른 저항-변화 메모리 셀 어레이 및 감지 증폭기의 특정 회로를 도시한 도면이다. 메모리 셀의 구조를 제외하고는, 이들 회로가 도 2 에서와 동일하므로, 상이한 부분만 설명된다.
도 10 에 도시된 바와 같이, 메모리 셀 (4) 은, 저항값의 크기에 기초하여 데이터를 저장하기 위한 저항기 소자 (Rs) 및 선택 nMOS 트랜지스터 (Q5) 로 구성된다. nMOS 트랜지스터 (Q5) 의 게이트는 워드 라인 (WL) 에 접속되고, 드레인은 비트 라인 (BL) 에 접속되고, 소스는 저항기 소자 (Rs) 의 하나의 단자에 접속된다. 저항기 소자 (Rs) 의 다른 단자는 전원 전위 (VDD) 에 접속된다.
이 도면에 도시되지 않은 복수의 다른 메모리 셀은 비트 라인 (BL) 에 접속 되고, 그 결과 본 실시형태에서의 비트 라인 (BL) 의 기생 커패시턴스 (Cb) 는 예를 들어 10 fF 이다. 특히 제한되지는 않지만, 본 실시형태의 저항기 소자 (Rs) 에서의 고저항 상태의 저항 분포의 하한 (Rs[H]min) 은 100㏁ 이고, 저저항 상태의 저항 분포의 상한 (Rs[L]max) 은 100㏀ 이다. 그 결과, 저항기 소자 (Rs) 및 비트 라인 기생 커패시턴스 (Cb) 로 구성된 시스템의 시상수 τ 은, 저항기 소자가 고저항 상태에 있는 경우에는 1 ㎲ 이상이고, 저항기 소자가 저저항 상태에 있는 경우에는 1 ㎱ 이하이다.
따라서, 판독 중에, nMOS 트랜지스터 (Q5) 가 턴온되며 비트 라인 (BL) 이 충/방전을 시작한지 수 ns 이후에 저항기 소자의 저항값의 크기에 의해 비트 라인 (BL) 의 전위에서의 충분한 차이가 생성되기 때문에, 이 수 ns 내에 감지 주기를 설정함으로써 일 마진을 갖는 nMOS 트랜지스터 (Q1) 에 의해 감지 증폭 동작이 실행될 수 있다. 비트 라인 (BL) 에 접속된 메모리 셀의 개수는, 감지 주기의 계획된 지속기간 및 메모리 셀의 저항값에 따라 컴퓨팅된 기생 커패시턴스가 획득되도록 전술한 동작 원리에 따라 다양한 개수로 설정될 수도 있다.
<PVT 편차가 존재하지 않으며 저항-변화 메모리 셀이 사용되는 경우에, RE 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 11 은 RE 신호에 대한 레플리카 지연 회로가 장착되는 감지 증폭기에서의 판독 중의 동작 파형을 도시한 도면이다. 수평축은 시간을 나타내고, 수직축은 전압을 나타낸다. 도 11a 는 메모리 셀의 저저항 상태를 판독하는 경우를 나타 내고, 도 11b 는 고저항 상태를 판독하는 경우를 나타낸다. 비트 라인 (BL) 으로 판독된 신호 전압의 파형을 제외하고는, 도 11 에서의 동작은 도 5 에서와 동일하고, 이미 설명된 동작은 다시 설명되지 않는다.
저저항 상태를 판독하는 경우에, 감지 주기에서 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 상환을 초과하여 증가하기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 많고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 급속도로 쇠퇴한다. 그러므로, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로부터 접지 전위로 급속도로 방전된다.
고저항 상태를 판독하는 경우에, 감지 주기에서 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 하한보다 낮게 유지되기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 흐르지 않고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 쇠퇴하지 않는다. 그러므로, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로 유지된다.
<PVT 편차가 존재하며 저항-변화 메모리 셀이 사용되는 경우에, RE 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 12 는 도 11 에 도시된 PVT 보상 감지 증폭기에서의 판독 중의 동작 파형에서 PVT 편차에 의해 nMOS 트랜지스터 (Q1) 의 Vt 분포가 시프트되는 경우의 동작을 도시한 도면이다. 도 12a 는 Vt 가 하이 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 메모리 셀 (4) 의 저저항 상태 데이터를 판독하는 경우를 나타낸다. 도 12b 는 Vt 가 로우 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 고저항 상태 데이터를 판독하는 경우를 나타낸다. 기본적인 동작이 도 11 에서와 동일하기 때문에, 상이한 부분만 설명된다.
nMOS 트랜지스터 (Q1) 의 Vt 가 하이 방향으로 시프트되고, 저저항 상태 데이터가 판독되는 경우, 감지 주기에서 비트 라인의 전위는 나중에 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 상한을 초과한다. 그러므로, nMOS 트랜지스터 (Q1) 의 드레인 전류는 감소하고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하의 쇠퇴 속도는 감소된다. 그 결과, 글로벌 비트 라인 (GBL) 의 전위가 VDD 로부터 접지 전위로 방전되는 속도도 낮기 때문에, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "로우" 의 결정이 이루어지는 타이밍도 지연된다. 이 때, RE 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 지연되기 때문에, 글로벌 비트 라인 전압 결정 래치 회로가 "로우" 의 판정을 수행한 이후에 RE 가 로우로 변경된다. 따라서, 저저항 상태의 판독이 올바르게 결정된다.
nMOS 트랜지스터 (Q1) 의 Vt 가 로우 방향으로 시프트되고, 고저항 상태 데이터가 판독되는 경우, 감지 주기에서 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 하한보다 높기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 특정 정도로 흐르고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 쇠퇴한다. 그 결과, 글로벌 비트 라인 (GBL) 의 전위가 VDD 로부터 접지 전위로 방전되고, 글로벌 비트 라인 전압 결정 래치 회 로에 의해 "하이" 의 결정이 이루어지는 주기가 단축된다. 이 때, RE 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 조기에 이루어지기 때문에, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "로우" 의 오류성 판정이 이루어지기 이전에 RE 가 로우로 변경되고, 고저항 상태의 판독이 올바르게 결정된다.
<PVT 편차가 존재하지 않으며 저항-변화 메모리 셀이 사용되는 경우에, LTC 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 13 은 저항-변화 메모리 셀의 경우에 LTC 신호에 대한 레플리카 지연 회로가 장착되는 감지 증폭기에서의 판독 중의 동작 파형을 도시한 도면이다. 수평축은 시간을 나타내고, 수직축은 전압을 나타낸다. 도 13a 는 메모리 셀의 저저항 상태를 판독하는 경우를 나타내고, 도 13b 는 고저항 상태를 판독하는 경우를 나타낸다. 비트 라인 (BL) 으로 판독된 신호 전압의 파형을 제외하고는, 도 13 에서의 동작은 도 8 에서와 동일하고, 이미 설명된 동작은 다시 설명되지 않는다.
저저항 상태를 판독하는 경우에, 감지 주기에서 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 상환을 초과하여 증가하기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 많고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 급속도로 쇠퇴한다. 그러므로, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로부터 접지 전위로 급속도로 방전된다.
고저항 상태를 판독하는 경우에, 감지 주기에서 비트 라인의 전위가 nMOS 트랜지스터 (Q1) 의 문턱 전압 (Vt) 의 분포의 하한보다 낮게 유지되기 때문에, nMOS 트랜지스터 (Q1) 의 드레인 전류는 흐르지 않고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 (Cgb) 에 의해 충전되는 전하는 쇠퇴하지 않는다. 그러므로, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로 유지된다.
<PVT 편차가 존재하며 저항-변화 메모리 셀이 사용되는 경우에, LTC 신호에 대한 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형>
도 14 는 도 13 에 도시된 PVT 보상 감지 증폭기에서의 판독 중의 동작 파형에서 PVT 편차에 의해 nMOS 트랜지스터 (Q1) 의 Vt 분포가 시프트되는 경우의 동작을 도시한 도면이다. 도 14a 는 Vt 가 하이 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 메모리 셀의 저저항 상태 데이터를 판독하는 경우를 나타낸다. 도 14b 는 Vt 가 로우 방향으로 시프트되는 경우에 최악의 감지 타이밍 마진에서 고저항 상태 데이터를 판독하는 경우를 나타낸다. 기본적인 동작이 도 13 에서와 동일하기 때문에, 상이한 부분만 설명된다.
nMOS 트랜지스터 (Q1) 의 Vt 가 하이 방향으로 시프트되고, 저저항 상태 데이터가 판독되는 경우, LTC 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 지연되기 때문에, 글로벌 비트 라인 전압 결정 래치 회로가 "로우" 의 판정을 수행한 이후에 LTC 가 로우로 변경되고, 저저항 상태의 판독이 올바르게 결정된다. nMOS 트랜지스터 (Q1) 의 Vt 가 로우 방향으로 시프트되고, 고저항 상 태 데이터가 판독되는 경우, LTC 가 로우로 변경되는 타이밍이 레플리카 지연 회로에 의해 적절하게 조기에 이루어지기 때문에, 글로벌 비트 라인 전압 결정 래치 회로에 의해 "로우" 의 오류성 판정이 이루어지기 이전에 LTC 가 로우로 변경되고, 고저항 상태의 판독이 올바르게 결정된다.
전술한 바와 같이, 저항-변화 메모리 셀은 저저항 상태에서도 수백 ㏀ 의 고저항을 가지므로, 판독 전압의 진폭은 비트 라인 커패시턴스 등의 영향에 의해 감소된다. PVT 편차가 존재하는 경우, 감지 증폭기의 동작 마진은 더 감소된다. 그러나, 본 변형예를 통해, 글로벌 감지 증폭기에서 글로벌 비트 라인 전압을 결정하기 위한 래치 또는 메모리 셀 선택을 위한 MOS 트랜지스터의 PVT 편차 종속성이 모니터링되고, 그 종속성으로 인한 편차가 보상된다. 그러므로, 메모리 셀이 저항-변화 메모리 셀인 경우에도, 감지 증폭기의 동작 마진의 감소가 방지될 수 있다.
<변형예 2>
도 15 는 본 발명에서 감지 증폭기 회로 (2) 및 메모리 셀로서 저항-변화 메모리 셀의 변형예를 포함하는 메모리 셀 (5) 을 도시한 도면이다. 기본적인 구조가 도 10 에서와 동일하기 때문에, 메모리 셀 부분만 설명되고, 동일한 부분은 설명되지 않는다.
메모리 셀 (5) 은, 저항값의 크기만큼 데이터를 저장하기 위한 저항기 소자 (Rs) 및 선택 nMOS 트랜지스터 (Q5) 로 구성된다. nMOS 트랜지스터 (Q5) 의 게 이트는 워드 라인 (WL) 에 접속되고, 드레인은 저항기 소자 (Rs) 의 하나의 단자에 접속되고, 소스는 전원 전위 (VDD) 에 접속된다. 저항기 소자 (Rs) 의 다른 단자는 비트 라인 (BL) 에 접속된다.
<변형예 3>
도 16 은 본 발명에서 감지 증폭기 (2) 의 회로 및 메모리 셀로서 저항-변화 메모리 셀의 변형예를 포함하는 메모리 셀 (6) 을 도시한 도면이다. 기본적인 구조가 도 10 에서와 동일하기 때문에, 메모리 셀 부분만 설명되고, 동일한 부분은 설명되지 않는다.
메모리 셀 선택을 위한 nMOS 트랜지스터 (Q5) 는 플로팅-바디 (floating-body) 구조를 갖고, nMOS 트랜지스터 (Q5) 의 게이트는 워드 라인 (WL) 에 접속되고, 소스는 전원 전위 (VDD) 에 접속되고, 드레인은 비트 라인 (BL) 에 접속된다. 정공이 플로팅 바디에 축적되는 상태에 있어서, nMOS 트랜지스터 (Q5) 의 문턱 전압 (Vt) 은 감소하고, "온" 저항도 감소한다. 이 때, "온" 전류의 하한 (i(H)min) 은 예를 들어 10 ㎂ 이다. 정공이 nMOS 트랜지스터 (Q5) 의 플로팅 바디에 축적되지 않는 경우, nMOS 트랜지스터 (Q5) 의 문턱 전압 (Vt) 은 증가하고, "온" 저항도 증가한다. 이 때, "온" 전류의 상한 (i(L)max) 은 예를 들어 10 ㎁ 이다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b 에 도시된 메모리 셀의 동작시 저항기 소자를 통해 흐르는 전류가 전술한 변형예에서의 nMOS 트랜지스터 (Q5) 의 "온" 전류와 실질적으로 동등하기 때문에, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b 에 도시된 바와 실질적으로 동일한 제어 방법을 이용함으로써 이 변형예의 메모리 셀을 사용한 동작이 가능하다.
본 변형예에서와 같이 플로팅-바디 MOS 트랜지스터로 메모리 셀이 구성되는 경우, MOS 트랜지스터의 문턱 전압 (Vt) 은 플로팅 바디에서의 정공의 축적 상태에 따라 변한다. 따라서, 감지 증폭기의 동작 마진은 MOS 트랜지스터의 PVT 편차에 의해 감소된다. 그러나, 메모리 셀 선택 MOS 트랜지스터의 PVT 편차 종속성이 모니터링되고, 본 변형예에서 종속성으로 인한 편차도 보상되기 때문에, 플로팅-바디 MOS 트랜지스터로 메모리 셀이 구성되는 경우에도, 감지 증폭기의 동작 마진의 감소가 방지될 수 있다.
<변형예 4>
도 17 은 본 발명에서 메모리 셀로서 저항-변화 메모리 셀의 변형예를 포함하는 메모리 셀 및 감지 증폭기의 회로를 도시한 도면이다. 기본적인 구조가 도 10 에서와 동일하기 때문에, 메모리 셀 부분만 설명되고, 동일한 부분은 설명되지 않는다.
메모리 셀 (7) 은, 게이트 절연막에 전하 트랩 영역이 제공되는 nMOS 트랜지스터 (Q5) 로 구성되고, nMOS 트랜지스터 (Q5) 의 전하 트랩 영역에 전자가 축적되는 상태, 및 nMOS 트랜지스터 (Q5) 의 전하 트랩 영역에 전하가 축적되지 않는 상태에 따라, 정보가 저장된다. nMOS 트랜지스터 (Q5) 의 게이트는 워드 라인 (WL) 에 접속되고, 소스는 전원 전위 (VDD) 에 접속되고, 드레인은 비트 라인 (BL) 에 접속된다.
nMOS 트랜지스터 (Q5) 의 전하 트랩 영역에 전자가 축적되지 않는 상태에 있어서, nMOS 트랜지스터 (Q5) 의 문턱 전압 (Vt) 은 감소하고, "온" 저항도 감소한다. 이 때, "온" 전류의 하한 (i(H)min) 은 예를 들어 10 ㎂ 이다. nMOS 트랜지스터 (Q5) 의 전하 트랩 영역에 전자가 축적되는 경우, nMOS 트랜지스터 (Q5) 의 문턱 전압 (Vt) 은 증가하고, "온" 저항도 증가한다. 이 때, "온" 전류의 상한 (i(L)max) 은 예를 들어 10 ㎁ 이다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b 에 도시된 메모리 셀의 동작시 저항기 소자를 통해 흐르는 전류가 전술한 변형예에서의 nMOS 트랜지스터 (Q5) 의 "온" 전류와 실질적으로 동등하기 때문에, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b 에 도시된 바와 실질적으로 동일한 제어 방법을 이용함으로써 이 변형예의 메모리 셀을 사용한 동작이 가능하다.
본 변형예에서와 같이 게이트 절연막에 전하 트랩 영역이 제공되는 MOS 트랜지스터로 메모리 셀이 구성되는 경우, MOS 트랜지스터의 문턱 전압 (Vt) 은 전하 트랩 영역에서의 전자의 축적 상태에 따라 변경된다. 따라서, 감지 증폭기의 동작 마진은 MOS 트랜지스터의 PVT 편차에 의해 감소된다. 그러나, 메모리 셀 선택 MOS 트랜지스터의 PVT 편차 종속성이 모니터링되고, 본 변형예에서 종속성으로 인한 편차도 보상되기 때문에, 게이트 절연막에 전하 트랩 영역이 제공되는 MOS 트랜지스터로 메모리 셀이 구성되는 경우에도, 감지 증폭기의 동작 마진의 감소가 방지될 수 있다.
<변형예 5>
도 18 은 본 발명에서 메모리 셀로서 저항-변화 메모리 셀의 변형예를 포함하는 메모리 셀 (8) 및 감지 증폭기 (2) 의 회로를 도시한 도면이다. 기본적인 구조가 도 10 에서와 동일하기 때문에, 메모리 셀 부분만 설명되고, 동일한 부분은 설명되지 않는다.
메모리 셀 (8) 은, 게이트 절연막에 강유전체가 사용되는 구조를 갖는 nMOS 트랜지스터 (Q5) 로 구성되고, 강유전체막의 분극 방향에 따라 정보가 저장된다. nMOS 트랜지스터 (Q5) 의 게이트는 워드 라인 (WL) 에 접속되고, 소스는 전원 전위 (VDD) 에 접속되고, 드레인은 비트 라인 (BL) 에 접속된다.
nMOS 트랜지스터 (Q5) 의 강유전체막의 분극 방향이, 채널측이 포지티브인 상태에 있는 경우에는, nMOS 트랜지스터 (Q5) 의 문턱 전압 (Vt) 은 감소하고, "온" 저항도 감소한다. 이 때, "온" 전류의 하한 (i(H)min) 은 예를 들어 10 ㎂ 이다. nMOS 트랜지스터 (Q5) 의 강유전체막의 분극 방향이, 채널측이 네거티브인 상태에 있는 경우에는, nMOS 트랜지스터 (Q5) 의 문턱 전압 (Vt) 은 증가하고, "온" 저항도 증가한다. 이 때, "온" 전류의 상한 (i(L)max) 은 예를 들어 10 ㎁ 이다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b 에 도시된 메모리 셀의 동작시 저항기 소자를 통해 흐르는 전류가 전술한 변형예에서의 nMOS 트랜지스터 (Q5) 의 "온" 전류와 실질적으로 동등하기 때문에, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b 에 도시된 바와 실질적으로 동일한 제어 방법을 이용함으로써 이 변형예의 메모리 셀 (8) 을 사용한 동작이 가능하다.
본 변형예에서와 같이 게이트 절연막에 강유전체가 사용되는 MOS 트랜지스터로 메모리 셀이 구성되는 경우, 채널측이 포지티브이도록 또는 채널측이 네거티브이도록 강유전체막의 분극 방향이 이루어지는지 여부에 따라, MOS 트랜지스터의 "온" 저항이 변한다. 따라서, 감지 증폭기의 동작 마진은 MOS 트랜지스터의 PVT 편차에 의해 감소된다. 그러나, 메모리 셀 선택 MOS 트랜지스터의 PVT 편차 종속성이 모니터링되고, 본 변형예에서 종속성으로 인한 편차도 보상되기 때문에, 게이트 절연막에 강유전체가 사용되는 MOS 트랜지스터로 메모리 셀이 구성되는 경우에도, 감지 증폭기의 동작 마진의 감소가 방지될 수 있다.
본 실시형태에 따른 감지 회로는, 전술한 바와 같이 제조 프로세스, 전원 전압, 접합 온도, 및 편차를 야기하는 다른 인자를 보상한다. 그에 따라, 감지 회로의 동작 마진이 개선되고, 메모리의 감지 동작이 안정화되기 때문에, 감지 회로는 또한 고정밀한 데이터 처리 시스템 등에 사용될 수 있다.
첨부 도면을 참조하여 본 발명의 실시형태가 상세하게 전술되었지만, 본 발명의 특정 구성은 이들 실시형태에 의해 제한되지는 않고, 본 발명은 또한 본 발명의 의도된 범위를 벗어나지 않는 범위에서의 설계 등을 포함한다.
예를 들어, MOS 트랜지스터의 극성은 본 실시형태에서 전술한 바와 같이 구성되었지만, MOS 트랜지스터의 극성 모두가 반전되는 회로를 형성하는 것도 가능하 다. 이 경우, 전원 전위와 접지의 관계는 반전되고, 제어 신호의 극성도 반전된다.
도 1 은 본 실시형태에 따른 메모리 감지 시스템의 전체 회로 구조를 도시한 도면.
도 2 는 본 실시형태에 따른 DRAM 메모리 셀 및 감지 증폭기의 구조를 도시한 도면.
도 3 은 본 실시형태에 따른 글로벌 감지 증폭기의 회로 구조를 도시한 도면.
도 4 는 본 실시형태에 따른 RE 신호에 대한 레플리카 지연 회로의 구조를 도시한 도면.
도 5 는 PVT 편차가 존재하지 않는 경우에 RE 신호 레플리카 지연 회로가 장착되는 본 실시형태에 따른 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 6 은 PVT 편차가 존재하는 경우에 RE 신호 레플리카 지연 회로가 장착되는 본 실시형태에 따른 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 7 은 본 실시형태에 따른 LTC 신호 레플리카 지연 회로의 구조를 도시한 도면.
도 8 은 PVT 편차가 존재하지 않는 경우에 LTC 신호 레플리카 지연 회로가 장착되는 본 실시형태에 따른 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 9 는 PVT 편차가 존재하는 경우에 LTC 신호 레플리카 지연 회로가 장착되 는 본 실시형태에 따른 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 10 은 변형예 1 에 따른 저항-변화 메모리 셀 및 감지 증폭기의 구조를 도시한 도면.
도 11 은 PVT 편차가 존재하지 않으며 변형예 1 에 따른 저항-변화 메모리 셀이 사용되는 경우에 RE 신호 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 12 는 PVT 편차가 존재하며 변형예 1 에 따른 저항-변화 메모리 셀이 사용되는 경우에 RE 신호 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 13 은 PVT 편차가 존재하지 않으며 변형예 1 에 따른 저항-변화 메모리 셀이 사용되는 경우에 LTC 신호 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 14 는 PVT 편차가 존재하며 변형예 1 에 따른 저항-변화 메모리 셀이 사용되는 경우에 LTC 신호 레플리카 지연 회로가 장착되는 PVT 편차 보상 감지 증폭기의 동작 파형을 도시한 도면.
도 15 는 변형예 2 에 따른 저항-변화 메모리 셀 및 감지 증폭기의 구조를 도시한 도면.
도 16 은 변형예 3 에 따른 저항-변화 메모리 셀 및 감지 증폭기의 구조를 도시한 도면.
도 17 은 변형예 4 에 따른 저항-변화 메모리 셀 및 감지 증폭기의 구조를 도시한 도면.
도 18 은 변형예 5 에 따른 저항-변화 메모리 셀 및 감지 증폭기의 구조를 도시한 도면.
※ 도면의 주요부분에 대한 부호의 설명
1, 4, 5, 6: 메모리 셀 2: 감지 증폭기
3: 글로벌 감지 증폭기 BL: 비트 라인
WL: 워드 라인 GBL: 글로벌 비트 라인

Claims (20)

  1. 메모리 셀로부터 비트 라인으로 공급되는 신호를 증폭하기 위한 제 1 전계 효과 트랜지스터, 상기 제 1 전계 효과 트랜지스터의 출력 신호를 글로벌 비트 라인으로 공급하기 위한 제 2 전계 효과 트랜지스터 및 글로벌 비트 라인 전압 결정 회로를 포함하는 단일-종단 (single-ended) 감지 증폭기; 및
    상기 제 1 전계 효과 트랜지스터의 레플리카 (replica) 및 상기 글로벌 비트 라인 전압 결정 회로의 레플리카를 포함하는 지연 회로의 출력 신호에 기초하여, 상기 제 2 전계 효과 트랜지스터가 도전 상태로부터 비도전 상태로 천이하는 타이밍 또는 상기 글로벌 비트 라인 전압 결정 회로를 포함하는 글로벌 감지 증폭기의 판독 타이밍을 제어하기 위한 제어 회로를 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 지연 회로는, 상기 메모리 셀을 선택하기 위한 제 3 전계 효과 트랜지스터의 레플리카를 더 포함하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 지연 회로는, 상기 제 2 전계 효과 트랜지스터의 레플리카를 더 포함하는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 지연 회로는, 상기 메모리 셀을 선택하기 위한 제 3 전계 효과 트랜지스터의 레플리카 및 상기 제 2 전계 효과 트랜지스터의 레플리카를 더 포함하고,
    상기 제 3 전계 효과 트랜지스터의 레플리카의 출력은, 상기 제 1 전계 효과 트랜지스터의 레플리카에 공급되고,
    상기 제 1 전계 효과 트랜지스터의 레플리카의 출력은, 상기 제 2 전계 효과 트랜지스터의 레플리카에 공급되고,
    상기 제 2 전계 효과 트랜지스터의 레플리카의 출력은, 상기 글로벌 비트 라인 전압 결정 회로의 레플리카에 공급되는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 지연 회로는, 상기 비트 라인의 커패시턴스의 레플리카를 더 포함하는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 지연 회로는, 상기 글로벌 비트 라인의 커패시턴스의 레플리카를 더 포함하는, 반도체 디바이스.
  7. 제 4 항에 있어서,
    상기 지연 회로는, 상기 비트 라인의 커패시턴스의 레플리카 및 상기 글로벌 비트 라인의 커패시턴스의 레플리카를 더 포함하고,
    상기 비트 라인의 커패시턴스의 레플리카는, 상기 제 3 전계 효과 트랜지스터의 레플리카에 접속되고,
    상기 글로벌 비트 라인의 커패시턴스의 레플리카는, 상기 제 2 전계 효과 트랜지스터의 레플리카에 접속되는, 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 메모리 셀은, 커패시터 및 전계 효과 트랜지스터를 포함하는, 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 메모리 셀은, 저항기 및 전계 효과 트랜지스터를 포함하는, 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 메모리 셀은, 플로팅-바디 (floating-body) 전계 효과 트랜지스터를 포함하는, 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 메모리 셀은, 게이트 절연막에 전하 트랩 영역이 제공되는 전계 효과 트랜지스터를 포함하는, 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 메모리 셀은, 게이트 절연막에 강유전체 재료를 갖는 전계 효과 트랜지스터를 포함하는, 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 단일-종단 감지 증폭기는, 상기 글로벌 비트 라인 전압 결정 회로의 출력을 상기 글로벌 비트 라인으로 공급하기 위한 제 4 전계 효과 트랜지스터, 및 상기 글로벌 비트 라인 상의 데이터를 상기 비트 라인으로 공급하기 위한 제 5 전계 효과 트랜지스터를 더 포함하고,
    상기 제 4 전계 효과 트랜지스터 및 상기 제 5 전계 효과 트랜지스터는, 상기 메모리 셀에, 상기 반도체 디바이스의 외부로부터의 기록 데이터를 기록하거나 상기 글로벌 비트 라인 전압 결정 회로의 출력의 판독 데이터를 기록하기 위한 전계 효과 트랜지스터들인, 반도체 디바이스.
  14. 정보를 저장하기 위한 메모리 소자;
    상기 메모리 소자를 비트 라인에 접속시키기 위한 제 3 전계 효과 트랜지스터;
    상기 비트 라인에 접속된 게이트를 포함하며 상기 비트 라인 상의 데이터 신호를 증폭하기 위한 단일-종단 (single-ended) 감지 증폭기로서 작동하는 제 1 전계 효과 트랜지스터;
    상기 제 1 전계 효과 트랜지스터에 접속되어, 상기 제 1 전계 효과 트랜지스터의 출력 신호를 글로벌 비트 라인으로 공급하기 위한 제 2 전계 효과 트랜지스터;
    상기 글로벌 비트 라인에 접속되어, 상기 글로벌 비트 라인 상의 신호를 결정하기 위한 글로벌 비트 라인 전압 결정 회로;
    상기 제 1 전계 효과 트랜지스터의 레플리카 (replica) 및 상기 글로벌 비트 라인 전압 결정 회로의 레플리카를 포함하는 지연 회로; 및
    상기 지연 회로의 출력 신호에 기초하여, 상기 제 2 전계 효과 트랜지스터가 도전 상태로부터 비도전 상태로 천이하는 타이밍을 제어하기 위한 제어 회로를 포함하는, 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 글로벌 비트 라인 전압 결정 회로는, 상기 글로벌 비트 라인과 상기 글로벌 비트 라인 전압 결정 회로의 입력 노드를 접속시키기 위한 제 6 전계 효과 트랜지스터를 포함하고,
    상기 제어 회로는, 상기 지연 회로의 출력 신호에 기초하여, 상기 제 6 전계 효과 트랜지스터가 도전 상태로부터 비도전 상태로 천이하는 타이밍을 제어하는, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 글로벌 비트 라인 전압 결정 회로는, 상기 글로벌 비트 라인과 상기 글로벌 비트 라인 전압 결정 회로의 출력 노드를 접속시키기 위한 제 4 전계 효과 트랜지스터를 더 포함하고,
    상기 글로벌 비트 라인 전압 결정 회로는, 상기 제 6 전계 효과 트랜지스터가 도전 상태로부터 비도전 상태로 천이한 이후에, 상기 제 4 전계 효과 트랜지스터의 비도전 상태로부터 도전 상태로의 천이에 의해, 상기 글로벌 비트 라인 전압 결정 회로의 데이터 정보를 상기 글로벌 비트 라인에 기록하는, 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 글로벌 비트 라인과 상기 비트 라인 사이에 접속되어, 상기 메모리 소자에 데이터를 기록하기 위한 제 5 전계 효과 트랜지스터를 더 포함하고,
    상기 글로벌 비트 라인의 전압은, 상기 글로벌 비트 라인 전압 결정 회로의 기록에 의해, 상기 제 6 전계 효과 트랜지스터가 도전 상태에 있는 경우에 상기 글로벌 비트 라인의 전압으로부터 상이한 반전 전압을 나타내는 재기록 데이터 전압으로 천이되는, 반도체 디바이스.
  18. 제 14 항에 있어서,
    상기 글로벌 비트 라인 전압 결정 회로는,
    상기 글로벌 비트 라인과 상기 글로벌 비트 라인 전압 결정 회로의 입력 노드를 접속시키기 위한 제 6 전계 효과 트랜지스터;
    상기 글로벌 비트 라인 전압 결정 회로의 입력 노드와 외부로부터의 기록 데이터 라인을 접속시키기 위한 제 7 전계 효과 트랜지스터;
    상기 글로벌 비트 라인과 상기 비트 라인을 접속시키며, 상기 메모리 소자에 데이터를 기록하기 위한 제 5 전계 효과 트랜지스터; 및
    상기 글로벌 비트 라인과 상기 글로벌 비트 라인 전압 결정 회로의 출력 노드를 접속시키기 위한 제 4 전계 효과 트랜지스터를 포함하고,
    기록 시에, 상기 제 6 전계 효과 트랜지스터는 비도전 상태에 있고, 상기 제 7 전계 효과 트랜지스터, 상기 제 4 전계 효과 트랜지스터 및 상기 제 5 전계 효과 트랜지스터 모두는 도전 상태에 있고, 그에 따라 상기 글로벌 비트 라인 전압 결정 회로의 기록 데이터는 상기 글로벌 비트 라인 및 상기 비트 라인을 통해 상기 메모리 소자에 기록되는, 반도체 디바이스.
  19. 제 14 항에 있어서,
    상기 지연 회로는, 상기 제 3 전계 효과 트랜지스터의 레플리카 및 상기 제 2 전계 효과 트랜지스터의 레플리카를 더 포함하는, 반도체 디바이스.
  20. 제 14 항에 있어서,
    상기 지연 회로는, 상기 제 3 전계 효과 트랜지스터의 레플리카 및 상기 제 2 전계 효과 트랜지스터의 레플리카를 더 포함하고,
    상기 제 3 전계 효과 트랜지스터의 레플리카의 출력은, 상기 제 1 전계 효과 트랜지스터의 레플리카에 공급되고,
    상기 제 1 전계 효과 트랜지스터의 레플리카의 출력은, 상기 제 2 전계 효과 트랜지스터의 레플리카에 공급되고,
    상기 제 2 전계 효과 트랜지스터의 레플리카의 출력은, 상기 글로벌 비트 라인 전압 결정 회로의 레플리카에 공급되는, 반도체 디바이스.
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