JP2009259380A - 半導体装置 - Google Patents

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Abstract

【課題】製造プロセス、電源電圧、接合温度等の変動要因を補償して、センスアンプの動作マージンの低下を防止する。
【解決手段】階層型ビット線構造の半導体記憶装置におけるシングルエンド型のセンスアンプが、メモリセルからビット線に出力される信号を増幅する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの出力をグローバルビット線に供給する第２のＭＯＳトランジスタと、グローバルビット線電圧判定回路とを含み、第１のＭＯＳトランジスタのレプリカとグローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも第２のＭＯＳトランジスタのＯＮ／ＯＦＦタイミングあるいはグローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する。
【選択図】図４

Description

本発明は、半導体装置に用いられるセンスアンプの制御回路に関し、特に、センスアンプを構成するＭＯＳトランジスタにおける製造プロセスや電源電圧、接合温度に対する依存性を好適に補償するセンスアンプの制御回路、センスアンプの制御方法およびデータ処理システムに関する。
従来、メモリセルがマトリクス状に配置されたメモリセルアレイと、同一列にある前記メモリセルを共通接続するビット線と、データの読み出し時において、前記ビット線にプリチャージ電位を与えるプリチャージ回路と、前記ビット線に読み出されたデータを増幅する第１センスアンプとを具備し、前記第１センスアンプは、前記プリチャージ回路によって前記ビット線に与えられた前記プリチャージ電位を基準電位に用いて、前記ビット線に読み出されたデータを判別する技術が知られている（例えば、特許文献１参照。）。
特開２００７−１７２７７９号公報
しかしながら、センスアンプを構成するＭＯＳトランジスタの閾値電圧やオン電流は、製造プロセス、電源電圧、接合温度等の要因により変動し、これに伴って、ドレイン電流の大きさが変動するために、センスアンプの動作マージンが低下するという問題があった。
そこで、本発明は、上記事情に鑑みてなされたものであり、製造プロセス、電源電圧、接合温度等の変動要因を補償して、センスアンプの動作マージンの低下を防止するセンスアンプの制御回路、センスアンプの制御方法およびデータ処理システムを提供することを目的とする。
本発明は、上記した課題を解決するために以下の事項を提案している。
（１）本発明は、一のデータ信号をゲートに入力し、増幅動作を行うシングルエンド型のセンスアンプ（２＋３）と、前記センスアンプを制御する制御回路を備え、前記センスアンプは、少なくともメモリセルからビット線に出力される信号を増幅する前記シングルエンド型のセンスアンプである第１の電界効果トランジスタ（Ｑ１）と、該第１の電界効果トランジスタの出力をグローバルビット線に接続する第２の電界効果トランジスタ（Ｑ３）と、グローバルビット線電圧判定回路とを含み、前記制御回路は、前記第１の電界効果トランジスタ（Ｑ１）のレプリカ（Ｑ１Ｒ）と前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも前記第２の電界効果トランジスタ（Ｑ３）の導通状態から非導通状態へ遷移するタイミングあるいは前記グローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する、ことを特徴とするセンスアンプの半導体装置を提案している。
（２）本発明は、情報を記憶するメモリ素子と、前記メモリ素子をビット線へ接続する第３の電界効果トランジスタ（Ｑ５）と、前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタ（Ｑ１）と、前記第１の電界効果トランジスタ（Ｑ１）に接続され、前記第１の電界効果トランジスタ（Ｑ１）の出力をグローバルビット線へ接続する第２の電界効果トランジスタ（Ｑ３）と、前記グローバルビット線に接続され、前記グローバルビット線の信号を判定するグローバルビット線電圧判定回路と、前記第１の電界効果トランジスタ（Ｑ１）のレプリカ（Ｑ１Ｒ）と前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路と、前記遅延回路の出力信号により、少なくとも前記第２の電界効果トランジスタ（Ｑ３）の導通状態から非導通状態へ遷移するタイミングを制御する制御回路、とを備えることを特徴とする半導体装置を提案している。
本発明によれば、センス増幅を行うＭＯＳトランジスタの電気特性の製造プロセス、電源電圧、接合温度（以下、ＰＶＴと総称する）変動依存性に伴う変化が補償されるため、センスアンプの動作マージンが向上し、メモリのセンス動作が安定するという効果がある。逆の見方をすれば、ＭＯＳトランジスタの製造ばらつき範囲の許容量を大きくすることができるため、本発明を適用した大容量ＤＲＡＭのように多数のセンスアンプを使うメモリの製造歩留まりを向上させ、製造コストを低減できるという効果がある。
また、ＭＯＳトランジスタの他、グローバルセンスアンプ内のグローバルビット線電圧判定用ラッチや、メモリセル選択ＭＯＳトランジスタのＰＶＴ変動依存性をモニタして、その依存性による変動も補償するため、上記の効果を一層高めることができるという効果がある。さらにＭＯＳトランジスタの製造ばらつき範囲の許容量を大きくすることができるため、微細化、高集積化に適したメモリを提供できるという効果がある。
本実施形態に係るメモリセンス系の全体回路の構成図である。 本実施形態に係るＤＲＡＭメモリセルとセンスアンプの構成を示す図である。 本実施形態に係るグローバルセンスアンプの回路構成を示す図である。 本実施形態に係るＲＥ信号用レプリカ遅延回路の構成を示す図である。 本実施形態に係るＰＶＴ変動がない場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 本実施形態に係るＰＶＴ変動がある場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 本実施形態に係るＬＴＣ信号用レプリカ遅延回路の構成を示す図である。 本実施形態に係るＰＶＴ変動がない場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 本実施形態に係るＰＶＴ変動がある場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 変形例１に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。 変形例１に係る抵抗値変化型メモリセルを用い、ＰＶＴ変動がない場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 変形例１に係る抵抗値変化型メモリセルを用い、ＰＶＴ変動がある場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 変形例１に係る抵抗値変化型メモリセルを用い、ＰＶＴ変動がない場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 変形例１に係る抵抗値変化型メモリセルを用い、ＰＶＴ変動がある場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形を示す図である。 変形例２に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。 変形例３に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。 変形例４に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。 変形例５に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。
以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
＜第１の実施形態＞
図１から図９を用いて、本発明に係る実施形態について説明する。
＜全体構成＞
図１は、本発明の実施形態であるメモリセンス系全体の回路ブロック図である。
図１に示すように、メモリセルアレイとセンスアンプ列が１対となったものが、複数個ビット線方向に並んで配置されている。各メモリセルアレイには複数本のワード線と、複数本のビット線（ローカルビット線）と、それらの交点に配置された複数個のメモリセルが含まれる。ビット線は対応するセンスアンプに接続され、センスアンプはワード線によって選択されたメモリセルからビット線に読み出された信号を増幅して対応するグローバルビット線に出力する。
複数個のメモリセルアレイとセンスアンプ列の対に対して１列のグローバルセンスアンプ列が配置される。このように本実施形態のメモリセンス系は階層ビット線かつ階層センスアンプ構成を採っている。また、ＦＸは、ワード線駆動タイミング信号であり、ワードドライバに入力されて、選択されたワード線をオンさせると同時に、レプリカ遅延回路にも入力される。レプリカ遅延回路は、ＦＸの信号を受けて後述するようにセンスアンプやグローバルセンスアンプの動作期間を規定する。
＜メモリセルとセンスアンプの構成＞
図２は、図１におけるＤＲＡＭ（ダイナミックランダムアクセスメモリ）メモリセルアレイとセンスアンプの具体的な回路を示す図である。
図２には、ワード線ＷＬと、ビット線ＢＬと、その交点に配置されるメモリセル１と、センスアンプ２と、グローバルビット線ＧＢＬと、グローバルセンスアンプ３が示されている。
本願の実施例の構成は、単一の信号を入力し、単一の信号のみで増幅し、増幅された信号を出力するシングルエンド型のセンスアンプに関する技術である。一般的な差動型センスアンプは、シングルエンド型センスアンプに比べて高いゲインを有し、ノイズにも強い。また、差動型センスアンプの高いゲインは、増幅された出力信号を変化させる時間を短縮させる。一方、シングルエンド型センスアンプは、ノイズに対して非常に敏感であり、増幅出力を生成するために、より高い入力信号を必要とする。ビット線に接続される前記センスアンプは、シングルエンド型センスアンプである。
選択トランジスタＱ３は、増幅部の出力とグローバルビット線を接続する制御信号であるが、該制御信号には、複数のローカルビット線と一つのグローバルビット線を選択するアドレス信号等の選択情報を含む場合がある。一般的に、ローカルビット線ＢＬには、多数のメモリセルとセンスアンプ２が接続されメモリアレイを構成するため、ローカルビット線ＢＬの配線ピッチは、グローバルビット線ＧＢＬの配線ピッチと等しいか、それよりも小さい。
尚、階層ビット線構造には、「データ信号であるメモリセル１の情報をローカルビット線を介して最初に増幅するシングルエンド型センスアンプ（センスアンプ２）」が接続される。センスアンプ２には、シングルエンド型センスアンプである増幅部Ｑ１と、該増幅部の出力をグローバルビット線へ接続する読み出し用の選択トランジスタＱ３が含まれる。
更に、本発明ではメモリセルアクセス前のビット線を制御する電圧（プリチャージ電圧）について、ＤＲＡＭ等で使用されてきたビット線の１／２プリチャージ方式（メモリセルアクセス前のビット線制御電圧を、情報１と情報０に対応する相対電圧の中間電圧である１／２電圧に制御する）を使用せず、メモリセルを駆動する一般的な内部電圧（例えば、外部電源から降圧した内部電源電圧）やＶＳＳ電源等の電圧で制御する。例えば、実施例においては、メモリセル情報の「１」、「０」に関わらず、メモリセルのアクセス後のビット線電圧は、内部電源電圧もしくはＶＳＳの所定の電位から一方向（ＶＳＳもしくは内部電源電圧）へ遷移することが特徴である。半導体装置の外部電源と内部電源の電圧が１Ｖ近く（ＣＭＯＳ型のセンスアンプが動作する動作点の限界に近い電圧）に低電圧化した半導体装置に置いては、前記ビット線の制御電圧は、前記シングルエンド型センスアンプを利用したセンシング方式と相まって高速化と安定性、製造条件変動による回路の安定性の相乗効果をより発揮する。
センスアンプを構成するｎＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線ＢＬに読み出された信号電圧をセンス・増幅してドレイン電流に変換する。
ビット線プリチャージｎＭＯＳトランジスタＱ２は、ゲートにプリチャージ信号ＰＣが入力され、ＰＣがハイの状態にある時にビット線ＢＬをグラウンド電位ＶＳＳにプリチャージする。
ここで、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ等の様々なＦＥＴに適用できる。ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
センスアンプ読み出し選択ｎＭＯＳトランジスタＱ３は、ゲートに選択信号ＲＥを受け、選択信号ＲＥがハイになることによって導通し、センスアンプの出力ノードであるｎＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。センスアンプ書き込み選択ｎＭＯＳトランジスタＱ４は、ゲートに選択信号ＲＷＥを受け、選択信号ＲＷＥがハイになることによって導通し、ビット線ＢＬとグローバルビット線ＧＢＬを選択的に接続する。
尚、ｎＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ１は直列に接続されていれば良く、原則、その順序関係は問わない。最適には、グローバルビット線ＧＢＬに多くのｎＭＯＳトランジスタＱ３が接続されるので、グローバルビット線ＧＢＬの低ノイズの効果を意図すれば、図１のようにｎＭＯＳトランジスタＱ３がグローバルビット線ＧＢＬ側に接続されるべきである。
グローバルビット線ＧＢＬには、図示しない他の複数個のセンスアンプを介して複数本のビット線ＢＬと複数個のメモリセルが接続されており、ｎＭＯＳトランジスタＱ３は、読み出し動作時に、選択されたメモリセルが属するセンスアンプのみをグローバルビット線ＧＢＬに接続する。その結果ビット線ＢＬに読み出された信号に従って、ｎＭＯＳトランジスタＱ１がグローバルビット線ＧＢＬを駆動し、グローバルセンスアンプ３がグローバルビット線ＧＢＬに転送された信号をラッチして、図示しない外部回路に出力する。
また、ｎＭＯＳトランジスタＱ４は、書き込み動作時に、選択されたメモリセルが属するセンスアンプのみをグローバルビット線ＧＢＬに接続する。グローバルセンスアンプ３が図示しない外部回路から書き込みデータを受け、グローバルビット線ＧＢＬを駆動すると、ｎＭＯＳトランジスタＱ４を介してビット線ＢＬが駆動され、この結果メモリセルにデータが書き込まれる。
メモリセル１は、選択ｎＭＯＳトランジスタＱ５と、データを蓄積電荷量で記憶するキャパシタＣｓとからなる。ｎＭＯＳトランジスタＱ５のゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがキャパシタＣｓの一方の端子に接続される。キャパシタＣｓの他方の端子はセルプレート電位ＶＰＬＴに接続される。
ビット線ＢＬには、図示しないモリセルが他に複数個接続されており、この結果、本実施形態では、ビット線ＢＬの寄生容量Ｃｂは、例えば、１０ｆＦとなっている。また、特に規定されないが、本実施形態のキャパシタＣｓの容量は２０ｆＦとなっている。この結果、キャパシタＣｓとビット線寄生容量Ｃｂからなる系のチャージシェアによってビット線ＢＬに信号電圧が読み出される。
従って、読み出し時に、ｎＭＯＳトランジスタＱ５をオンしてチャージシェアを開始してから数ｎｓ後のビット線ＢＬの電位はキャパシタに蓄積された電荷の有無で十分な差が得られるので、センス期間をこの数ｎｓまでに設定することにより、ｎＭＯＳトランジスタＱ１によるセンス増幅動作がマージンをもって実行可能となる。なお、ビット線ＢＬに接続するメモリセルの個数は、上記の動作原理に従って、チャージシェアによって必要な信号電圧が得られるように設定される。
グローバルビット線プリチャージｐＭＯＳトランジスタＱ６は、プリチャージ信号ＰＣの反転信号／ＰＣをゲートに受け、／ＰＣがロウの状態にある時に、グローバルビット線ＧＢＬを電源電位ＶＤＤにプリチャージする。なお、グローバルビット線の寄生容量はＣｇｂで示されている。
＜グローバルセンスアンプの構成＞
図３は、図２におけるグローバルセンスアンプの具体的な回路を示す図である。
グローバルセンスアンプ３は、読み出し時には、ＬＴＣがハイとなりｎＭＯＳトランジスタＱ７がオン（導通）し、グローバルビット線ＧＢＬに読み出された信号電圧が、インバータＩＮＶ１とＩＮＶ２とからなるグローバルビット線電圧判定用ラッチによって、ハイ又はロウと判定される。
グローバルビット線電圧判定用ラッチの入力側には、メモリセルデータの読み出し時に使用するｎＭＯＳトランジスタＱ７と、外部（半導体装置外部）からメモリセルへの書き込み時にその書き込みデータを入力するｎＭＯＳトランジスタＱ１１が接続される。
グローバルビット線電圧判定用ラッチの出力側には、読み出し時に使用するｎＭＯＳトランジスタＱ８と、書き込み時にその書き込みデータをグローバルビット線へ接続するｎＭＯＳトランジスタＱ１０が接続される。尚、ｎＭＯＳトランジスタＱ１０は、読み出し時において、グローバルビット線電圧判定用ラッチのデータ（メモリセルから読み出したデータ）をメモリセルへ書き戻す再書き込み動作においても使用される。
グローバルビット線電圧判定用ラッチの出力ＲＤには、グローバルビット線ＧＢＬの論理値を反転した電圧が得られ、グローバルセンスアンプ選択信号ＹＳがハイになるとｎＭＯＳトランジスタＱ８とｎＭＯＳトランジスタＱ９の直列回路からなる読み出し回路を通して、読み出し信号線／ＲＤＬに出力される。
また、ＲＤの電圧が確定した後に、ＬＴＣがロウ、ＲＥＳがハイになるとｎＭＯＳトランジスタＱ７がオフ（非導通）、ｎＭＯＳトランジスタＱ１０がオン（導通）し、ＩＮＶ１がＲＤのデータで、グローバルビット線ＧＢＬを駆動することで、前述のｎＭＯＳトランジスタＱ４を通してビット線を再書き込みデータで駆動し、メモリセルの蓄積電荷が再書き込みされる。
書き込み時には、ＬＴＣがロウ、ＲＥＳがハイ、書き込み信号ＷＥがハイになり、ｎＭＯＳトランジスタＱ７がオフ、ｎＭＯＳトランジスタＱ１０がオン、ｎＭＯＳトランジスタＱ１１がオンする。ここで、グローバルセンスアンプ選択信号ＹＳがハイになると、ｎＭＯＳトランジスタＱ１２がオンし、ｎＭＯＳトランジスタＱ１２、ｎＭＯＳトランジスタＱ１１、ＩＮＶ１、ｎＭＯＳトランジスタＱ１０のパスで書き込み信号線／ＷＤＬのデータによって、グローバルビット線ＧＢＬが駆動され、前述のｎＭＯＳトランジスタＱ４を通して、ビット線を書き込みデータで駆動し、メモリセルに蓄積電荷が書き込まれる。
＜ＲＥ信号用レプリカ遅延回路の構成＞
図４は、図１における一実施例であるＲＥ信号を発生するレプリカ遅延回路を示す図である。
この回路は、プリチャージ時には、ＰＣがハイ、ＦＸはロウとなる。そのため、ＲＥはロウとなり、ビット線レプリカ容量Ｃｂｒはグラウンド電圧に放電され、グローバルビット線レプリカ容量ＣｇｂｒはＶＤＤに充電された状態にある。
また、読み出し時には、ＰＣがロウとなり、次いで、ＦＸがハイになると直ちに、ＲＥがハイになる。このパスには、レプリカが含まれないためＰＶＴ補償の対象にはならないが、本実施形態におけるセンスアンプの動作では問題はない。
一方、ＦＸがハイになると、センスアンプｎＭＯＳのレプリカＱ３ｒがオンするとともに、メモリセル選択ｎＭＯＳトランジスタのレプリカＱ５ｒがオンし、ビット線レプリカ容量Ｃｂｒが電源ＶＢＬによって充電される。ここで、ＶＢＬは、レプリカ遅延回路の特性を最適化するために任意の正の電圧に設定可能である。
ビット線レプリカ容量Ｃｂｒが電源ＶＢＬによって充電されると、センスアンプｎＭＯＳレプリカＱ１ｒがオンし、グローバルビット線レプリカ容量Ｃｇｂｒをグラウンド電位に放電する。この過程で、グローバルビット線電圧判定用ラッチのレプリカが入力電圧をロウと判定すると、出力が反転し、ＲＥがロウになる。
ＲＥがロウになるパスには、メモリセル選択ｎＭＯＳトランジスタのレプリカＱ５ｒ、センスアンプｎＭＯＳトランジスタのレプリカＱ１ｒとＱ３ｒ、グローバルビット線電圧判定用ラッチのレプリカ、ビット線レプリカ容量Ｃｂｒ、グローバルビット線レプリカ容量Ｃｇｂｒが含まれるため、ＲＥがロウとなるタイミングは、メモリセル１及びセンスアンプ系の動作タイミングのＰＶＴ変動依存性を反映して同じように変動する。
＜ＰＶＴ変動がない場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図５は、ＰＶＴ補償型センスアンプの読み出し時の動作波形を示す図である。
ここで、横軸は時間、縦軸は電圧を示す。図５（Ａ）は、メモリセルからハイ［"Ｈ"］データを読み出す場合、図５（ｂ）は、ロウ［"Ｌ"］データを読み出す場合の図である。
まず、ハイデータ読み出しの場合、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬは０Ｖでフローティングに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態で保持される。
続いて、セル選択期間になると、ＦＸがハイとなり、ＷＬとＲＥがハイとなったところで、メモリセル１からハイの信号電圧が、ビット線に読み出され、センス期間が始まる。センス期間では、ビット線の電位はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限より高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位がＶＤＤから急速にグラウンド電位に放電される。
この電位変化は、グローバルビット線電圧判定用ラッチ回路でロウと判定され、反転されてＲＤがハイとなる。このセンス期間は、ＲＥがロウとなってビット線ＢＬとグローバルビット線ＧＢＬが切り離されることによって終了する。なお、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔ分布は、製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどで閾値電圧がばらつく範囲を示す。
次に、ロウデータ読み出しの場合、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬは０Ｖでフローティングに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態で保持される。
続いて、セル選択期間になると、ＦＸがハイとなり、ＷＬとＲＥがハイとなったところで、メモリセル１からロウの信号電圧がビット線に読み出され、センス期間が始まる。センス期間では、ビット線の電位はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より少し低い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流は流れず、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷は引き抜かれず、グローバルビット線ＧＢＬの電位はＶＤＤを維持する。この結果、グローバルビット線電圧判定用ラッチ回路でハイと判定され、反転データのＲＤはロウのままとなる。このセンス期間は、ＲＥがロウとなってビット線ＢＬとグローバルビット線ＧＢＬが切り離されることによって終了する。
＜ＰＶＴ変動がある場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図６は、図５に示したＰＶＴ補償型センスアンプの読み出し時の動作波形において、ｎＭＯＳトランジスタＱ１のＶｔ分布がＰＶＴ変動によりシフトした場合の動作を示す図である。図６（Ａ）は、Ｖｔが高い方向にシフトし、その場合に、センスタイミングマージンがワーストとなるメモリセルからハイ［"Ｈ"］データを読み出す場合を示している。図６（Ｂ）は、Ｖｔが低い方向にシフトし、その場合に、センスタイミングマージンがワーストとなるロウ［"Ｌ"］データを読み出す場合を示している。なお、基本的な動作は図５と同様であるため、ここでは、図５の場合と相違する部分のみについて説明する。
ｎＭＯＳトランジスタＱ１のＶｔが高い方向にシフトし、かつ、ハイデータの読み出しを行う場合、センス期間では、ビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限より低い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が減少し、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を引き抜く速度が遅くなる。この結果、グローバルビット線ＧＢＬの電位がＶＤＤからグラウンド電位に放電される速度も遅くなるため、グローバルビット線電圧判定用ラッチ回路で、ロウと判定されるタイミングも遅れる。この時、ＲＥがロウとなるタイミングは、レプリカ遅延回路によって適切に遅らせられるため、グローバルビット線電圧判定用ラッチ回路が、ロウと判定した後にロウとなる。したがって、ハイの読み出しは正しく判定される。
一方、ｎＭＯＳトランジスタＱ１のＶｔが低い方向にシフトし、かつ、ロウデータの読み出しを行う場合、センス期間では、ビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流がある程度流れ、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を引き抜く。この結果、グローバルビット線ＧＢＬの電位がＶＤＤからグラウンド電位に放電されるため、グローバルビット線電圧判定用ラッチ回路でハイと判定される期間が短くなる。この時、ＲＥがロウとなるタイミングは、レプリカ遅延回路によって適切に早まるため、グローバルビット線電圧判定用ラッチ回路がロウと誤判定する前にロウとなって、ロウの読み出しは正しく判定される。
＜ＬＴＣ信号用レプリカ遅延回路の構成＞
図７は、図１におけるＬＴＣ信号を発生するレプリカ遅延回路を示す図である。
この回路は、プリチャージ時には、ＰＣがハイ、ＦＸはロウとなり、ＬＴＣはハイ、ビット線レプリカ容量Ｃｂｒはグラウンド電圧に放電、グローバルビット線レプリカ容量ＣｇｂｒはＶＤＤに充電された状態にある。
読み出し時には、ＰＣがロウとなり、次いで、ＦＸがハイになると、センスアンプｎＭＯＳトランジスタのレプリカＱ３ｒがオンするとともに、メモリセル選択ｎＭＯＳトランジスタのレプリカＱ５ｒがオンし、ビット線レプリカ容量Ｃｂｒが電源ＶＢＬによって充電される。ここで、ＶＢＬは、レプリカ遅延回路の特性を最適化するために任意の正の電圧に設定可能である。
ビット線レプリカ容量Ｃｂｒが、電源ＶＢＬによって充電されると、センスアンプｎＭＯＳトランジスタレプリカＱ１ｒがオンし、グローバルビット線レプリカ容量Ｃｇｂｒをグラウンド電位に放電する。この過程で、グローバルビット線電圧判定用ラッチのレプリカが入力電圧をロウと判定すると、出力が反転しＬＴＣがロウになる。ＬＴＣがロウになるパスにはメモリセル選択ｎＭＯＳトランジスタのレプリカＱ５ｒ、センスアンプｎＭＯＳトランジスタのレプリカＱ１ｒとＱ３ｒ、グローバルビット線電圧判定用ラッチのレプリカ、ビット線レプリカ容量Ｃｂｒ、グローバルビット線レプリカ容量Ｃｇｂｒが含まれるため、ＬＴＣが、ロウとなるタイミングは、メモリセル１及びセンスアンプ系の動作タイミングのＰＶＴ変動依存性を反映して同じように変動する。
＜ＰＶＴ変動がない場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図８は、ＰＶＴ補償型センスアンプの読み出し時の動作波形を示す図である。
ここで、横軸は時間、縦軸は電圧を示す。図８（Ａ）は、メモリセルからハイ［"Ｈ"］データを読み出す場合を示し、図８（Ｂ）は、ロウ［"Ｌ"］データを読み出す場合を示している。なお、図８の基本動作は、ＲＥの立下りタイミングとＬＴＣの有無を除いて図５と同様であるため、重複する部分の説明については省略する。
ハイデータ読み出しの場合、センス期間は、ＬＴＣがロウとなって、グローバルビット線ＧＢＬとグローバルビット線電圧判定用ラッチ回路が切り離されることによって終了する。ロウデータ読み出しの場合も同様に、センス期間は、ＬＴＣがロウとなって、グローバルビット線ＧＢＬとグローバルビット線電圧判定用ラッチ回路が切り離されることによって終了する。
＜ＰＶＴ変動がある場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図９は、ＰＶＴ補償型センスアンプの読み出し時の動作波形において、ｎＭＯＳトランジスタＱ１のＶｔ分布がＰＶＴ変動によりシフトした場合の動作を示す図である。
図９（Ａ）は、Ｖｔが高い方向にシフトし、その場合に、センスタイミングマージンが、ワーストとなるメモリセル１からハイ［"Ｈ"］データを読み出す場合を示し、図９（Ｂ）は、Ｖｔが低い方向にシフトし、その場合に、センスタイミングマージンが、ワーストとなるロウ［"Ｌ"］データを読み出す場合を示している。なお、基本的な動作は図８と同様であるため、相違する部分のみについて、以下、説明する。
ｎＭＯＳトランジスタＱ１のＶｔが高い方向にシフトし、かつ、ハイデータ読み出しの場合、ＬＴＣがロウとなるタイミングは、レプリカ遅延回路によって適切に遅らされるため、グローバルビット線電圧判定用ラッチ回路が、ロウと判定した後に、ロウとなり、ハイ読み出しは、正しく判定される。一方、ｎＭＯＳトランジスタＱ１のＶｔが低い方向にシフトし、かつ、ロウデータ読み出しの場合、ＬＴＣがロウとなるタイミングは、レプリカ遅延回路によって適切に早まるため、グローバルビット線電圧判定用ラッチ回路が、ロウと誤判定する前に、ロウとなり、ロウ読み出しは正しく判定される。
なお、上記では、ＰＶＴ変動を補償するために、ＲＥ信号用レプリカ遅延回路とＬＴＣ信号用レプリカ遅延回路とについて、その構成と動作に関する説明を行ったが、これらの回路は、必ずしも一緒に作動する必要はなく、一方の回路のみを作動させることによっても十分に、ＰＶＴ変動を補償することができる。
したがって、本実施形態によれば、センス増幅を行うＭＯＳトランジスタの電気特性のＰＶＴ変動依存性に伴う変化が補償されるため、センスアンプの動作マージンが向上し、メモリのセンス動作が安定する。また、ＭＯＳトランジスタの他、グローバルセンスアンプ内のグローバルビット線電圧判定用ラッチや、メモリセル選択ＭＯＳトランジスタのＰＶＴ変動依存性をモニタして、その依存性による変動も補償するため、上記の効果を一層高めることができる。
＜変形例１＞
本変形例は、図２に示すキャパシタ型メモリセルを抵抗値変化型メモリセルに置き換えたものであり、図１０は、本変形例に係る抵抗値変化型メモリセルアレイとセンスアンプの具体的な回路を示す図である。なお、メモリセルの構成以外は、図２の回路と同様であるため、以下では、相違する部分のみについて説明する。
図１０に示すように、メモリセル４は、選択ｎＭＯＳトランジスタＱ５と、データを抵抗値の大小で記憶する抵抗素子Ｒｓとからなる。ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが抵抗素子Ｒｓの一方の端子に接続される。また、抵抗素子Ｒｓの他方の端子は、電源電位ＶＤＤに接続される。
ビット線ＢＬには、図示しないモリセルが他に複数個接続されており、この結果、本変形例では、ビット線ＢＬの寄生容量Ｃｂは例えば１０ｆFとなっている。また、特に規定されないが、本変形例の抵抗素子Ｒｓでは、高抵抗状態の抵抗値分布の下限Ｒｓ［Ｈ］ｍｉｎが１００ＭΩ、低抵抗状態の抵抗値分布の上限Ｒｓ［Ｌ］ｍａｘが１００ＫΩとなっている。この結果、抵抗素子Ｒｓとビット線寄生容量Ｃｂからなる系の時定数τは、抵抗素子が、高抵抗状態の場合に、１ｕｓ以上、低抵抗状態の場合に、１ｎｓ以下となる。
従って、読み出し時に、ｎＭＯＳトランジスタＱ５をオンしてビット線ＢＬの充放電を開始してから数ｎｓ後のビット線ＢＬの電位は、抵抗素子の抵抗値の大小で十分な差が得られるため、センス期間をこの数ｎｓまでに設定することにより、ｎＭＯＳトランジスタＱ１によるセンス増幅動作が、マージンをもって実行可能となる。なお、ビット線ＢＬに接続するメモリセルの個数は、上記の動作原理に従って、メモリセルの抵抗値とセンス期間の設計値に合わせて算出される寄生容量値が得られるように様々に設定可能である。
＜抵抗値変化型メモリセルを用い、ＰＶＴ変動がない場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図１１は、ＲＥ信号用レプリカ遅延回路を搭載したセンスアンプの読み出し時の動作波形を示す図である。ここで、横軸は時間、縦軸は電圧を示す。図１１（Ａ）は、メモリセルの低抵抗状態を読み出す場合を示し、図１１（Ｂ）は、高抵抗状態を読み出す場合を示している。なお、図１１の動作はビット線ＢＬに読み出される信号電圧の波形を除いて、図５と同様であるため、重複する説明は省略する。
低抵抗状態の読み出しの場合、センス期間ではビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限を超えて上昇するため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位がＶＤＤから急速にグラウンド電位に放電される。
高抵抗状態の読み出しの場合、センス期間では、ビット線の電位の上昇は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より低い電位に留まるため、ｎＭＯＳトランジスタＱ１のドレイン電流は流れず、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷は引き抜かれないため、グローバルビット線ＧＢＬの電位はＶＤＤを維持する。
＜抵抗値変化型メモリセルを用い、ＰＶＴ変動がある場合のＲＥ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図１２は、図１１に示したＰＶＴ補償型センスアンプの読み出し時の動作波形において、ｎＭＯＳトランジスタＱ１のＶｔ分布がＰＶＴ変動によりシフトした場合の動作を示す図である。図１２（Ａ）は、Ｖｔが高い方向にシフトし、その場合に、センスタイミングマージンがワーストとなるメモリセル４の低抵抗状態のデータを読み出す場合を示し、図１２（Ｂ）は、Ｖｔが低い方向にシフトし、その場合に、センスタイミングマージンが、ワーストとなる高抵抗状態のデータを読み出す場合を示している。なお、基本的な動作は図１１と同様であるため、以下では、相違する部分のみ説明する。
ｎＭＯＳトランジスタＱ１のＶｔが高い方向にシフトし、かつ、低抵抗状態のデータ読み出しの場合、センス期間ではビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限を超えるのが遅れるため、ｎＭＯＳトランジスタＱ１のドレイン電流が減少し、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を引き抜く速度が遅くなる。この結果、グローバルビット線ＧＢＬの電位がＶＤＤからグラウンド電位に放電される速度も遅くなるため、グローバルビット線電圧判定用ラッチ回路で、ロウと判定されるタイミングも遅れる。この時、ＲＥがロウとなるタイミングは、レプリカ遅延回路によって適切に遅らされるため、グローバルビット線電圧判定用ラッチ回路が、ロウと判定した後に、ロウとなり、低抵抗状態の読み出しは正しく判定される。
一方、ｎＭＯＳトランジスタＱ１のＶｔが低い方向にシフトし、かつ、高抵抗状態のデータ読み出しの場合、センス期間では、ビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より高い電位で上昇するため、ｎＭＯＳトランジスタＱ１のドレイン電流がある程度流れ、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を引き抜く。この結果、グローバルビット線ＧＢＬの電位がＶＤＤからグラウンド電位に放電されるため、グローバルビット線電圧判定用ラッチ回路で、ハイと判定される期間が短くなる。この時、ＲＥがロウとなるタイミングは、レプリカ遅延回路によって適切に早まるため、グローバルビット線電圧判定用ラッチ回路が、ロウと誤判定する前にロウとなり、高抵抗状態の読み出しは正しく判定される。
＜抵抗値変化型メモリセルを用い、ＰＶＴ変動がない場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図１３は、抵抗値変化型メモリセルの場合において、ＬＴＣ信号用レプリカ遅延回路を搭載したセンスアンプの読み出し時の動作波形を示す図である。ここで、横軸は時間、縦軸は電圧を示す。図１３（Ａ）は、メモリセルの低抵抗状態を読み出す場合を示し、図１３（Ｂ）は、高抵抗状態を読み出す場合を示している。なお、図１３の動作は、ビット線ＢＬに読み出される信号電圧の波形を除いて、図８と同様であるため、重複する説明は省略する。
低抵抗状態の読み出しの場合、センス期間では、ビット線の電位はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限を超えて上昇するため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位がＶＤＤから急速にグラウンド電位に放電される。
高抵抗状態の読み出しの場合、センス期間では、ビット線の電位の上昇はｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限より低い電位に留まるため、ｎＭＯＳトランジスタＱ１のドレイン電流は流れず、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷は引き抜かれず、グローバルビット線ＧＢＬの電位はＶＤＤを維持する。
＜抵抗値変化型メモリセルを用い、ＰＶＴ変動がある場合のＬＴＣ信号用レプリカ遅延回路を搭載したＰＶＴ変動補償型センスアンプの動作波形＞
図１４は、図１３に示したＰＶＴ補償型センスアンプの読み出し時の動作波形において、ｎＭＯＳトランジスタＱ１のＶｔ分布がＰＶＴ変動によりシフトした場合の動作を示す図である。ここで、図１４（Ａ）は、Ｖｔが高い方向にシフトし、その場合に、センスタイミングマージンがワーストとなるメモリセルの低抵抗状態のデータを読み出す場合を示し、図１４（Ｂ）は、Ｖｔが低い方向にシフトし、その場合に、センスタイミングマージンがワーストとなる高抵抗状態のデータを読み出す場合を示している。なお、基本的な動作は図１３と同様であるため、以下では、相違する部分のみ説明する。
ｎＭＯＳトランジスタＱ１のＶｔが高い方向にシフトし、かつ、低抵抗状態のデータ読み出しの場合、ＬＴＣがロウとなるタイミングは、レプリカ遅延回路によって適切に遅らされるため、グローバルビット線電圧判定用ラッチ回路が、ロウと判定した後に、ロウとなり、低抵抗状態の読み出しは、正しく判定される。一方、ｎＭＯＳトランジスタＱ１のＶｔが低い方向にシフトし、かつ、高抵抗状態のデータ読み出しの場合、ＬＴＣがロウとなるタイミングは、レプリカ遅延回路によって適切に早まるため、グローバルビット線電圧判定用ラッチ回路がロウと誤判定する前にロウとなり、高抵抗状態の読み出しは正しく判定される。
上述したように、抵抗値変化型メモリセルは、低抵抗状態でも数１００ＫΩの高抵抗となるため、ビット線容量等の影響で、読み出し電圧の振幅が小さくなる。加えて、ＰＶＴ変動がある場合には、センスアンプの動作マージンが低下する。しかしながら、本変形例によれば、グローバルセンスアンプ内のグローバルビット線電圧判定用ラッチや、メモリセル選択ＭＯＳトランジスタのＰＶＴ変動依存性をモニタして、その依存性による変動も補償するため、メモリセルが抵抗値変化型メモリセルであっても、センスアンプの動作マージンの低下を防止することができる。
＜変形例２＞
図１５は、本発明において、メモリセルとして、抵抗値変化型メモリセルの変形例を含んだメモリセル５と、センスアンプの回路２を示す図である。なお、基本的な構成は図１０と同様であるため、メモリセルの部分についてのみ説明し、同様の部分については説明を省略する。
メモリセル５は、選択ｎＭＯＳトランジスタＱ５と、データを抵抗値の大小で記憶する抵抗素子Ｒｓとからなる。ｎＭＯＳトランジスタＱ５のゲートがワード線ＷＬに接続され、ドレインが抵抗素子Ｒｓの一方の端子に、ソースが電源電位ＶＤＤに接続される。抵抗素子Ｒｓの他方の端子は、ビット線ＢＬに接続される。
＜変形例３＞
図１６は、本発明においてメモリセルとして、抵抗値変化型メモリセルの変形例を含んだメモリセル６と、センスアンプ２の回路を示す図である。なお、基本的な構成は図１０と同様であるため、メモリセルの部分についてのみ説明し、同様の部分については、説明を省略する。
メモリセル選択用ｎＭＯＳトランジスタＱ５はフローティングボディ構造を有しており、ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ソースが電源電位ＶＤＤに接続され、ドレインがビット線ＢＬに接続されている。このフローティングボディにホールが蓄積された状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが低下し、オン抵抗が下がる。この時のオン電流の下限ｉ（Ｈ）ｍｉｎが、例えば、１０ｕＡとなる。また、ｎＭＯＳトランジスタＱ５のフローティングボディにホールが蓄積されていない状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが上昇しオン抵抗が上がる。この時のオン電流の上限ｉ（Ｌ）ｍａｘが、例えば、１０ｎＡとなる。
従って、図１１、図１２、図１３、図１４に示したメモリセルの動作における抵抗素子を流れる電流が、上記変形例におけるｎＭＯＳトランジスタＱ５のオン電流とほぼ等しくなるので、上記変形例のメモリセルを用いた場合の動作は、図１１、図１２、図１３、図１４とほぼ同じ制御方法で動作させることができる。
本変形例のように、メモリセルが、フローティングボディ型ＭＯＳトランジスタで構成されている場合、フローティングボディへのホールの蓄積状態に応じて、ＭＯＳトランジスタの閾値電圧Ｖｔが変化する。したがって、このＭＯＳトランジスタのＰＶＴ変動によって、センスアンプの動作マージンが低下する。しかしながら、本変形例では、メモリセル選択ＭＯＳトランジスタのＰＶＴ変動依存性をモニタして、その依存性による変動も補償するため、メモリセルがフローティングボディ型ＭＯＳトランジスタで構成されている場合あっても、センスアンプの動作マージンの低下を防止することができる。
＜変形例４＞
図１７は、本発明においてメモリセルとして抵抗値変化型メモリセルの変形例を含んだメモリセルとセンスアンプの回路を示す図である。なお、基本的な構成は、図１０と同様であるため、メモリセルの部分についてのみ説明し、同様の部分については、その説明を省略する。
メモリセル７は、ゲート絶縁膜中にチャージトッラプ領域を設けたｎＭＯＳトランジスタＱ５からなり、ｎＭＯＳトランジスタＱ５のチャージトラップ領域に、エレクトロンが蓄積された状態と、エレクトロンが蓄積されていない状態とで情報を記憶する。ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ソースが電源電位ＶＤＤに接続され、ドレインがビット線ＢＬに接続される。
ｎＭＯＳトランジスタＱ５のチャージトラップ領域に、エレクトロンが蓄積されていない状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが低下し、オン抵抗が下がる。この時のオン電流の下限ｉ（Ｈ）ｍｉｎが、例えば、１０ｕＡとなる。また、ｎＭＯＳトランジスタＱ５のチャージトラップ領域に、エレクトロンが蓄積された状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが上昇し、オン抵抗が上がる。この時のオン電流の上限ｉ（Ｌ）ｍａｘが、例えば、１０ｎＡとなる。
従って、図１１、図１２、図１３、図１４に示したメモリセルの動作における抵抗素子を流れる電流が、上記の変形例におけるｎＭＯＳトランジスタＱ５のオン電流とほぼ等しくなるので、上記の変形例のメモリセルを用いた場合の動作は、図１１、図１２、図１３、図１４と、ほぼ同じ制御方法で動作させることができる。
本変形例のように、メモリセルが、ゲート絶縁膜中にチャージトラップ領域を設けたＭＯＳトランジスタで構成されている場合、チャージトラップ領域へのエレクトロンの蓄積状態に応じて、ＭＯＳトランジスタの閾値電圧Ｖｔが変化する。したがって、このＭＯＳトランジスタのＰＶＴ変動によって、センスアンプの動作マージンが低下する。しかしながら、本変形例では、メモリセル選択ＭＯＳトランジスタのＰＶＴ変動依存性をモニタして、その依存性による変動も補償するため、メモリセルがゲート絶縁膜中にチャージトラップ領域を設けたＭＯＳトランジスタで構成されている場合あっても、センスアンプの動作マージンの低下を防止することができる。
＜変形例５＞
図１８は、本発明においてメモリセルとして抵抗値変化型メモリセルの変形例を含んだメモリセル８と、センスアンプ２の回路を示す図である。なお、基本的な構成は、図１０と同様であるため、メモリセルの部分についてのみ説明し、同様の部分については、説明を省略する。
メモリセル８は、ゲート絶縁膜に強誘電体を用いた構造のｎＭＯＳトランジスタＱ５からなり、強誘電体膜の分極の方向で情報を記憶する。ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ソースが電源電位ＶＤＤに接続され、ドレインがビット線ＢＬに接続される。
ｎＭＯＳトランジスタＱ５の強誘電体膜の分極方向が、チャネル側が正の状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが低下し、オン抵抗が下がる。この時のオン電流の下限ｉ（Ｈ）ｍｉｎが、例えば、１０ｕＡとなる。また、ｎＭＯＳトランジスタＱ５の強誘電体膜の分極方向が、チャネル側が負の状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが上昇し、オン抵抗が上がる。この時のオン電流の上限ｉ（Ｌ）ｍａｘが、例えば、１０ｎＡとなる。
従って、図１１、図１２、図１３、図１４に示したメモリセルの動作における抵抗素子を流れる電流が、上記の変形例におけるｎＭＯＳトランジスタＱ５のオン電流とほぼ等しくなるので、上記の変形例のメモリセル８を用いた場合の動作は、図１１、図１２、図１３、図１４とほぼ同じ制御方法で動作させることができる。
本変形例のように、メモリセルが、ゲート絶縁膜に強誘電体を用いたＭＯＳトランジスタで構成されている場合、強誘電体膜の分極方向が、チャネル側が正の状態であるのか、負の状態であるのかにより、ＭＯＳトランジスタのオン抵抗が変化する。したがって、このＭＯＳトランジスタのＰＶＴ変動によって、センスアンプの動作マージンが低下する。しかしながら、本変形例では、メモリセル選択ＭＯＳトランジスタのＰＶＴ変動依存性をモニタして、その依存性による変動も補償するため、メモリセルがゲート絶縁膜に強誘電体を用いたＭＯＳトランジスタで構成されている場合あっても、センスアンプの動作マージンの低下を防止することができる。
なお、本実施形態に係るセンス回路は、上述のように、製造プロセス、電源電圧、接合温度等の変動要因を補償することにより、センス回路の動作マージンが向上し、メモリのセンス動作が安定するため、高精度のデータ処理システム等にも用いることができる。
以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、本実施形態では、各ＭＯＳトランジスタの極性を上記のように構成したが、これらのＭＯＳトランジスタの極性をすべて反転させて回路を構成することも可能である。この場合、電源電位とグランドとの関係、および制御信号の極性についても反転する。
１、４、５、６、７、８・・・メモリセル
２・・・センスアンプ
３・・・グローバルセンスアンプ

Claims (20)

  1. 単一のデータ信号をゲートに入力し、増幅動作を行うシングルエンド型のセンスアンプと、
    前記センスアンプを制御する制御回路を備え、
    前記センスアンプは、少なくともメモリセルからビット線に出力される信号を増幅する前記シングルエンド型のセンスアンプである第１の電界効果トランジスタと、該第１の電界効果トランジスタの出力をグローバルビット線に接続する第２の電界効果トランジスタと、グローバルビット線電圧判定回路とを含み、
    前記制御回路は、前記第１の電界効果トランジスタのレプリカと前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも前記第２の電界効果トランジスタの導通状態から非導通状態へ遷移するタイミングあるいは前記グローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する、ことを特徴とするセンスアンプの半導体装置。
  2. 前記遅延回路が、さらに、前記メモリセルを選択する第３の電界効果トランジスタのレプリカを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記遅延回路が、さらに、前記第２の電界効果トランジスタのレプリカを含むことを特徴とする請求項１に記載の半導体装置。
  4. 前記遅延回路は、さらに、前記メモリセルを選択する第３の電界効果トランジスタのレプリカと前記第２の電界効果トランジスタのレプリカとを含み、
    前記第３の電界効果トランジスタのレプリカの出力が、前記第１の電界効果トランジスタのレプリカに接続され、
    前記第１の電界効果トランジスタのレプリカの出力が、前記第２の電界効果トランジスタのレプリカに接続され、
    前記第２の電界効果トランジスタのレプリカの出力が、前記グローバルビット線電圧判定回路のレプリカに接続される、ことを特徴とする請求項１に記載の半導体装置。
  5. 前記遅延回路が、さらに、前記ビット線容量のレプリカを含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記遅延回路が、さらに、前記グローバルビット線容量のレプリカを含むことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
  7. 前記遅延回路は、さらに、前記ビット線容量のレプリカと、前記グローバルビット線容量のレプリカとを含み、
    前記ビット線容量のレプリカは、前記第３の電界効果トランジスタのレプリカに接続され、
    前記グローバルビット線容量のレプリカは、前記第２の電界効果トランジスタのレプリカに接続される、ことを特徴とする請求項４に記載の半導体装置。
  8. 前記メモリセルが、キャパシタと電界効果トランジスタとで構成されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
  9. 前記メモリセルが、抵抗と電界効果トランジスタで構成されていることを特徴とする請求項１から請求項４に記載の半導体装置。
  10. 前記メモリセルが、フローティングボディ型電界効果トランジスタで構成されていることを特徴とする請求項１から請求項４に記載の半導体装置。
  11. 前記メモリセルが、ゲート絶縁膜中にチャージトラップ領域を設けた電界効果トランジスタで構成されていることを特徴とする請求項１から請求項４に記載の半導体装置。
  12. 前記メモリセルが、ゲート絶縁膜に強誘電体を用いた電界効果トランジスタで構成されていることを特徴とする請求項１から請求項４に記載の半導体装置。
  13. 前記センスアンプは、更に、前記グローバルビット線電圧判定回路の出力を前記グローバルビット線に接続する第４の電界効果トランジスタと、前記グローバルビット線のデータを前記ビット線に接続する第５の電界効果トランジスタ備え、
    前記第４の電界効果トランジスタと前記第５の電界効果トランジスタは、前記グローバルビット線電圧判定回路の出力のリードデータまたは前記半導体装置外からのライトデータを前記メモリセルへ書き込む電界効果トランジスタである、ことを特徴とする請求項１に記載の半導体装置。
  14. 情報を記憶するメモリ素子と、
    前記メモリ素子をビット線へ接続する第３の電界効果トランジスタと、
    前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタに接続され、前記第１の電界効果トランジスタの出力をグローバルビット線へ接続する第２の電界効果トランジスタと、
    前記グローバルビット線に接続され、前記グローバルビット線の信号を判定するグローバルビット線電圧判定回路と、
    前記第１の電界効果トランジスタのレプリカと前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路と、
    前記遅延回路の出力信号により、少なくとも前記第２の電界効果トランジスタの導通状態から非導通状態へ遷移するタイミングを制御する制御回路と、
    を備えることを特徴とする半導体装置。
  15. 更に、前記グローバルビット線電圧判定回路は、前記グローバルビット線と前記グローバルビット線電圧判定回路の入力側とを接続する第６の電界効果トランジスタを備え、
    前記制御回路は、前記遅延回路の出力信号により、前記第６の電界効果トランジスタの導通状態から非導通状態へ遷移するタイミングを制御する、ことを特徴とする請求項１４に記載の半導体装置。
  16. 更に、前記グローバルビット線電圧判定回路は、前記グローバルビット線と前記グローバルビット線電圧判定回路の出力側とを接続する第４の電界効果トランジスタを備え、
    前記グローバルビット線電圧判定回路は、前記第６の電界効果トランジスタが導通状態から非導通状態へ遷移した後、前記第４の電界効果トランジスタが非導通状態から導通状態へ遷移することによって、前記グローバルビット線電圧判定回路のデータ情報を前記グローバルビット線へ書き込む、ことを特徴とする請求項１５に記載の半導体装置。
  17. 更に、前記グローバルビット線と前記ビット線とを接続し、前記メモリ素子へデータを書き込むための第５の電界効果トランジスタ備え、
    前記グローバルビット線電圧判定回路の書き込みによって、前記グローバルビット線の電圧は、前記第６の電界効果トランジスタが導通状態であった時の前記グローバルビット線の電圧から反転した異なる電圧であることを示す再書き込みデータの電圧に遷移する、ことを特徴とする請求項１５に記載の半導体装置。
  18. 更に、前記グローバルビット線と前記グローバルビット線電圧判定回路の出力側とを接続する第４の電界効果トランジスタを備え、
    更に、前記グローバルビット線電圧判定回路は、
    前記グローバルビット線と前記グローバルビット線電圧判定回路の入力側とを接続する第６の電界効果トランジスタと、
    前記グローバルビット線電圧判定回路の入力側と外部からの書き込みデータ線とを接続する第７の電界効果トランジスタと、
    前記グローバルビット線と前記ビット線とを接続し、前記メモリ素子へデータを書き込むための第５の電界効果トランジスタとを備え、
    書き込み時、前記第６の電界効果トランジスタが非導通、前記第７の電界効果トランジスタと前記第４の電界効果トランジスタと前記第５の電界効果トランジスタが共に導通になることによって、前記グローバルビット線電圧判定回路の前記書き込みデータが、前記グローバルビット線と前記ビット線を経由して前記メモリ素子へ書き込まれる、ことを特徴とする請求項１４に記載の半導体装置。
  19. 前記遅延回路が、さらに、前記第３の電界効果トランジスタのレプリカと、前記第２の電界効果トランジスタのレプリカを含むことを特徴とする請求項１４に記載の半導体装置。
  20. 前記遅延回路は前記第３の電界効果トランジスタのレプリカと、前記第２の電界効果トランジスタのレプリカとを更に含み、
    前記第３の電界効果トランジスタのレプリカの出力が、前記第１の電界効果トランジスタのレプリカに接続され、
    前記第１の電界効果トランジスタのレプリカの出力が、前記第２の電界効果トランジスタのレプリカに接続され、
    前記第２の電界効果トランジスタのレプリカの出力が、前記グローバルビット線電圧判定回路のレプリカに接続される、ことを特徴とする請求項１４に記載の半導体装置。
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