WO2019087769A1 - 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法 - Google Patents

抵抗変化型メモリ装置の読み出し回路及びその読み出し方法 Download PDF

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WO2019087769A1
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potential
gate
transistor
reference transistor
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PCT/JP2018/038563
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田野井　聡
哲郎 遠藤
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国立大学法人東北大学
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Definitions

  • the present invention relates to a read circuit of a resistance change memory device and a method of reading the same.
  • a resistance change memory device in which a memory cell is configured using a resistance change memory element is known.
  • a memory device for example, a ReRAM (Resistive Random Access Memory) including a memory element whose electric resistance changes due to an electric field induced giant resistance change, a ferroelectric memory (Ferroelectric Random) using a ferroelectric capacitor as a memory element (Access Memory), a magnetoresistive memory device using a tunnel magnetoresistive effect and a magnetic tunnel junction (Magnetic Tunnel Junction) element as a memory element.
  • ReRAM Resistive Random Access Memory
  • the read circuit of the memory device as described above has a reference cell that serves as a reference for determining stored data.
  • the reference cell is adjusted to exhibit an intermediate resistance value between the high resistance state and the low resistance state of the storage element of the memory cell.
  • a precharge method see, for example, Patent Document 1
  • a pull-up method see, for example, Patent Document 2
  • the data reading in the precharging method utilizes parasitic capacitances of the bit line connected to the memory cell and the dummy bit line connected to the reference cell, and performs the precharging operation and the reading operation in order.
  • the precharging operation charges are supplied to bit lines and dummy bit lines through bit line loads including switch elements, and these are charged (precharged) to a specific potential.
  • the bit line and the dummy bit line are discharged through the memory cell and the reference cell, and the discharge rate at this time, that is, the difference between the potentials of the bit line and the dummy bit line during discharge is detected.
  • the pull-up current is supplied from the bit line load circuit to the memory cell through the bit line, and the pull-up current is supplied from the bit line to the reference cell through the dummy bit line.
  • a read operation for detecting the potential difference between the line and the dummy bit line is performed.
  • MOS type As a reference cell, for example, one that applies a predetermined gate voltage to a reference transistor, which is a MOS transistor whose drain is connected to a bit line, and causes the reference transistor to function as a resistor of the reference cell (hereinafter referred to as MOS type) is known. (See, for example, Patent Document 3). In addition, one using the same storage element as the memory cell (hereinafter referred to as a storage element type) is known.
  • a plurality of low resistance state storage elements and a high resistance state storage element are connected to configure one reference cell.
  • FIG. 22 shows the configuration of a conventional storage element type reference cell 90.
  • the reference cell 90 has four sub-circuits 91 connected in parallel.
  • Each sub circuit 91 initializes a series circuit in which two high resistance state MTJ elements 93a and 93b and two low resistance state MTJ elements 93c and 93d are connected in series, and the MTJ elements 93a to 93d.
  • the transistors 94a to 94d and 95a to 95c and the switch element 96 are provided. In the case of initialization, the switch elements 96 are turned on, and the transistors 94a to 94d and 95a to 95c are combined and turned on to sequentially flow the write current to the MTJ elements 93a to 93d.
  • the MTJ elements 93a to 93d are set to either the high resistance state or the low resistance state. For example, turning on the transistor 94 a and the transistor 95 a causes the MTJ element 93 a to be in a high resistance state. In addition, turning on the transistor 95c and the transistor 94d brings the MTJ element 93d into a low resistance state.
  • the reference cell of the above storage element type can be used for reading data of either the precharge method or the pull-up method, one or more initialization transistors are required for each storage element.
  • the circuit area of the MOS type reference cell can be made smaller than that of the memory element type, the difference in potential between the bit line and the dummy bit line is detected while the potential of the dummy bit line changes.
  • the operation margin is small, which is not suitable. That is, since the resistance value of the reference transistor changes depending on the potential of the dummy bit line, the period during which the potential difference between the bit line and the dummy bit line corresponding to the data to be read out from the memory cell is obtained is extremely short. It was difficult to read out the data.
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a readout circuit of a resistance change type memory device capable of achieving reduction in area while being advantageous to power saving and a readout method thereof. .
  • a first bit line to which the memory cell is connected is paired with the first bit line.
  • the potential of the gate of the reference transistor in the same direction as the change of the potential of the second bit line Those having a feedback portion that changes.
  • the memory cell stores data based on a potential difference between a first bit line to which a memory cell including a resistance change type memory element is connected and a second bit line to which a reference cell is connected.
  • a current from the second bit line flows through a reference transistor connected to the second bit line when reading data.
  • the potential of the second bit line is fed back to the gate of the reference transistor so as to change the potential of the gate.
  • the potential of the second bit line is fed back to the gate of the reference transistor, and the potential of the gate of the reference transistor is changed according to the change of the potential of the second bit line. Is maintained substantially constant regardless of the change in the potential of the second bit line. Therefore, the area can be reduced by using the reference transistor, and data reading by the precharge method can be performed while securing the operation margin, and the first bit can be early in the data read by the pull-up method. It becomes possible to detect the potential difference between the line and the second bit line, and power can be saved.
  • FIG. 2 is a circuit diagram showing a main part of the resistance change type memory device of the first embodiment. It is a circuit diagram showing a sense circuit part. It is a graph which shows typically the change of the electric potential of the gate and source of a reference transistor, and a dummy bit line. It is a graph which shows the result of simulation of change of electric potential of a bit line and a dummy bit line. It is a graph which shows the result of simulation of change of electric potential of a bit line in case a feedback part is not provided in a reference cell, and a dummy bit line. It is a graph which shows the result of simulation of the output of a sense amplifier in case a memory cell is storing data "1".
  • FIG. 7 is a circuit diagram showing a sense circuit unit of a resistance change type memory device of a second embodiment. It is a graph which shows the simulation result of the electric potential change of a pair of signal wire
  • FIG. 13 is a circuit diagram showing a pull-up type sense circuit unit of the resistance change type memory device of the third embodiment; It is a graph which shows the result of simulation of change of electric potential of each signal wire in a 3rd embodiment.
  • FIG. 7 is a circuit diagram showing a feedback unit that feeds back the potential of the dummy bit line to the gate of the reference transistor by a MOS diode. It is a circuit diagram showing a feedback part which feeds back a dummy bit line potential to a gate of a reference transistor by a source follower circuit.
  • FIG. 5 is an explanatory drawing showing an example of the layout of a memory array in which memory cells and a reference are connected to a common bit line.
  • FIG. 17 is an explanatory drawing showing another example of the layout of a memory array in which memory cells and a reference are connected to a common bit line. It is a circuit diagram showing a conventional reference cell.
  • the memory device 10 includes a memory array in which a plurality of memory cells 12 and reference cells 14 are arranged in a matrix. ing. Further, in each column of the memory array, a sense circuit unit 15 is provided. In FIG. 1, only one memory cell 12 and one reference cell 14 provided corresponding to the column thereof and the sense circuit portion 15 are illustrated. Further, although not shown, the memory device 10 is provided with a peripheral circuit including a column decoder and a row decoder for selecting the memory cell 12 and the reference cell 14 through the various signal lines and supplying a potential.
  • bit line BL as a first bit line is provided for each column
  • word line WL as a first word line is provided for each row.
  • Bit line BL extends in the column direction (vertical direction in the drawing)
  • word line WL extends in the row direction (horizontal direction in the drawing).
  • the memory cell 12 is provided at the intersection of the bit line BL and the word line WL.
  • the memory cells 12 in the same column are connected to the same bit line BL, and the memory cells 12 in the same row are connected to the same word line WL.
  • dummy bit lines DBL as second bit lines are respectively provided corresponding to the respective columns, and in the row in which each reference cell 14 is arranged, a dummy word as a second word line A line DWL is provided.
  • Dummy bit line DBL extends in the column direction, and dummy word line DWL extends in the row direction.
  • a reference cell 14 is connected to each dummy bit line DBL.
  • Each reference cell 14 is connected to the dummy word line DWL.
  • a memory cell 12 to be read When data is read, a memory cell 12 to be read is connected, and a bit line whose potential changes in a manner based on data stored in the memory cell 12 is a first bit line.
  • the bit line connected to the reference cell 14 used when reading data from the memory cell 12 is the second bit line.
  • the word line selecting the row of the memory cell 12 to be read is the first word line, and the word line selecting the row of the reference cell 14 used when reading the memory cell 12 is the second word.
  • the memory cell 12 includes an MTJ (Magnetic Tunnel Junction) element (magnetic tunnel junction element) 17 as a resistance change type storage element, and a selection transistor 18 of an NMOS transistor.
  • MTJ element 17 Magnetic Tunnel Junction element
  • the memory cell 12 can store one bit in the magnetization state of the MTJ element 17, that is, the magnetization direction of the magnetization free layer with respect to the magnetization fixed layer in which the magnetization direction is fixed.
  • the MTJ element 17 is in a low resistance state in which the resistance value is small when the magnetization directions of the magnetization fixed layer and the magnetization free layer coincide with each other, and the magnetization of the magnetization free layer is opposite to the magnetization fixed layer. In the antiparallel state, a high resistance state is obtained in which the resistance value is large.
  • the MTJ element 17 is assigned a low resistance state to data "0" and a high resistance state to data "1".
  • the resistance value in the low resistance state of the MTJ element 17 is RL
  • the resistance value in the high resistance state is RH
  • the MTJ element 17 and the selection transistor 18 are connected in series, and the series circuit is connected between the bit line BL and the ground at the time of reading. Specifically, one end of the MTJ element 17 is connected to the bit line BL, the other end is connected to the drain of the selection transistor 18, and the source of the selection transistor 18 is connected to the first source line SL1.
  • the source line SL1 is grounded via a first source line switch unit (not shown) connected thereto.
  • the gate of the selection transistor 18 is connected to the word line WL, and the connected word line WL is turned on by activation (H level) by the row decoder.
  • the word line WL of the row to be written or read is activated.
  • the potential of the bit line BL to which the memory cell 12 to which data is to be written is connected is higher than the source line according to the data (1 or 0) to be written.
  • the direction of the write current flowing to the MTJ element 17 is changed.
  • the state is switched between the state where the bit line BL is grounded and the state where it is connected to the power supply voltage VDD, and the state where the first source line SL1 is connected to the power supply voltage VDD and the state where it is grounded. Switch.
  • the state of connection of the first source line SL1 is switched by the above-described first source line switch unit.
  • the reference cell 14 constitutes a read circuit 20.
  • the read circuit 20 is for reading data stored in the memory cell 12 and includes, in addition to the reference cell 14, a bit line BL, a dummy bit line DBL, a sense circuit unit 15 and the like.
  • a precharge method is employed as a data read method, and the data read by the read circuit 20 includes a precharge operation for precharging (charging) parasitic capacitance of the bit line BL and the dummy bit line DBL.
  • There is a read operation which is performed in a read period after the precharge operation, and detects a difference in discharge speed between the bit line BL and the dummy bit line DBL as a potential difference.
  • the reference cell 14 generates a dummy bit line potential V DBL which becomes a high or low reference potential of the bit line potential V BL of the bit line BL in the dummy bit line DBL in the read operation.
  • the reference cell 14 includes a reference transistor 27, a selection transistor 28, and a feedback unit 30.
  • the reference transistor 27 and the selection transistor 28 are both NMOS transistors.
  • the reference transistor 27 and the selection transistor 28 are connected in series, and the series circuit is connected between the dummy bit line DBL and the ground. Specifically, in the reference transistor 27, the drain is connected to the dummy bit line DBL, and the source is connected to the drain of the selection transistor. The selection transistor 28 is connected to a second source line SL2 whose source is grounded. The gate of the reference transistor 27 is connected to the feedback unit 30, and the gate potential V g is controlled by the feedback unit 30. The select transistor 28 has its gate connected to the dummy word line DWL, and is turned on by activation (H level) of the dummy word line DWL by the row decoder.
  • the bit line to which the memory cell 12 is connected can be the first bit line and the second bit line as described later
  • the second source line switch unit (similar to the first source line switch unit Not shown) is connected to the second source line SL2, and the second source line switch unit switches between the state where the second source line SL2 is connected to the power supply voltage VDD and the state where it is grounded.
  • the feedback unit 30 feeds back the dummy bit line potential V DBL of the dummy bit line DBL to the gate of the reference transistor 27, and according to the change of the dummy bit line potential V DBL , the gate potential V g of the reference transistor 27 in the same direction. Change.
  • the feedback unit 30 includes capacitors 31 and 32 and a switch element 33.
  • One end of the capacitor 31 as a bit line side electrostatic capacitance component is connected to the dummy bit line DBL, and the other end is connected to the gate of the reference transistor 27.
  • the capacitor 31 connected in this manner capacitively couples the dummy bit line DBL and the gate of the reference transistor 27, and in the read period, cooperates with the capacitor 32 in accordance with the decrease in the dummy bit line potential V DBL.
  • the gate potential V g of 27 is also lowered.
  • the capacitance on the bit line side does not necessarily have to be provided in the form of an element, and the capacitance between the gate and drain can be set to a bit line by sufficiently increasing the capacitance between the gate and drain (feedback capacitance) of the reference transistor 27 It is also possible to implement as a side capacitance component.
  • One end of the capacitor 32 as a ground-side electrostatic capacitance component is connected to the gate of the reference transistor 27, and the other end is grounded.
  • the capacitor 32 is provided to keep the gate potential V g of the reference transistor 27 stable against noise. Further, as described later, the amount of change in the gate potential V g of the reference transistor 27 in the read operation can be adjusted by appropriately setting the capacitance of the capacitor 31 and the capacitance of the capacitor 32.
  • the capacitors 31 and 32 are formed, for example, as MOS capacitors.
  • the ground-side capacitance component does not necessarily have to be provided in the form of an element, as with the bit line-side capacitance component.
  • a predetermined equivalent capacitance is provided between the gate of reference transistor 27 and the ground so that the amount of change in gate potential V g can be appropriately adjusted by the wiring capacitance or the parasitic capacitance of switch element 33 as the ground side electrostatic capacitance component. It should just be implemented.
  • the capacitor 31 is a bit line side capacitor
  • the capacitor 32 is a ground side capacitor.
  • the switch element 33 is connected to the gate of the reference transistor 27, and the other end is connected to a potential supply unit (not shown) that outputs the initial gate potential VR1 .
  • the switch element 33 is formed of, for example, a transistor, and is turned on at the time of precharge operation to set the gate potential V g of the reference transistor 27 to the initial gate potential V R1 .
  • the switch element 33 is turned off during the read operation.
  • the initial gate potential V R1 is a gate potential V g that makes the equivalent resistance (on-resistance between drain and source) Ron of the reference transistor 27 equal to the intermediate resistance value R AVE at the start of the read period.
  • the initial gate potential V R1 can be determined based on the characteristics of the reference transistor 27 with the initial bit line potential V B0 , which is the potential at the start of the read period of the dummy bit line DBL, as the drain potential of the reference transistor 27.
  • bit line potential VBL of bit line BL and dummy bit line potential V DBL of dummy bit line DBL are set to the same initial bit line potential VB0 .
  • the above-described potential supply unit includes, for example, a circuit in which a plurality of the same MTJ elements as the memory cell 12 are connected, and the circuit changes the initial gate potential VR1 . Thereby, the variation compensation and the temperature compensation for the variation of the manufacturing process of the MTJ element are performed.
  • the initial gate potential VR1 By supplying the initial gate potential VR1 to each reference cell 14 of the memory device 10 from, for example, one potential supply unit, an increase in the circuit area of the memory device 10 can be suppressed.
  • the feedback unit 30 configured as described above stably maintains the equivalent resistance Ron of the reference transistor 27 at the intermediate resistance value R AVE in the reading period (the entire period or most of the period). That is, assuming that the source potential of the reference transistor 27 is V s and the threshold voltage is V t , “(V g ⁇ V s ) ⁇ ⁇ (V DBL ⁇ V s ) + V t ⁇ ⁇ V t ” in the readout period.
  • the initial bit line potential V B0 , the initial gate potential V R1 , the capacitance of the capacitors 31 and 32, and the threshold voltage V t of the reference transistor 27 are appropriately selected so as to satisfy the condition.
  • the sense circuit unit 15 is connected to the bit line BL and the dummy bit line DBL.
  • the sense circuit unit 15 includes a bit line BL to which the memory cell 12 to be read is connected during the read operation, and a dummy bit line DBL to which the reference cell 14 is connected in pair with the bit line BL. Detect the potential difference.
  • the sense circuit unit 15 in this example includes a precharge circuit 36, a potential limiting circuit 37, and a sense amplifier 38.
  • the precharge circuit 36 includes transistors PR1 and PR2 as bit line loads, and the potential limiting circuit 37 includes transistors 37a and 37b.
  • the transistors PR1 and PR2 are PMOS transistors, and the transistors 37a and 37b are NMOS transistors.
  • the sources of the transistors PR1 and PR2 are connected to the power supply voltage VDD.
  • the transistors PR1 and PR2 are connected to the bit line BL and the dummy bit line DBL via the potential limiting circuit 37, respectively. That is, the drain of the transistor PR1 is connected to the drain of the transistor 37a, and the source of the transistor 37a is connected to the bit line BL.
  • the drain of the transistor PR2 is connected to the drain of the transistor 37b, and the source of the transistor 37b is connected to the dummy bit line DBL.
  • the transistors PR1 and PR2 are turned on when the precharge signal / PRC is activated (L level). Precharge signal / PRC is activated during the precharge operation. As a result, the power supply voltage VDD is applied to the bit line BL and the dummy bit line DBL via the potential limiting circuit 37, thereby precharging the bit line BL and the dummy bit line DBL.
  • the gate voltage Vgn is applied to each gate at the time of precharge operation.
  • the bit line potential VBL and the dummy bit line potential V DBL in the precharging operation are limited to the initial bit line potential VB0 smaller than the power supply voltage VDD and precharged to prevent read disturbance.
  • the sense amplifier 38 is connected to the bit line BL and the dummy bit line DBL.
  • the sense amplifier 38 detects the difference in potential between the bit line potential V BL and the dummy bit line potential V DBL during discharging of the bit lines BL and the dummy bit line DBL in the read period.
  • the sense amplifier 38 is composed of inverters INV1 and INV2, transistors 41 to 43 of PMOS transistors, and transistors 49a and 49b of NMOS transistors.
  • the inverter INV1 is composed of transistors 45 and 46
  • the inverter INV2 is composed of transistors 47 and 48.
  • the transistors 45 and 47 are PMOS transistors
  • the transistors 46 and 48 are NMOS transistors.
  • the power supply voltage VDD is connected to the source of the transistor 41, and the drain is connected to each source of the transistors 42 and 43.
  • the transistor 41 is turned on by activation (L level) of the sense signal / SE input to the gate, and starts the operation of the sense amplifier 38.
  • Sense signal / SE is activated simultaneously with the start of the sense enable period set in the read period.
  • the transistor 42 has the gate connected to the bit line BL, and the drain connected to the source of the transistor 45.
  • the dummy bit line DBL is connected to the gate, and the drain is connected to the source of the transistor 47.
  • the gates of the transistors 45 and 46 are connected to each other.
  • the drain of the transistor 45 is connected to the drain of the transistor 46.
  • the connection point between the drains of these transistors 45 and 46 is the output node n1 of the inverter INV1.
  • the gates of the transistors 47 and 48 are connected to each other, and the output node n1 is connected to this.
  • the drain of the transistor 47 is connected to the drain of the transistor 48.
  • the connection point between the drains of these transistors 47 and 48 is the output node n2 of the inverter INV2. Further, the output node n2 is connected to the gates of the transistors 45 and 46.
  • the transistors 49a and 49b initialize the sense amplifier 38 by setting the output nodes n1 and n2 to L level.
  • the drain of the transistor 49a is connected to the output node n1, and the source is grounded.
  • the drain of the transistor 49b is connected to the output node n2, and the source is grounded.
  • the sense signal / SE is input to each gate of the transistors 49a and 49b.
  • the transistors 49a and 49b are turned on by the inactivated (H level) sense signal / SE at the time of the precharge operation before the read operation, that is, before the read period, and set the output nodes n1 and n2 to L level.
  • the transistors 49a and 49b are turned off by activation of the sense signal / SE, and allow the potentials of the output nodes n1 and n2 to change.
  • the sense amplifier 38 configured as described above outputs complementary output signals / D and D from the output nodes n1 and n2 based on the potential difference between the bit line potential V BL and the dummy bit line potential V DBL .
  • memory cell 12 stores data "1”
  • it outputs L-level output signal / D from output node n1, and outputs H-level output signal D from output node n2.
  • memory cell 12 stores data "0”
  • the capacitances of the capacitors 31 and 32 of the feedback unit 30 will be described.
  • the start of the operation of the sense amplifier 38 due to the activation of the sense signal / SE is referred to as the read start
  • the time when the state of the sense amplifier 38 is stably determined is referred to as the read completion time.
  • the capacitance of the capacitor 31 is C 31
  • the charge at the read start time is Q 31s
  • the charge at the read completion time is Q 31 f
  • the capacity of the capacitor 32 is C 32
  • the charge at the read start time is Q 32s
  • the charge at the read completion time is assumed to be Q 32 f .
  • the charge of capacitor 31 is positive with the electrode of capacitor 31 connected to dummy bit line DBL as the positive electrode
  • the charge of capacitor 32 is positive and negative with the electrode of capacitor 32 connected to the gate of reference transistor 27 as the positive electrode.
  • the dummy bit line potential V DBL at the read completion time is set to V Bf
  • the gate potential V g of the reference transistor 27 is set to V gf .
  • the value (V gf ⁇ V R1 ) in the equation (7) is the potential change ⁇ V g of the gate potential V g of the reference transistor 27, the value (V gf ⁇ V R1 ) can be modified as the following equation (8).
  • the capacitance C of each capacitor 31, 32 31 and C 32 can be adjusted as appropriate.
  • the reference transistor 27 is in a linear state during most of the read operation (period). Do. That is, adjustment is made so that “(V g ⁇ V s ) ⁇ ⁇ (V DBL ⁇ V s ) + V t ⁇ ” holds. By this adjustment, it becomes possible to stably maintain the equivalent resistance Ron of the reference transistor 27 in the read period at the intermediate resistance value R AVE .
  • gate potential V g changes in response to a change in dummy bit line potential V DBL
  • gate potential V g changes in parallel in the same direction as dummy bit line potential V DBL in the reading period.
  • the ratio of the capacitances C 31 and C 32 of the capacitors 31 and 32 is adjusted based on the above equation (8) so that the rate of change of the gate potential V g is less than the rate of change of the dummy bit line potential V DBL .
  • the gate potential V g in response to a change in the dummy bit line potential V DBL is changed, it means that the gate voltage V g starts to change after a slight response time from a change in the dummy bit line potential V DBL Do.
  • the gate potential V g changes in parallel in the same direction as the dummy bit line potential V DBL means that, in this example, the gate potential V g is substantially simultaneously lowered as the dummy bit line potential V DBL is lowered.
  • V g -V s ⁇ V t during the read period (preferably "(V g -V s) ⁇ ⁇ (V DBL -V s) + V t ⁇ ⁇ V t ") to maintain and read
  • "(V g -V s ) VV t " is set.
  • the ratio of the capacitances C 31 and C 32 of the capacitors 31 and 32 is adjusted based on the equation (8), and the gate width and gate length of the reference transistor 27 and the initial gate potential V R1 are appropriately determined.
  • the gate potential V g is slightly delayed from the timing when the dummy bit line potential V DBL does not change. It is good to adjust to such an extent that it does not change.
  • the capacitor 31 of the feedback unit 30 may be replaced with a circuit in which the capacitor and the resistor r are connected in series.
  • the gate potential V g which varies with a delay by a predetermined time constant ⁇ is obtained.
  • the time constant ⁇ can be adjusted in size by “r”.
  • a precharge operation is performed.
  • the gate voltage Vgn is applied to the transistors 37 a and 37 b of the potential limiting circuit 37.
  • the precharge signal / PRC is activated to turn on the transistors PR1 and PR2, and the switch element 33 of the reference cell 14 is turned on.
  • the power supply potential VDD is applied to the bit line BL and the dummy bit line DBL through the transistors 37a and 37b, respectively, and the bit line BL and the dummy bit line DBL are precharged.
  • the bit line potential VBL and the dummy bit line potential V DBL rise, and become constant at the initial bit line potential VB0 .
  • the switch element 33 is turned on, the capacitor 31 is charged, the gate potential V g of the reference transistor 27 is the initial gate voltage V R1. At this time, one end of the capacitor 31 is the initial bit line potential VB0 , and the other end is the initial gate potential VR1 .
  • sense signal / SE is inactivated (H level). Therefore, transistors 49a and 49b are turned on, output nodes n1 and n2 are set to L level, and sense amplifier 38 is initialized. Therefore, output nodes n1 and n2 are at the same potential.
  • bit line potential V BL and dummy bit line potential V DBL become initial bit line potential V B0 and gate potential V g becomes initial gate potential V R 1 as described above.
  • the precharge signal / PRC is deactivated (H level)
  • the transistors PR1 and PR2 are turned off, and the switch element 33 is turned off.
  • the application of the gate voltage Vgn to the potential limiting circuit 37 is stopped.
  • the precharging operation is completed.
  • the word line WL and the dummy word line DWL are simultaneously activated, and in the reading period, the reading operation is started.
  • the select transistor 18 of the memory cell 12 and the select transistor 28 of the reference cell 14 are simultaneously turned on.
  • the select transistor 18 When the select transistor 18 is turned on, the charge of the bit line BL charged in the precharge operation is discharged through the MTJ element 17 and the select transistor 18 (discharge current flows), and the bit line potential V BL is the initial bit line potential Gradually decrease from V B0 . Since the discharge speed of the bit line BL at this time is determined by a time constant depending on a fixed resistance value of the MTJ element 17, it corresponds to the data stored in the memory cell 12.
  • the select transistor 28 of the reference cell 14 when the select transistor 28 of the reference cell 14 is turned on, the charge of the dummy bit line DBL charged in the precharge operation is discharged through the reference transistor 27 and the select transistor 28 (discharge current flows) .
  • the discharge speed of the dummy bit line DBL at this time is determined by the equivalent resistance Ron of the reference transistor 27.
  • the dummy word line DWL when the dummy word line DWL is activated, the dummy bit line potential V DBL gradually decreases from the initial bit line potential V B0 .
  • the source potential V s of the reference transistor 27 decreases.
  • the decrease of the dummy bit line potential V DBL is fed back to the gate of the reference transistor 27 through the capacitor 31 of the feedback unit 30.
  • the equivalent resistance of the reference transistor 27 in the read period is Ron is stably maintained at the intermediate resistance value R AVE .
  • sense signal / SE is activated.
  • the transistor 41 is turned on and the transistors 49a and 49b are turned off.
  • changes in the potentials of the output nodes n1 and n2 that have been made equal are allowed.
  • the difference in potential between the bit line potential V BL and the dummy bit line potential V DBL propagates as the difference in potential of the output node n1, n2 through the transistor 42 and 43.
  • the height of the bit line potential V BL for dummy bit line potential V DBL is, as the potential level of the output node n2 with respect to the potential of the output node n1, the difference in potential occurs in the output node n1 and the output node n2.
  • VDD H level
  • the MTJ element 17 when the memory cell 12 stores data “1”, the MTJ element 17 is in a high resistance state and has a resistance value higher than the equivalent resistance Ron of the reference transistor 27 of the reference cell 14. Therefore, the discharge rate of the bit line potential V BL is slower than the discharge rate of the dummy bit line potential V DBL, the bit line potential V BL is higher than the dummy bit line potential V DBL. As a result, the potential of the output node n2 becomes higher than that of the output node n1, the output node n1 becomes L level, and the output node n2 becomes H level. As a result, the L level output signal / D from the output node n1 and the H level output signal D from the output node n2 are output, and data "1" is obtained.
  • the MTJ element 17 is in a low resistance state and has a resistance value lower than the equivalent resistance Ron of the reference transistor 27 of the reference cell 14. Therefore, the discharge rate of the bit line potential V BL is faster than the discharge rate of the dummy bit line potential V DBL, the bit line potential V BL is lower than the dummy bit line potential V DBL. As a result, the potential of the output node n1 becomes higher than that of the output node n2, the output node n1 becomes H level, and the output node n2 becomes L level. As a result, the H-level output signal / D from the output node n1 and the L-level output signal D from the output node n2 are output, and data "0" is obtained.
  • the precharge operation and the read operation are sequentially performed to read data from memory cell 12, and output signals D and / D corresponding to the data stored in memory cell 12 are output. Be done.
  • equivalent resistance Ron when equivalent resistance Ron is adjusted to have intermediate resistance value R AVE at a certain time during discharge of dummy bit line DBL, equivalent resistance Ron is equal to or less than discharge of dummy bit line potential V DBL.
  • the intermediate resistance value R AVE is too high, and at the end of the discharge, the equivalent resistance Ron shows a change such that the intermediate resistance value R AVE is too low, and the desired characteristics can not be obtained.
  • dummy bit line potential V DBL is effective between each bit line potential V BL showing a change corresponding to MTJ element 17 in the low resistance state and high resistance state.
  • the senseable period with the difference is extremely short, and the operation margin can not be secured.
  • the 27 equivalent resistance Ron is stably maintained at the intermediate resistance value R AVE .
  • dummy bit line potential V DBL is effective between each bit line potential V BL showing a change corresponding to MTJ element 17 in the low resistance state and high resistance state.
  • the senseable period with the difference is long, and there is a sufficient operating margin.
  • the read circuit 20 in this example is of the pre-charge type as described above, and detects the potential difference at the time of discharge between the precharged bit line BL and the dummy bit line DBL. It is not necessary to detect the magnitude of the current flowing constantly, which is advantageous for power saving. For example, power consumption in data reading in this example can be reduced to about 1/10 of data reading in the pull-up method.
  • the reference cell 14 is of the MOS type that causes the reference transistor 27 to function as a resistor, the circuit area is smaller than that of a reference cell using an MTJ element.
  • the feedback unit 30 as a threshold for identifying the level of the bit line potential V BL, stable for accurate dummy bit line potential V DBL is obtained, the bit line potential V BL and data corresponding to the data "1” It is possible to reduce the difference from the bit line potential V BL corresponding to “0”. This means that the read current (discharge current) flowing to the MTJ element 17 corresponding to the data "1" and the data "0” can be reduced when the bit line BL is discharged. In the MTJ element 17, the write current for changing the magnetization state is made larger than the read current, but if the read current is made smaller, the scaling of the MTJ element 17 can be made to make the write current smaller accordingly. Become. As a result, it is possible to reduce the power consumption including the write operation of the memory device 10.
  • FIG. 4 shows changes in the read period of each bit line potential V BL and dummy bit line potential V DBL when memory cell 12 stores data “1” and data “0” in the configuration of read circuit 20.
  • the simulation results of the word line WL, the dummy word line DWL, and the changes in the potentials of the precharge signal / PRC are shown.
  • FIG. 5 similarly shows the simulation results of changes in the read periods of each bit line potential VBL and the dummy bit line potential V DBL in the above comparison configuration.
  • the dummy bit line potential V DBL is the bit line potential V BL corresponding to the data “1” during the discharge. It can be seen that the equivalent resistance Ron of the reference cell 14 is substantially maintained at the above-described intermediate resistance value R AVE by the feedback unit 30 at a potential intermediate between the bit line potential V BL storing the data “0” and data “0”.
  • a period during which the dummy bit line potential V DBL can exceed 60 mV (
  • ) for any bit line potential V BL of data “1” and data “0” can be sensed t SE
  • the senseable period t SE was 1.56 nsec.
  • the sense period t SE is approximately 2.7 times the length of the sensing period t SE which will be described later comparison configuration.
  • the dummy bit line potential V DBL is higher than the bit line potential V BL corresponding to data “1” immediately after the discharge starts, and thereafter data “1” and “0 Potential corresponding to each bit line potential V.sub.BL.
  • the difference with the bit line potential V BL corresponding to the data “1” becomes large, but the difference with the bit line potential V BL corresponding to the data “0” becomes small, and the end of the discharge is approached.
  • the settable senseable period t SE is 0.58 nsec and extremely short as described above.
  • the sense signal / SE is activated in the sense enabled period tSE .
  • the signal levels of the output nodes n1 and n2 change as described above, and the data can be read out from the memory cell 12 normally.
  • 6 shows the case where data “1” is stored in the memory cell 12
  • FIG. 7 shows the case where data “0” is stored.
  • the memory device of the second embodiment has the same configuration as that of the first embodiment except for the sense circuit unit described in detail below. For this reason, in the following description, the same reference numerals are given to the same members, and the detailed description thereof is omitted, and the illustration of the circuit configuration other than the sense circuit portion is omitted.
  • the sense circuit unit 15A includes a precharge circuit 56, a potential limiting circuit 57, and a sense amplifier 58.
  • the precharge circuit 56 is composed of transistors PR1 and PR2
  • the potential limit circuit 57 is composed of transistors 57a and 57b of NMOS transistors.
  • the sense amplifier 58 includes inverters INV1A and INV2A.
  • the inverter INV1A includes transistors 61 and 62
  • the inverter INV2A includes transistors 63 and 64.
  • the transistors 61 and 63 are PMOS transistors
  • the transistors 62 and 64 are NMOS transistors.
  • the gates of the transistors 61 and 62 are connected to each other, and this is the input of the inverter INV1A.
  • the source of the transistor 61 is connected to the power supply voltage VDD, and the drain is connected to the drain of the transistor 62.
  • the source of the transistor 62 is connected to the signal line SBL, and the signal line SBL is connected to the bit line BL via the transistor 57 a of the potential limiting circuit 57.
  • the gates of the transistors 63 and 64 are connected to each other, and this is the input of the inverter INV2A.
  • the source of the transistor 63 is connected to the power supply voltage VDD, and the drain is connected to the drain of the transistor 64.
  • the source of the transistor 64 is connected to the signal line SDBL, and the signal line SDBL is connected to the dummy bit line DBL via the transistor 57 b of the potential limiting circuit 57.
  • the signal line SBL and the signal line SDBL are input to the sense amplifier 58.
  • connection point of the drains of the transistors 61 and 62 is an output node n1
  • the connection point of the drains of the transistors 63 and 64 is an output node n2.
  • the output node n1 is connected to the gates of the transistors 63 and 64
  • the output node n2 is connected to the gates of the transistors 61 and 62, respectively.
  • Sense amplifier 58 outputs complementary output signals D and / D from output nodes n1 and n2.
  • the signal level of the output node n1 is output as the output signal D
  • the signal level of the output node n2 is output as the output signal / D.
  • the sources of the transistors PR1 and PR2 of the precharge circuit 56 are connected to the power supply voltage VDD.
  • the drain of the transistor PR1 is connected to the output node n1, and the drain of the transistor PR2 is connected to the output node n2.
  • the gate voltage Vgn is applied to the transistors 57a and 57b of the potential limiting circuit 57 from the start of the precharge operation to the end of the read operation.
  • These transistors 57a, 57 b during the precharge operation, as in the first embodiment, to limit the bit line potential V BL and the dummy bit line potential V DBL, to prevent read disturb.
  • the transistors 57a, 57 b operates as a preamplifier for amplifying the bit line potential V BL and the dummy bit line potential V DBL.
  • the sense amplifier 58 the signal line potential of the transistor 57a, the signal line potential V SBL of the signal lines SBL for connecting the respective drains of 57b and the signal line SDbL of each of the source and the potential limiting circuit 57 of the transistors 62, 64 V SDbL To detect differences in That is, the output signal D based on the bit line potential V BL and the dummy bit line potential V DBL to the difference between the transistor 57a, the signal line potential V SBL amplified by 57b and the signal line potential V SDbL, outputs the / D.
  • the gate voltage Vgn is applied to the transistors 57a and 57b of the potential limiting circuit 57.
  • precharge signal / PRC is activated, and transistors PR1 and PR2 are turned on.
  • the switch element 33 (see FIG. 1) is turned on.
  • the transistors PR1 and PR2 are turned on, the output nodes n1 and n2 respectively have the potential VDD, that is, the H level via the transistors PR1 and PR2, and the sense amplifier 58 is initialized.
  • the transistors 61 and 63 are off, and the transistors 62 and 64 are on.
  • bit line BL and dummy bit line DBL are precharged, and bit line potential VBL and dummy bit line potential V DBL respectively attain initial bit line potential VB0 .
  • the signal line potential V SBL and the signal line potential V SDBL are equal to each other because the bit line potential V BL and the dummy bit line potential V DBL are amplified.
  • precharge signal / PRC is inactivated.
  • the transistors PR1 and PR2 are turned off, and the switch element 33 is turned off.
  • the precharging operation is completed.
  • the word lines WL and the dummy word lines DWL are activated to become a reading period, and the reading operation is performed.
  • word line WL and dummy word line DWL are activated, discharge of bit line BL through MTJ element 17 (see FIG. 1) and discharge of dummy bit line DBL through reference transistor 27 (see FIG. 1)
  • the bit line potential V BL and the dummy bit line potential V DBL gradually decrease.
  • the transistor 57a When the bit line potential V BL and the dummy bit line potential V DBL is lowered, the transistor 57a, the amplifying effect of the 57 b, the signal lines SBL, SDbL signal line potential V SBL, V SDbL also proportionally reduced. Further, when the difference in potential in the bit line potential V BL and the dummy bit line potential V DBL occurs, the difference is amplified and the signal line potential V SBL and the signal line potential V SDbL potential occurs. Then, the difference between the signal line potential V SBL and the signal line potential V SDBL is propagated through the transistors 62 and 64 as the difference in potential of the output nodes n1 and n2.
  • the sense amplifier 58 stands by in an operable state by turning off the transistors PR1 and PR2 at the end of the precharge operation, and starts the operation by activation of the word line WL and the dummy word line DWL.
  • the mutual positive feedback action of inverters INV1A and INV2A causes The output nodes n1 and n2 are amplified and latched until one of them becomes H level and the other becomes L level.
  • output signals D and / D are output according to the difference between the discharge speed of bit line BL and dummy bit line DBL, that is, the resistance value of MTJ element 17 with respect to equivalent resistance Ron of reference transistor 27. Data stored in the cell 12 can be read out.
  • FIG. 9 shows the signal line potential VSBL of the signal line SBL and the signal line potential V of the signal line SDBL in the reading period when the memory cell 12 (see FIG. 1) stores data "1" and data "0".
  • the simulation result of the change of SDBL is shown together with the change of each potential of the word line WL, the dummy word line DWL, and the precharge signal / PRC.
  • sense amplifier 58 is used as sense circuit unit 15A in order to eliminate changes in signal line potential V SBL and signal line potential V SDBL resulting from the latch operation of sense amplifier 58. Is omitted, and a circuit in which the transistors PR1 and PR2 of the precharging circuit 56 are directly connected to the transistors 57a and 57b of the potential limiting circuit 57 is used.
  • the signal line potential V SDbL is, during discharging, the data "1" signal line potential V SBL and data corresponding to "0" to an intermediate potential between the stored signals line potential V SBL It can be seen that the equivalent resistance Ron of the reference cell 14 is substantially maintained at the above-mentioned intermediate resistance value R AVE by the feedback unit 30 (see FIG. 1). Further, in any case of data "1" and data "0", the senseable period tSE is 1.7 nsec, which corresponds to about 3. of the comparison configuration (described later) in which the feedback unit 30 is not provided in the reference cell 14. It was five times.
  • the senseable period tSE A period in which the difference between the signal line potential V SBL and the signal line potential V SDBL exceeds 80 mV.
  • FIG. 11 shows simulation results of changes in the signal line potential VSBL of the signal line SBL and the signal line potential V SDBL of the signal line SDBL in a comparison configuration in which a feedback portion is not provided in the reference cell. Also in this comparison configuration, it is assumed that sense circuit 58 shown in FIG. 10 is omitted as sense circuit unit 15A, and simulation is performed for each of the cases where memory cell 12 stores data "1" and data "0". There is. In the comparison configuration in which the feedback portion is not provided, the equivalent resistance Ron of the reference cell changes with the progress of the read operation, so the senseable period tSE becomes short.
  • the equivalent resistance Ron of the reference cell at the start of reading is adjusted to be the above-described intermediate resistance value R AVE , the equivalent resistance Ron becomes too low early in the reading operation, resulting in the signal line on the reference side.
  • the potential V SDBL falls below the signal line potential V SBL to be determined to be “0”, resulting in a malfunction.
  • the senseable period tSE in the comparison configuration is as short as 0.48 nsec, which is significantly shorter than the reference cell 14 (FIG. 9) of this example provided with the feedback portion 30.
  • each of precharge signal / PRC, each potential of word line WL and dummy word line DWL, bit line potential V BL and dummy bit line potential V DBL , each of output nodes n1 and n2 Changes in potential are shown in FIG. 12 and FIG. FIG. 12 shows the case where data “1” is stored in the memory cell 12, and FIG. 13 shows the case where data “0” is stored. It can also be understood from the changes in the potentials that the signal levels of the output nodes n1 and n2 change according to the data stored in the memory cell 12 and the data can be read from the memory cell 12 normally.
  • sense amplifier 58 amplifies the potential difference between output nodes n1 and n2, the difference between bit line potential VBL and dummy bit line potential V DBL decreases, but at that time, sense amplifier 58 amplifies the difference. There is no problem because the operation is almost complete and stable.
  • the memory device of the third embodiment performs data read in a pull-up system.
  • the configuration other than the sense circuit unit described in detail below is the same as that of the first embodiment. For this reason, in the following description, the same reference numerals are given to the same members, and the detailed description thereof is omitted, and the illustration of the circuit configuration other than the sense circuit portion is omitted.
  • the sense circuit unit 15B includes a pull-up circuit 71, a sense amplifier 72, and a potential limiting circuit 73.
  • the pull-up circuit 71 includes transistors PL1 and PL2 as bit line loads, and the potential limiting circuit 73 includes transistors 73a and 73b.
  • the transistors PL1 and PL2 are PMOS transistors, and the transistors 73a and 73b are NMOS transistors.
  • the sources of the transistors PL1 and PL2 are connected to the power supply voltage VDD.
  • the transistors PL1 and PL2 are connected to the bit line BL and the dummy bit line DBL via the potential limiting circuit 73, respectively. That is, the drain of the transistor PL1 is connected to the drain of the transistor 73a, and the source of the transistor 73a is connected to the bit line BL.
  • the drain of the transistor PL2 is connected to the drain of the transistor 73b, and the source of the transistor 73b is connected to the dummy bit line DBL.
  • the function of the potential limiting circuit 73 is the same as that of the potential limiting circuit 57 (see FIG. 8) of the second embodiment.
  • the sense amplifier 72 is connected between a signal line SBL connecting the transistor PL1 and the transistor 73a, and a signal line SDBL connecting the transistor PL2 and the transistor 73b.
  • the sense amplifier 72 detects a difference between the signal line potential V SBL of the signal line SBL and the signal line potential V SDBL of the signal line SDBL .
  • the circuit of the sense amplifier 72 has, for example, a circuit configuration similar to that shown in FIG. 2, but the polarity of each transistor (PMOS and NMOS) is opposite, and the sense signal SE is activated (H level) It differs in that it starts the operation.
  • the switch element 33 (see FIG. 1) is turned on, and the gate voltage Vgn is applied to the transistors 73a and 73b of the potential limiting circuit 73, respectively.
  • pull-up signal / PLU is activated (L level).
  • the switch element 33 is turned off after a lapse of a sufficient time for setting the gate potential V g of the reference transistor 27 (see FIG. 1) to the initial gate potential V R1 .
  • gate voltage Vgn and pull-up signal / PLU are activated prior to the read operation, and the state is continued until the read operation is completed.
  • the activation of the pull-up signal / PLU turns on the transistors PR1 and PR2, respectively. Thereby, the same voltage ( ⁇ VDD) is applied to the bit line BL and the dummy bit line DBL.
  • the word line WL and the dummy word line DWL are activated.
  • a predetermined sense delay time t DSE elapses after the word line WL and the dummy word line DWL are activated, the sense signal SE is activated, and the operation of the sense amplifier 72 is started.
  • the select transistors 18, 28 are turned on by the activation of the word line WL and the dummy word line DWL, a current is supplied to the bit line BL through the MTJ element 17 (see FIG. 1) and the select transistor 18.
  • the current flows to the dummy bit line DBL via the reference transistor 27 (see FIG. 1) and the selection transistor 28.
  • the bit line BL, the bit line potential V BL becomes corresponding to the resistance value of the MTJ element 17, the dummy bit line DBL is a dummy bit line potential V DBL in accordance with the equivalent resistance Ron of the reference transistor 27.
  • V DBL and V DBL the amplified potential difference occurs between the signal line potential V SBL and the signal line potential V SDBL .
  • the signal line potential V SBL and the signal line potential V SDBL are detected by the sense amplifier 72, and output signals D and / D corresponding to the level of the resistance value of the MTJ element 17 are output.
  • the data stored in memory cell 12 (see FIG. 1) is read.
  • the signal line potential V SDbL of the signal line SDbL is adjusted to be an intermediate potential between the signal line potential V SBL of the signal line SBL at the time of reading data "1" and the signal line potential V SBL of the signal line SBL at the time of reading data "0".
  • FIG. 15 shows the results of simulation of changes in signal line potential V SBL and signal line potential V SDBL when memory cell 12 stores data "1" and data "0” in the above configuration. This is shown together with changes in the potentials of the line WL and the dummy word line DWL. Also, FIG. 16 similarly shows the results of simulation of changes in each signal line potential V SBL and signal line potential V SDBL in the configuration without the feedback portion.
  • the signal line potential V SBL is quicker from the activation of the word line WL and the dummy word line DWL compared to the configuration without the feedback portion
  • the sense amplifier 72 can make a senseable period. This follows the change of the potential when the dummy word line DWL rises (when activated), and the dummy bit line potential V DBL also changes, but the change of the dummy bit line potential V DBL at this time
  • the equivalent resistance Ron of the reference transistor 27 is substantially maintained at the intermediate resistance value R AVE by the feedback unit 30.
  • t DSE a simulation result of the configuration provided with the feedback unit 30 shown in FIG.
  • the sense delay time t DSE at is 0.34 ns.
  • the sense delay time t DSE in the simulation result of the configuration without the feedback portion 30 shown in FIG. 16 is 0.60 ns, and the configuration with the feedback portion 30 has a sense delay time compared to the configuration without the feedback portion. t DSE is reduced by about 40%.
  • the sense delay time t DSE is reduced, the time during which current flows through the bit line BL and the dummy bit line DBL can be shortened for the read operation, and power saving can be achieved. it can.
  • the configuration of the feedback unit described in each of the above embodiments is an example, and the present invention is not limited to that configuration.
  • the feedback unit 30A shown in FIG. 17 is configured of a capacitor 32, a switch element 33, and a feedback transistor 81 of a PMOS transistor.
  • the gate of the feedback transistor 81 is connected to the dummy bit line DBL, the drain is grounded, and the source is connected to the gate of the reference transistor 27.
  • the connection of the capacitor 32 and the switch element 33 is the same as in the first embodiment, and the switch element 33 is turned on before the read operation and turned off after the gate potential V g of the reference transistor 27 is made the initial gate potential V R1.
  • feedback transistor 81 to follow the decrease of the dummy bit line potential V DBL lowers the the gate electric potential V g of the reference transistor 27, the equivalent resistance Ron of the reference transistor 27 is kept constant.
  • the feedback unit 30B in FIG. 18 is configured by the capacitor 32 and the switch element 33, and the MOS diodes 82 and 83 connecting the drain and the gate of the NMOS transistor.
  • the MOS diodes 82 and 83 are connected in series, and are connected between the dummy bit line DBL and the gate of the reference transistor 27. That is, the source of MOS diode 82 is connected to dummy bit line DBL, the gate (drain) of MOS diode 82 and the source of MOS diode 83 are connected, and the gate (drain) of MOS diode 83 is connected to the gate of reference transistor 27 It is done.
  • connection between the capacitor 32 and the switch element 33 is the same as in the first embodiment, and the switch element 33 is turned on before the read operation to set the gate potential V g of the reference transistor 27 to the initial gate potential V R1 . After being turned off.
  • the MOS diode 82 and 83 of the feedback portion 30B is lowered the gate electric potential V g of the reference transistor 27 to follow the decrease of the dummy bit line potential V DBL is, coercive the equivalent resistance Ron of the reference transistor 27 is constant Get down.
  • the dummy bit line potential V DBL is fed back to the gate of the reference transistor 27 which is an NMOS of the same polarity using the N-type MOS diodes 82 and 83, it is hard to be affected by the process variation.
  • the feedback unit 30C in FIG. 19 includes a current source 85 and a transistor 86 of a PMOS transistor, which constitute a source follower circuit.
  • the gate of the transistor 86 serving as the input terminal of the source follower circuit is connected to the dummy bit line DBL, and the dummy bit line potential V DBL is input.
  • the source of the transistor 86 is connected to the current source 85, and the connection point thereof is connected to the gate of the reference transistor 27 as the output end of the source follower circuit.
  • the drain of the transistor 86 is grounded.
  • the equivalent resistance Ron of the reference transistor 27 is maintained constant Be
  • the equivalent resistance Ron can be finely adjusted by adjusting the current source 85, the operation margin of the read operation can be improved by performing adjustment corresponding to, for example, temperature and voltage change.
  • each bit line can be the first bit line and the second bit line. That is, when reading data from a memory cell connected to a bit line in any column, when using a reference cell connected to another bit line, the bit line to which the memory cell is connected is the first It is a bit line, and a bit line to which the reference cell is connected is a second bit line.
  • dummy word lines for example, in each row, a plurality of memory cells and one reference cell are connected to a common word line, and bit lines to which memory cells are connected are sequentially selected and selected.
  • the bit line may be combined with the dummy bit line to which the reference cell is connected.
  • the first memory array 87a and the second memory array 87b are arranged in the vertical direction, and a plurality of sense circuit units 15 are arranged in the row direction (horizontal direction in the drawing) between them. It is done.
  • Memory cells 12 are arranged in a matrix in the first memory array 87a and the second memory array 87b.
  • bit lines BLa1, BLa2... Are provided for each column, and word lines WLa1, WLa2.
  • the bit lines BLa1, BLa2... Extend in the column direction (vertical direction in the figure), and the word lines WLa1, WLa2... Extend in the row direction.
  • the memory cells 12 in the same column are connected to one of the same bit lines BLa1, BLa2..., And each memory cell 12 in the same row is connected to the same word line WLa1. , WLa2... Are connected. Further, in the first memory array 87a, a plurality of reference cells 14 are arranged in the row direction. In the first memory array 87a, one reference cell 14 is connected to each of the bit lines BLa1, BLa2,..., And each reference cell 14 is connected to the same dummy word line DWLa.
  • bit lines BLb1, BLb2... Extending in the column direction are provided column by column, and word lines WLb1, WLb2. Is provided.
  • the memory cells 12 in the same column are connected to one of the same bit lines BLb1, BLb2..., And each memory cell 12 in the same row is the same word line WLb1. , WLb2... Are connected.
  • a plurality of reference cells 14 are arranged in the row direction. In the second memory array 87b, one reference cell 14 is connected to each of the bit lines BLb1, BLb2,..., And the same dummy word line DWLb is connected to each reference cell 14.
  • the arrangement of the memory cells 12 and the like in the second memory array 87b is line symmetrical with that of the first memory array 87a with the row of the sense circuit unit 15 as a symmetry axis.
  • the sense circuit unit 15 is provided for each column, and each sense circuit unit 15 is connected to the bit line of the first memory array 87a and the bit line of the second memory array 87b in the same column.
  • the bit line BLa1 of the first memory array 87a and the bit line BLb1 of the second memory array 87b are connected.
  • each sense circuit unit 15 detects the level of the potential of each bit line BLa1, BLa2... With reference to the potential of each corresponding bit line BLb1, BLb2.
  • each sense circuit unit 15 detects the level of the potential of each bit line BLb1, BLb2... With reference to the potential of each corresponding bit line BLa1, BLa2.
  • each bit line BLa1, BLa2... Of the first memory array 87a is the first bit. .. Become the first word lines, and each bit line BLb1, BLb2... Of the second memory array 87b becomes the second bit line, and the dummy word line DWLb becomes the second word line It becomes.
  • the bit lines BLb1, BLb2... Of the second memory array 87b are the first bit lines, and the word lines WLb1, WLb2.
  • the bit lines BLa1, BLa2,... Of the first memory array 87a are second bit lines, and the dummy word line DWLa is a second word line.
  • the memory cells 12 are arranged in a matrix, and bit lines BL1, BL2... Extending in the column direction are provided for each column. Also, two word lines are provided for each row, and memory cells 12 in odd columns are connected to one word line in the same row, and memory cells 12 in even columns are connected to the other word line. It is done. For example, in the first row, the memory cells 12 in the odd column are connected to the word line WLa1, and the memory cells 12 in the even column are connected to the other word line WLb1. Similarly, in the second row, the memory cells 12 in the odd column are connected to the word line WLa2, and the memory cells 12 in the even column are connected to the other word line WLb2.
  • a plurality of reference cells 14 are arranged side by side in the row direction, and one reference cell 14 is connected to each of the bit lines BL1, BL2,.
  • dummy word lines DWLa and DWLb are provided in the rows of the reference cells 14.
  • the dummy word line DWLa is connected to the reference cell 14 in the odd column
  • the dummy word line DWLb is connected to the reference cell 14 in the even column.
  • One sense circuit unit 15 is provided for one set of bit lines in the odd and even columns. That is, when m is an integer of 1 or more, one sense circuit unit 15 is provided for one set of bit lines in the (2m-1) th column and the 2m-th column. For example, one sense circuit unit 15 is provided for the first column bit line BL1 and the second column bit line BL2, and one sense circuit unit 15 is provided for the third column bit line BL3 and the fourth column bit line BL4. Each sense circuit unit 15 is provided.
  • each sense circuit unit 15 detects the level of the potential of each bit line BL1, BL3... With reference to the potential of each corresponding bit line BL2, BL4.
  • the word line WLb2 and the dummy word line DWLa are activated, respectively.
  • the level of the potential of each bit line BL2, BL4... Is detected with reference to the potential of each bit line BL1, BL3.
  • bit lines BL1, BL3... Provided corresponding to the odd columns become the first bit lines and read One of the word lines WLa1, WLa2... Of the row becomes a first word line.
  • the bit lines BL2, BL4... Provided corresponding to the even columns become the second bit lines, and the dummy word line DWLb become the second word lines.
  • bit lines BL2, BL4... Provided corresponding to even columns become first bit lines
  • bit lines BL1, BL3... Provided corresponding to odd columns become the second bit lines
  • dummy word lines DWLa become the second word lines .
  • the resistance change type storage element is not limited to this.
  • a three-terminal type MTJ element a storage element whose electric resistance changes due to an electric field induced giant resistance change, a ferroelectric memory (Ferroelectric Random Access Memory) using a ferroelectric capacitor as a storage element, a phase change memory (Phase Change Memory) Random Access Memory) may be used.

Abstract

省電力化に有利にしながら小面積化を図ることができる抵抗変化型メモリ装置の読み出し回路及びその読み出し方法を提供する。ビット線ＢＬは、メモリセル１２が接続され、ダミービット線ＤＢＬは、リファレンスセル１４が接続されており、それぞれプリチャージされる。センスアンプは、プリチャージ後のメモリセル１２、リファレンスセル１４を介したビット線ＢＬ、ダミービット線ＤＢＬの放電時の電位の差を検出する。リファレンスセル１４は、ダミービット線ＤＢＬの放電時の抵抗として機能するリファレンストランジスタ２７、選択トランジスタ２８及び帰還部３０を有する。帰還部３０は、ダミービット線ＤＢＬの放電時の電位の変化に従いリファレンストランジスタ２７のゲートの電位を変化させる。

Description

抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
　本発明は、抵抗変化型メモリ装置の読み出し回路及びその読み出し方法に関する。
　抵抗変化型の記憶素子を用いてメモリセルを構成した抵抗変化型メモリ装置（以下、単にメモリ装置という）が知られている。このようなメモリ装置としては、例えば、電界誘起巨大抵抗変化により電気抵抗が変化する記憶素子を備えたＲｅＲＡＭ（Resistive Random Access Memory）、強誘電体キャパシタを記憶素子とした強誘電体メモリ(Ferroelectric Random Access Memory)、トンネル磁気抵抗効果を用いたと磁気トンネル接合（Magnetic Tunnel Junction）素子を記憶素子とした磁気抵抗メモリ装置等がある。いずれの記憶素子においても、記憶素子の高抵抗状態と低抵抗状態に二値（１または０）の記憶データが割り当てられる。
　上記のようなメモリ装置の読み出し回路は、格納されているデータの判別の基準となるリファレンスセルを有している。リファレンスセルは、メモリセルの記憶素子の高抵抗状態と低抵抗状態との中間の抵抗値を示すように調整されている。
　データの読み出し方式としては、プリチャージ方式（例えば特許文献１を参照）と、プルアップ方式（例えば特許文献２を参照）とが知られている。プリチャージ方式のデータ読み出しは、メモリセルが接続されたビット線とリファレンスセルが接続されたダミービット線が有する寄生容量を利用したものであり、プリチャージ動作と読み出し動作とを順番に行う。プリチャージ動作では、スイッチ素子を含むビット線負荷を通してビット線とダミービット線とに電荷を供給し、それらを特定の電位に充電（プリチャージ）する。読み出し動作では、ビット線とダミービット線をメモリセルとリファレンスセルを介して放電し、この時の放電速度、すなわち放電中のビット線とダミービット線の電位の差を検出する。
　一方、プルアップ方式のデータ読み出しでは、ビット線負荷回路からビット線を介してメモリセルにプルアップ電流を流すと同時に、ダミービット線を介してリファレンスセルにプルアップ電流を流し、このときのビット線とダミービット線との電位の差を検出する読み出し動作を行う。
　リファレンスセルとしては、例えばドレインがビット線に接続されたＭＯＳトランジスタであるリファレンストランジスタに所定のゲート電圧を印加し、リファレンストランジスタをリファレンスセルの抵抗として機能させるもの（以下、ＭＯＳタイプという）が知られている（例えば、特許文献３を参照）。また、メモリセルと同じ記憶素子を用いたもの（以下、記憶素子タイプという）が知られている。
　上記記憶素子タイプのリファレンスセルでは、低抵抗状態の記憶素子と高抵抗状態の記憶素子とを接続し、全体として低抵抗状態の記憶素子の抵抗値ＲＬと高抵抗状態の記憶素子の抵抗値ＲＨとの中間抵抗値（＝（ＲＬ＋ＲＨ）／２）としている。一般的には、製造プロセスのばらつきや温度特性のばらつきの影響を抑えるために、それぞれ複数の低抵抗状態の記憶素子と高抵抗状態の記憶素子を接続して１個のリファレンスセルを構成する。
　図２２は、従来の記憶素子タイプのリファレンスセル９０の構成を示している。このリファレンスセル９０では、並列接続された４個のサブ回路９１を有している。各サブ回路９１は、それぞれ２個の高抵抗状態のＭＴＪ素子９３ａ、９３ｂと２個の低抵抗状態のＭＴＪ素子９３ｃ、９３ｄとを直列に接続した直列回路と、ＭＴＪ素子９３ａ～９３ｄを初期化するためのトランジスタ９４ａ～９４ｄ、９５ａ～９５ｃ及びスイッチ素子９６とが設けられている。初期化する場合には、スイッチ素子９６をオンとした状態で、トランジスタ９４ａ～９４ｄ、９５ａ～９５ｃを組み合わせてオンとすることにより、ＭＴＪ素子９３ａ～９３ｄに順番に書き込み電流を流して、各々のＭＴＪ素子９３ａ～９３ｄを高抵抗状態と低抵抗状態のいずれかに設定する。例えば、トランジスタ９４ａとトランジスタ９５ａとをオンすることで、ＭＴＪ素子９３ａを高抵抗状態にする。また、トランジスタ９５ｃとトランジスタ９４ｄをオンすることで、ＭＴＪ素子９３ｄを低抵抗状態にする。
特開２００９－２３０７９８号公報 特開２０１２－２４３３６４号公報 特開２０１０－９２５２１号公報
　ところで、上記の記憶素子タイプのリファレンスセルは、プリチャージ方式、プルアップ方式のいずれのデータ読み出しにも利用可能であるが、各記憶素子のそれぞれについて１個以上の初期化のためのトランジスタが必要であり、メモリ装置の回路面積を大きくするという問題があった。例えば、図２２の構成例では、４個のＭＴＪ素子に対して７個の初期化用のトランジスタが必要であり、１個のリファレンスセルでは２８個のトランジスタを要する。直列接続された複数の記憶素子に同一電流を流して、それら記憶素子の抵抗状態を一括で変更することも考えられるが、この場合では、高い書き込み電圧が必要になる他、記憶素子の書き込み特性にばらつきがあり抵抗値の精度が低下するため好ましくない。
　一方、ＭＯＳタイプのリファレンスセルは、記憶素子タイプのものに比べて回路面積を小さくできるが、ダミービット線の電位が変化している間にビット線とダミービット線との電位の差を検出するプリチャージ方式のデータ読み出しにおいては、動作マージンが小さくなるため不向きであった。すなわち、ダミービット線の電位に依存してリファレンストランジスタの抵抗値が変化するため、メモリセルから読み出すべきデータに応じたビット線とダミービット線の電位の差が得られる期間が極めて短く、正常なデータの読み出しを行うことが困難であった。また、プルアップ方式のデータ読み出しは、メモリセル及びリファレンスセルにプルアップ電流を定常的に流している間のビット線及びダミービット線の電位の差を検出するため、ビット線及びダミービット線の寄生容量に充電するプリチャージ方式に比べて消費電力が大きくなるという問題があった。
　本発明は、上記事情を鑑みてなされたものであり、省電力化に有利にしながら小面積化を図ることができる抵抗変化型メモリ装置の読み出し回路及びその読み出し方法を提供することを目的とする。
　本発明は、抵抗変化型の記憶素子を含むメモリセルを備える抵抗変化型メモリ装置の読み出し回路において、前記メモリセルが接続された第１のビット線と、この第１のビット線と対をなす第２のビット線との電位の差を検出するセンス回路部と、前記第２のビット線にリファレンス電位を生じさせるリファレンスセルとを備え、前記リファレンスセルは、前記第２のビット線とドレインが接続されたリファレンストランジスタと、前記リファレンストランジスタのソースと接地との間に接続され、ゲートにワード線が接続された選択トランジスタと、前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還し、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させる帰還部とを有するものである。
　また、本発明は、抵抗変化型の記憶素子を含むメモリセルが接続された第１のビット線と、リファレンスセルが接続された第２のビット線との電位の差に基づき前記メモリセルが記憶しているデータを読み出す抵抗変化型メモリ装置の読み出し方法において、データの読み出しの際に、前記第２のビット線からの電流を、前記第２のビット線に接続されたリファレンストランジスタを介して流し、前記第２のビット線にリファレンス電位を発生させるリファレンス電位発生ステップと、前記リファレンス電位の発生中に行われ、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させるように、前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還する帰還ステップとを有するものである。
　本発明によれば、第２のビット線の電位をリファレンストランジスタのゲートに帰還して、第２のビット線の電位の変化にしたがってリファレンストランジスタのゲートの電位を変化させるので、リファレンストランジスタの等価抵抗が第２のビット線の電位の変化によらずほぼ一定に維持される。このため、リファレンストランジスタを用いて小面積化を図ることができるとともに、動作マージンを確保しながらプリチャージ方式によるデータの読み出しが可能となり、またプルアップ方式のデータの読み出しでは早期に第１のビット線と第２のビット線との電位の差を検出することが可能になって省電力化することができる。
第１実施形態の抵抗変化型メモリ装置の要部を示す回路図である。 センス回路部を示す回路図である。 リファレンストランジスタのゲートとソース、ダミービット線の電位の変化を模式的に示すグラフである。 ビット線とダミービット線の電位の変化のシミュレーションの結果を示すグラフである。 リファレンスセルに帰還部を設けていない場合のビット線とダミービット線の電位の変化のシミュレーションの結果を示すグラフである。 メモリセルがデータ“１”を記憶している場合のセンスアンプの出力のシミュレーションの結果を示すグラフである。 メモリセルがデータ“０”を記憶している場合のセンスアンプの出力のシミュレーションの結果を示すグラフである。 第２実施形態の抵抗変化型メモリ装置のセンス回路部を示す回路図である。 第２実施形態におけるセンスアンプの入力である一対の信号線の電位変化のシミュレーション結果を示すグラフである。 図９のシミュレーションに用いたセンス回路部を示す回路図である。 図９のシミュレーションと同様な回路構成でリファレンスセルに帰還部を設けていない場合の一対の信号線の電位変化のシミュレーション結果を示すグラフである。 第２実施形態におけるメモリセルがデータ“１”を記憶している場合のビット線、ダミービット線及びセンスアンプの出力のシミュレーションの結果を示すグラフである。 第２実施形態におけるメモリセルがデータ“０”を記憶している場合のビット線、ダミービット線及びセンスアンプの出力のシミュレーションの結果を示すグラフである。 第３実施形態の抵抗変化型メモリ装置のプルアップ方式のセンス回路部を示す回路図である。 第３実施形態における各信号線の電位の変化のシミュレーションの結果を示すグラフである。 リファレンスセルに帰還部を設けていない場合のプルアップ方式の各信号線の電位の変化のシミュレーションの結果を示すグラフである。 トランジスタを用いてダミービット線電位をリファレンストランジスタのゲートに帰還する帰還部を示す回路図である。 ＭＯＳダイオードによりダミービット線電位をリファレンストランジスタのゲートに帰還する帰還部を示す回路図である。 ソースフォロワ回路によりダミービット線電位をリファレンストランジスタのゲートに帰還する帰還部を示す回路図である。 メモリセルとリファレンスとが共通のビット線に接続されたメモリアレイのレイアウトの一例を示す説明図である。 メモリセルとリファレンスとが共通のビット線に接続されたメモリアレイのレイアウトの別の一例を示す説明図である。 従来のリファレンスセルを示す回路図である。
［第１実施形態］
　図１に抵抗変化型メモリ装置（以下、単にメモリ装置という）１０の概略を示すように、メモリ装置１０は、複数のメモリセル１２とリファレンスセル１４とがマトリクス状に配列されたメモリアレイを備えている。また、メモリアレイの各列には、センス回路部１５が設けられている。なお、図１では、１つのメモリセル１２とその列に対応して設けた１つのリファレンスセル１４と、センス回路部１５のみを描いてある。また、メモリ装置１０には、図示を省略するが、各種の信号線を通してメモリセル１２やリファレンスセル１４の選択や電位の供給等を行う列デコーダ、行デコーダを含む周辺回路が設けられている。
　メモリ装置１０では、第１のビット線としてのビット線ＢＬが列ごとに、また第１のワード線としてのワード線ＷＬが行ごとにそれぞれ設けられている。ビット線ＢＬは、列方向（図中上下方向）に延在し、ワード線ＷＬは、行方向（図中左右方向）に延在する。メモリセル１２は、ビット線ＢＬと、ワード線ＷＬとの交差部に設けられている。同一列にあるメモリセル１２は、同一のビット線ＢＬに接続され、同一行にある各メモリセル１２は、同一のワード線ＷＬに接続されている。
　また、メモリアレイには、その各列に対応して第２のビット線としてのダミービット線ＤＢＬがそれぞれ設けられ、各リファレンスセル１４が並んだ行には、第２のワード線としてのダミーワード線ＤＷＬが設けられている。ダミービット線ＤＢＬは、列方向に延在し、ダミーワード線ＤＷＬは、行方向に延在する。各ダミービット線ＤＢＬには、それぞれリファレンスセル１４が接続されている。また、ダミーワード線ＤＷＬには各リファレンスセル１４が接続されている。
　データの読み出しの際に、読み出し対象となるメモリセル１２が接続され、そのメモリセル１２が記憶しているデータに基づいた態様で電位が変化するビット線が第１のビット線である。また、メモリセル１２からデータを読み出す際に用いられるリファレンスセル１４が接続されたビット線が第２のビット線である。読み出し対象のメモリセル１２の行を選択するワード線が第１のワード線であり、そのメモリセル１２を読み出す際に用いられるリファレンスセル１４の行を選択するワード線が第２のワードである。
　メモリセル１２は、抵抗変化型の記憶素子としてのＭＴＪ（Magnetic Tunnel Junction）素子（磁気トンネル接合素子）１７と、ＮＭＯＳトランジスタの選択トランジスタ１８とを有している。ＭＴＪ素子１７としては、絶縁膜を挟んで磁化固定層と磁化自由層とが積層された構成を有し、磁化固定層と磁化自由層にそれぞれ端子が設けられた２端子型のものが用いられている。メモリセル１２は、ＭＴＪ素子１７の磁化状態、すなわち磁化の向きが固定された磁化固定層に対する磁化自由層の磁化の向きで１ビットを記憶することができる。ＭＴＪ素子１７は、磁化固定層と磁化自由層の磁化の向きが一致する平行状態のときに抵抗値が小さい低抵抗状態になり、磁化固定層に対して磁化自由層の磁化が反対向きである反平行状態のときに抵抗値が大きい高抵抗状態になる。例えば、ＭＴＪ素子１７は、データ“０”に対して低抵抗状態が、データ“１”に対して高抵抗状態が割り当てられる。なお、以下の説明では、ＭＴＪ素子１７の低抵抗状態のときの抵抗値をＲＬ、高抵抗状態のときの抵抗値をＲＨとし、それらの中間抵抗値をＲＡＶＥ（＝（ＲＬ＋ＲＨ）／２）とする。
　ＭＴＪ素子１７と選択トランジスタ１８は、直列に接続され、その直列回路が読み出し時においてビット線ＢＬと接地との間に接続される。具体的には、ＭＴＪ素子１７の一端がビット線ＢＬに接続され他端が選択トランジスタ１８のドレインに接続され、選択トランジスタ１８のソースが第１ソース線ＳＬ１に接続されており、読み出し時に第１ソース線ＳＬ１が、それに接続された第１ソース線スイッチ部（図示省略）を介して接地される。また、選択トランジスタ１８は、そのゲートがワード線ＷＬに接続されており、接続されたワード線ＷＬが行デコーダによって活性化（Ｈレベル）することでオンになる。
　なお、上記の選択トランジスタ１８をはじめ各トランジスタの一部または全てについて、高密度実装に有利な縦型ＭＯＳトランジスタを用いて構成することも可能であって、こうした構成により回路面積のさらなる低減が可能となる。
　メモリセル１２へのデータの書き込み及び読み出しをする場合には、書き込みまたは読み出しする行のワード線ＷＬが活性化される。データを書き込む場合には、選択トランジスタ１８がオンの状態で、データを書き込むべきメモリセル１２が接続されているビット線ＢＬの電位を、書き込むべきデータ（１または０）に応じてソース線よりも高くしまたは低くすることにより、ＭＴＪ素子１７に流れる書き込み電流の向きを変える。この電流の向きの制御の際には、ビット線ＢＬを接地した状態と電源電圧ＶＤＤに接続した状態とに切り替えるとともに、第１ソース線ＳＬ１を電源電圧ＶＤＤに接続した状態と接地した状態とに切り替える。なお、第１ソース線ＳＬ１は、上述の第１ソース線スイッチ部により接続の状態が切り替えられる。
　リファレンスセル１４は、読み出し回路２０を構成する。読み出し回路２０は、メモリセル１２に記憶されているデータを読み出すためのものであり、リファレンスセル１４の他に、ビット線ＢＬ、ダミービット線ＤＢＬ、センス回路部１５等で構成される。この例では、データの読み出し方式としてプリチャージ方式を採用しており、読み出し回路２０によるデータ読み出しは、ビット線ＢＬ及びダミービット線ＤＢＬの寄生容量にプリチャージ（充電）するプリチャージ動作と、このプリチャージ動作の後の読み出し期間に行われ、ビット線ＢＬ及びダミービット線ＤＢＬの放電速度の違いを電位の差として検出する読み出し動作とがある。
　リファレンスセル１４は、読み出し動作の際に、ダミービット線ＤＢＬに、ビット線ＢＬのビット線電位ＶＢＬの高低のリファレンス電位となるダミービット線電位ＶＤＢＬを生じさせる。このリファレンスセル１４は、リファレンストランジスタ２７、選択トランジスタ２８、帰還部３０を有している。リファレンストランジスタ２７、選択トランジスタ２８は、いずれもＮＭＯＳトランジスタである。
　リファレンストランジスタ２７、選択トランジスタ２８は、直列に接続され、その直列回路がダミービット線ＤＢＬと接地との間に接続されている。具体的には、リファレンストランジスタ２７は、ドレインがダミービット線ＤＢＬに接続されソースが選択トランジスタ２８のドレインに接続されている。選択トランジスタ２８は、そのソースが接地された第２ソース線ＳＬ２に接続されている。また、リファレンストランジスタ２７は、そのゲートが帰還部３０に接続されており、帰還部３０によってそのゲート電位Ｖｇが制御される。選択トランジスタ２８は、そのゲートがダミーワード線ＤＷＬに接続されており、行デコーダによってダミーワード線ＤＷＬが活性化（Ｈレベル）することによってオンになる。
　なお、後述するようにメモリセル１２が接続されたビット線が第１のビット線及び第２のビット線になり得る構成においては、第１ソース線スイッチ部と同様な第２ソース線スイッチ部（図示省略）が第２ソース線ＳＬ２に接続され、その第２ソース線スイッチ部によって、前記第２ソース線ＳＬ２が電源電圧ＶＤＤに接続された状態と接地された状態とに切り替えられる。
　帰還部３０は、ダミービット線ＤＢＬのダミービット線電位ＶＤＢＬをリファレンストランジスタ２７のゲートに帰還し、ダミービット線電位ＶＤＢＬの変化に従い、その変化と同方向にリファレンストランジスタ２７のゲート電位Ｖｇを変化させる。この例では、帰還部３０は、キャパシタ３１、３２とスイッチ素子３３とで構成される。
　ビット線側静電容量成分としてのキャパシタ３１は、その一端がダミービット線ＤＢＬに接続され、他端がリファレンストランジスタ２７のゲートに接続されている。このように接続されたキャパシタ３１によって、ダミービット線ＤＢＬとリファレンストランジスタ２７のゲートとを容量結合し、読み出し期間において、キャパシタ３２と協働して、ダミービット線電位ＶＤＢＬの低下にしたがってリファレンストランジスタ２７のゲート電位Ｖｇも低下するようにしている。ビット線側静電容量成分は、必ずしも素子の形態で設けられる必要はなく、リファレンストランジスタ２７のゲート-ドレイン間容量（帰還容量）を十分に大きくすることで、そのゲート-ドレイン間容量をビット線側静電容量成分として実装することも可能である。
　接地側静電容量成分としてのキャパシタ３２は、その一端がリファレンストランジスタ２７のゲートに接続され、他端が接地されている。このキャパシタ３２は、ノイズに対してリファレンストランジスタ２７のゲート電位Ｖｇを安定に保つために設けられている。また、後述するように、キャパシタ３１の容量とキャパシタ３２の容量とを適宜設定することで、読み出し動作におけるリファレンストランジスタ２７のゲート電位Ｖｇの変化量を調整できる。キャパシタ３１、３２は、例えばＭＯＳキャパシタとして形成されている。なお、接地側静電容量成分は、ビット線側静電容量成分と同様に、必ずしも素子の形態で設けられる必要はない。例えば、接地側静電容量成分として、配線容量やスイッチ素子３３の寄生容量などにより、リファレンストランジスタ２７のゲートと接地間に、ゲート電位Ｖｇの変化量を適宜調整できるような所定の等価容量が実装されていればよい。なお、キャパシタ３１がビット線側キャパシタであり、キャパシタ３２が接地側キャパシタである。
　スイッチ素子３３は、一端がリファレンストランジスタ２７のゲートに接続され、他端が初期ゲート電位ＶＲ１を出力する電位供給部（図示省略）に接続されている。スイッチ素子３３は、例えばトランジスタで構成されており、プリチャージ動作時にオンとされ、リファレンストランジスタ２７のゲート電位Ｖｇを初期ゲート電位ＶＲ１にする。このスイッチ素子３３は、読み出し動作時にはオフとされる。
　初期ゲート電位ＶＲ１は、読み出し期間の開始時に、リファレンストランジスタ２７の等価抵抗（ドレインソース間オン抵抗）Ｒｏｎを中間抵抗値ＲＡＶＥと等しくするゲート電位Ｖｇである。ダミービット線ＤＢＬの読み出し期間の開始時の電位である初期ビット線電位ＶＢ０をリファレンストランジスタ２７のドレイン電位として、リファレンストランジスタ２７の特性に基づいて初期ゲート電位ＶＲ１を決めることができる。なお、検出期間の開始時では、ビット線ＢＬのビット線電位ＶＢＬ及びダミービット線ＤＢＬのダミービット線電位ＶＤＢＬは、同じ初期ビット線電位ＶＢ０にされる。
　上記の電位供給部は、例えばメモリセル１２と同じＭＴＪ素子を複数接続した回路を有しており、その回路により初期ゲート電位ＶＲ１を変化させる。これにより、ＭＴＪ素子の製造プロセスのばらつきについての変動補償や、温度補償を行っている。メモリ装置１０の各リファレンスセル１４に対して、例えば１個の電位供給部から初期ゲート電位ＶＲ１を供給することにより、メモリ装置１０の回路面積の増加を抑制できる。
　上記のように構成された帰還部３０は、読み出し期間（その全期間ないし大半の期間）においてリファレンストランジスタ２７の等価抵抗Ｒｏｎを中間抵抗値ＲＡＶＥに安定的に維持する。すなわち、リファレンストランジスタ２７のソース電位をＶｓ、閾値電圧をＶｔとしたときに、読み出し期間において「（Ｖｇ－Ｖｓ）≧｛（ＶＤＢＬ－Ｖｓ）＋Ｖｔ｝≧Ｖｔ」を満たすように、初期ビット線電位ＶＢ０、初期ゲート電位ＶＲ１、キャパシタ３１、３２の容量、リファレンストランジスタ２７の閾値電圧Ｖｔが適宜に選択される。
　センス回路部１５は、ビット線ＢＬとダミービット線ＤＢＬとに接続されている。このセンス回路部１５は、読み出し動作の際に、読み出し対象となるメモリセル１２が接続されたビット線ＢＬと、このビット線ＢＬと対をなしリファレンスセル１４が接続されたダミービット線ＤＢＬとの電位の差を検出する。
　図２に示すように、この例におけるセンス回路部１５は、プリチャージ回路３６と、電位制限回路３７と、センスアンプ３８とから構成される。プリチャージ回路３６は、ビット線負荷としてのトランジスタＰＲ１、ＰＲ２から構成され、電位制限回路３７は、トランジスタ３７ａ、３７ｂから構成される。トランジスタＰＲ１、ＰＲ２は、ＰＭＯＳトランジスタであり、トランジスタ３７ａ、３７ｂは、ＮＭＯＳトランジスタである。
　トランジスタＰＲ１、ＰＲ２は、それぞれソースが電源電圧ＶＤＤに接続されている。また、トランジスタＰＲ１、ＰＲ２は、それぞれ電位制限回路３７を介してビット線ＢＬ、ダミービット線ＤＢＬに接続されている。すなわち、トランジスタＰＲ１は、そのドレインがトランジスタ３７ａのドレインに接続され、トランジスタ３７ａのソースがビット線ＢＬに接続されている。また、トランジスタＰＲ２は、そのドレインがトランジスタ３７ｂのドレインに接続され、トランジスタ３７ｂのソースがダミービット線ＤＢＬに接続されている。
　上記トランジスタＰＲ１、ＰＲ２は、プリチャージ信号／ＰＲＣが活性化（Ｌレベル）したときにオンとなる。プリチャージ信号／ＰＲＣは、プリチャージ動作時に活性化される。これにより、電源電圧ＶＤＤを電位制限回路３７を介してビット線ＢＬとダミービット線ＤＢＬとに印加し、ビット線ＢＬとダミービット線ＤＢＬとをプリチャージする。
　トランジスタ３７ａ、３７ｂは、プリチャージ動作時に各ゲートにゲート電圧Ｖｇｎが印加される。これにより、プリチャージ動作におけるビット線電位ＶＢＬとダミービット線電位ＶＤＢＬを、電源電圧ＶＤＤよりも小さい初期ビット線電位ＶＢ０に制限してプリチャージし、リードディスターブを防止する。
　センスアンプ３８は、ビット線ＢＬとダミービット線ＤＢＬとに接続されている。このセンスアンプ３８は、読み出し期間におけるビット線ＢＬ及びダミービット線ＤＢＬの放電時のビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとの電位の差を検出する。
　図２に一例が示されるように、センスアンプ３８は、インバータＩＮＶ１、ＩＮＶ２と、ＰＭＯＳトランジスタのトランジスタ４１～４３、ＮＭＯＳトランジスタのトランジスタ４９ａ、４９ｂとで構成される。インバータＩＮＶ１は、トランジスタ４５、４６からなり、インバータＩＮＶ２は、トランジスタ４７、４８からなる。トランジスタ４５、４７は、ＰＭＯＳトランジスタであり、トランジスタ４６、４８は、ＮＭＯＳトランジスタである。
　トランジスタ４１は、そのソースに電源電圧ＶＤＤが接続され、ドレインがトランジスタ４２、４３の各ソースに接続されている。トランジスタ４１は、ゲートに入力されるセンス信号／ＳＥが活性化（Ｌレベル）することでオンになって、センスアンプ３８の動作を開始させる。センス信号／ＳＥは、読み出し期間内に設定されたセンス可能期間の開始と同時に活性化される。トランジスタ４２は、そのゲートにビット線ＢＬが接続され、ドレインがトランジスタ４５のソースに接続されている。同様に、トランジスタ４３は、そのゲートにダミービット線ＤＢＬが接続され、ドレインがトランジスタ４７のソースに接続されている。
　インバータＩＮＶ１では、トランジスタ４５、４６のゲート同士が接続されている。トランジスタ４５は、そのドレインがトランジスタ４６のドレインに接続されている。これらトランジスタ４５、４６のドレイン同士の接続点がインバータＩＮＶ１の出力ノードｎ１になっている。インバータＩＮＶ２では、トランジスタ４７、４８のゲート同士が接続されており、これに出力ノードｎ１が接続されている。トランジスタ４７は、そのドレインがトランジスタ４８のドレインに接続されている。これらトランジスタ４７、４８のドレイン同士の接続点がインバータＩＮＶ２の出力ノードｎ２になっている。また、出力ノードｎ２がトランジスタ４５、４６のゲートに接続されている。
　トランジスタ４９ａ、４９ｂは、出力ノードｎ１，ｎ２をＬレベルにしてセンスアンプ３８を初期化する。トランジスタ４９ａは、そのドレインが出力ノードｎ１に接続され、ソースが接地されている。同様に、トランジスタ４９ｂは、そのドレインが出力ノードｎ２に接続され、ソースが接地されている。トランジスタ４９ａ、４９ｂの各ゲートにはセンス信号／ＳＥが入力される。これにより、トランジスタ４９ａ、４９ｂは、読み出し動作前のプリチャージ動作時、すなわち読み出し期間前の不活性化（Ｈレベル）されたセンス信号／ＳＥによってオンとなり、出力ノードｎ１，ｎ２をＬレベルにする。読み出し期間では、トランジスタ４９ａ、４９ｂは、センス信号／ＳＥが活性化することによりオフとなって、出力ノードｎ１，ｎ２の電位が変化することを許容する。
　上記構成のセンスアンプ３８は、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとの電位の差に基づいて、出力ノードｎ１，ｎ２から相補的な出力信号／Ｄ、Ｄを出力する。メモリセル１２がデータ“１”を記憶している場合、出力ノードｎ１からのＬレベルの出力信号／Ｄを出力し、出力ノードｎ２からのＨレベルの出力信号Ｄを出力する。また、メモリセル１２がデータ“０”を記憶している場合、出力ノードｎ１からのＨレベルの出力信号／Ｄを出力し、出力ノードｎ２からのＬレベルの出力信号Ｄを出力する。なお、出力信号Ｄ、／Ｄのいずれか一方だけを出力してもよい。
　次に帰還部３０のキャパシタ３１、３２の容量について説明する。なお、以下の説明においては、センス信号／ＳＥの活性化によるセンスアンプ３８の動作の開始を読み出し開始とし、センスアンプ３８の状態が安定的に確定する時刻を読み出し完了時刻と称する。また、キャパシタ３１について、その容量をＣ３１、読み出し開始時点での電荷をＱ３１s、読み出し完了時刻での電荷をＱ３１fとし、キャパシタ３２の容量をＣ３２、読み出し開始時点での電荷をＱ３２s、読み出し完了時刻での電荷をＱ３２fとする。また、キャパシタ３１の電荷は、ダミービット線ＤＢＬに接続されているキャパシタ３１の電極を正極とし、キャパシタ３２の電荷は、リファレンストランジスタ２７のゲートに接続されているキャパシタ３２の電極を正極としてそれぞれ正負を定義する。さらに、読み出し完了時刻におけるダミービット線電位ＶＤＢＬをＶＢｆ、リファレンストランジスタ２７のゲート電位ＶｇをＶｇfとする。なお、説明を簡単にするために、リファレンストランジスタ２７のゲート-ドレイン間容量成分及びリファレンストランジスタ２７のゲートと接地との間に寄生する容量成分は、容量Ｃ３１および容量Ｃ３２に対し十分小さいか、または容量Ｃ３１および容量Ｃ３２のそれぞれに含まれているものとする。
　読み出し開始時点では、下記式（１）、式（２）が成り立つ。この例では、読み出し開始に先立って、各キャパシタ３１、３２がそれぞれ充電されるので、キャパシタ３１、３２ごとに初期の電荷Ｑ３１s、Ｑ３２sが異なる。
Figure JPOXMLDOC01-appb-M000001
　読み出し完了時刻では、下記式（３）、式（４）が成り立つ。
Figure JPOXMLDOC01-appb-M000002
　上記式（２）と式（４）とから、読み出し開始から読み出し完了の間に生じる、キャパシタ３１の電荷量の変化ΔＱ３１は、下記式（５）のように表される。
Figure JPOXMLDOC01-appb-M000003
　ダミービット線電位ＶＤＢＬの電位変化をΔＶＢ、リファレンストランジスタ２７のゲート電位Ｖｇの電位変化をΔＶｇとすると、上記式（５）は下記式（６）のように表される。
Figure JPOXMLDOC01-appb-M000004
　読み出し動作においてダミービット線電位ＶＤＢＬは低下するので、「ＶＢ０＞＞ＶＢｆ」であり「ΔＶＢ＜０」となる。また、電位変化ΔＶｇについては、「ΔＶｇ＜０」であるが、「｜ΔＶＢ｜＞｜ΔＶｇ｜」であり、ΔＱ３１は負となる（ΔＱ３１＜０）。すなわち、読み出し期間においては、キャパシタ３１の正極からリファレンストランジスタ２７を通して「｜ΔＱ３１｜」なる電荷が放電される。この読み出し期間では、スイッチ素子３３がオフであるから、キャパシタ３２の正極から「｜ΔＱ３１｜」と等しい電荷がキャパシタ３１へと移行する。したがって、式（１）、式（３）、式（６）から下記の式（７）が成り立つ。
Figure JPOXMLDOC01-appb-M000005
　式（７）中の値（Ｖｇｆ－ＶＲ１）は、リファレンストランジスタ２７のゲート電位Ｖｇの電位変化ΔＶｇであるから、下記式（８）のように変形できる。
Figure JPOXMLDOC01-appb-M000006
　式（８）に示すように、この例では読み出し期間におけるダミービット線ＤＢＬの電位変化ΔＶＢとリファレンストランジスタ２７のゲート電位Ｖｇの電位変化ΔＶｇの関係を、各キャパシタ３１、３２の容量Ｃ３１、Ｃ３２を適宜定めることで調整できる。こうした調整を行い、かつリファレンストランジスタ２７のゲート幅、ゲート長、そして初期ゲート電位ＶＲ１を適宜設定することで、リファレンストランジスタ２７が、読み出し動作（期間）の大半の間、線形状態となるようにする。すなわち、「（Ｖｇ－Ｖｓ）≧｛（ＶＤＢＬ－Ｖｓ）＋Ｖｔ｝」が成り立つように調整する。かかる調整により、読み出し期間におけるリファレンストランジスタ２７の等価抵抗Ｒｏｎを、中間抵抗値ＲＡＶＥに安定的に維持することが可能となる。
　実際にはダミービット線電位ＶＤＢＬの変化に応答してゲート電位Ｖｇが変化することを考慮すると、読み出し期間においてゲート電位Ｖｇがダミービット線電位ＶＤＢＬと同方向に並行して変化し、かつゲート電位Ｖｇの変化率がダミービット線電位ＶＤＢＬの変化率以下になるように、上記式（８）に基づき各キャパシタ３１、３２の容量Ｃ３１、Ｃ３２の比を調整する。ダミービット線電位ＶＤＢＬの変化に応答してゲート電位Ｖｇが変化することは、ダミービット線電位ＶＤＢＬの変化から僅かな応答時間の経過後にゲート電位Ｖｇが変化を開始することを意味する。また、ゲート電位Ｖｇがダミービット線電位ＶＤＢＬと同方向に並行して変化するとは、この例ではダミービット線電位ＶＤＢＬの低下にしたがって、それと概ね同時にゲート電位Ｖｇが低下することを意味する。さらに、読み出し期間中に「Ｖｇ－Ｖｓ≧Ｖｔ」（好ましくは「（Ｖｇ－Ｖｓ）≧{（ＶＤＢＬ－Ｖｓ)＋Ｖｔ}≧Ｖｔ」）を維持し、かつ読み出し完了時刻において、リファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥから大きく乖離しないようにするため「（Ｖｇ－Ｖｓ）≧Ｖｔ」となるようにする。このために、上記式（８）に基づき各キャパシタ３１、３２の容量Ｃ３１、Ｃ３２の比を調整するとともに、リファレンストランジスタ２７のゲート幅及びゲート長、そして初期ゲート電位ＶＲ１を適宜定める。
　読み出し完了時刻で「（Ｖｇ－Ｖｓ）≧Ｖｔ」の関係を電位的な余裕をもって満足するために、ダミービット線電位ＶＤＢＬが変化しなくなるタイミングよりも少し遅れてゲート電位Ｖｇが変化しなくなる程度に調整するのがよい。このためには、例えば帰還部３０のキャパシタ３１をキャパシタと抵抗ｒとが直列接続された回路と置き換えればよい。これにより、ダミービット線電位ＶＤＢＬの変化に対して、所定の時定数τだけ遅延して変化するゲート電位Ｖｇが得られる。なお、上記時定数τは、「ｒ」によりその大きさを調整できる。
　次に上記構成のデータ読み出しについて説明する。データ読み出しでは、まずプリチャージ動作が行われる。プリチャージ動作では、最初に電位制限回路３７のトランジスタ３７ａ、３７ｂにそれぞれゲート電圧Ｖｇｎが印加された状態にされる。この後に、プリチャージ信号／ＰＲＣが活性化されてトランジスタＰＲ１、ＰＲ２がそれぞれオンとされるとともに、リファレンスセル１４のスイッチ素子３３がオンされる。
　トランジスタＰＲ１、ＰＲ２がオンになると、電源の電位ＶＤＤがトランジスタ３７ａ、３７ｂを介してビット線ＢＬ及びダミービット線ＤＢＬにそれぞれ印加され、ビット線ＢＬ及びダミービット線ＤＢＬがプリチャージされる。これにより、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが上昇し、それぞれ初期ビット線電位ＶＢ０で一定になる。
　一方、スイッチ素子３３がオンすることにより、キャパシタ３１、３２が充電されて、リファレンストランジスタ２７のゲート電位Ｖｇが初期ゲート電位ＶＲ１となる。このときに、キャパシタ３１は、その一端が初期ビット線電位ＶＢ０であり、他端が初期ゲート電位ＶＲ１である。
　また、プリチャージ動作のときには、センス信号／ＳＥは、非活性化（Ｈレベル）されている。このため、トランジスタ４９ａ、４９ｂがそれぞれオンとなり、出力ノードｎ１，ｎ２がＬレベルにされ、センスアンプ３８が初期化された状態になる。したがって、出力ノードｎ１，ｎ２が等電位になっている。
　プリチャージ信号／ＰＲＣが活性化した時点から、上記のようにビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが初期ビット線電位ＶＢ０となり、またゲート電位Ｖｇが初期ゲート電位ＶＲ１となるのに必要な時間が経過すると、プリチャージ信号／ＰＲＣが非活性化（Ｈレベル）されてトランジスタＰＲ１、ＰＲ２がオフとされるとともに、スイッチ素子３３がオフにされる。また、電位制限回路３７へのゲート電圧Ｖｇｎの印加が停止される。これにより、プリチャージ動作が終了する。
　プリチャージ動作の終了後、ワード線ＷＬとダミーワード線ＤＷＬとが同時に活性化され、読み出し期間になって読み出し動作が開始される。ワード線ＷＬとダミーワード線ＤＷＬが同時に活性化することにより、メモリセル１２の選択トランジスタ１８とリファレンスセル１４の選択トランジスタ２８とが同時にオンになる。
　選択トランジスタ１８のオンにより、プリチャージ動作で充電されたビット線ＢＬの電荷がＭＴＪ素子１７と選択トランジスタ１８とを介して放電され（放電電流が流れ）、ビット線電位ＶＢＬが初期ビット線電位ＶＢ０から徐々に低下する。このときのビット線ＢＬの放電速度は、ＭＴＪ素子１７の一定な抵抗値に依存する時定数で決まるから、メモリセル１２が記憶しているデータに応じたものとなる。
　また、リファレンスセル１４の選択トランジスタ２８がオンになることにより、プリチャージ動作で充電されたダミービット線ＤＢＬの電荷がリファレンストランジスタ２７と選択トランジスタ２８とを介して放電される（放電電流が流れる）。このときのダミービット線ＤＢＬの放電速度は、リファレンストランジスタ２７の等価抵抗Ｒｏｎで決まる。図３に示すように、ダミーワード線ＤＷＬが活性化されると、そのダミービット線電位ＶＤＢＬは、初期ビット線電位ＶＢ０から徐々に低下する。このダミービット線電位ＶＤＢＬの低下にともない、リファレンストランジスタ２７のソース電位Ｖｓが低下する。一方で、ダミービット線電位ＶＤＢＬの低下は、帰還部３０のキャパシタ３１を通してリファレンストランジスタ２７のゲートに帰還される。これにより、ダミービット線電位ＶＤＢＬの低下にしたがって、リファレンストランジスタ２７のゲート電位Ｖｇが初期ゲート電位ＶＲ１から低下する。このため、リファレンストランジスタ２７のゲート・ソース電圧（＝Ｖｇ－Ｖｓ）とドレイン・ソース電圧（＝Ｖｄ－Ｖｓ）との関係が大きく変化することがない。すなわち、リファレンストランジスタ２７のゲート・ソース電圧がドレイン・ソース電圧（＝Ｖｄ－Ｖｓ）に対して高くなりすぎたり、低くなりすぎたりすることがないので、読み出し期間におけるリファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに安定的に維持される。
　ワード線ＷＬとダミーワード線ＤＷＬとが活性化されてから、所定の遅延時間が経過してセンス可能期間になると、センス信号／ＳＥが活性化される。これにより、トランジスタ４１がオンになるとともに、トランジスタ４９ａ、４９ｂがオフになる。トランジスタ４９ａ、４９ｂのオフにより、等電位とされていた出力ノードｎ１，ｎ２の電位の変化が許容される。また、トランジスタ４１のオンにより、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとの電位の差がトランジスタ４２、４３を通して出力ノードｎ１、ｎ２の電位の差として伝搬する。この例では、ダミービット線電位ＶＤＢＬに対するビット線電位ＶＢＬの高低が、出力ノードｎ１の電位に対する出力ノードｎ２の電位の高低として、出力ノードｎ１と出力ノードｎ２とに電位の差が生じる。そして、出力ノードｎ１と出力ノードｎ２とに微小な電位の差が生じると、インバータＩＮＶ１とインバータＩＮＶ２との相互の正帰還作用により、出力ノードｎ１、ｎ２の電位は、一方がＨレベル（ＶＤＤ）、他方がＬレベル（０Ｖ）となるまで増幅されてラッチされる。
　例えば、メモリセル１２がデータ“１”を記憶している場合、ＭＴＪ素子１７は、高抵抗状態であり、リファレンスセル１４のリファレンストランジスタ２７の等価抵抗Ｒｏｎよりも抵抗値が高い。このため、ビット線電位ＶＢＬの放電速度は、ダミービット線電位ＶＤＢＬの放電速度よりも遅く、ビット線電位ＶＢＬがダミービット線電位ＶＤＢＬよりも高くなる。これにより、出力ノードｎ１よりも出力ノードｎ２の電位が高くなり、出力ノードｎ１がＬレベル、出力ノードｎ２がＨレベルとなる。この結果、出力ノードｎ１からのＬレベルの出力信号／Ｄと、出力ノードｎ２からのＨレベルの出力信号Ｄが出力され、データ“１”が得られる。
　また、メモリセル１２がデータ“０”を記憶している場合、ＭＴＪ素子１７は、低抵抗状態であり、リファレンスセル１４のリファレンストランジスタ２７の等価抵抗Ｒｏｎよりも抵抗値が低い。このため、ビット線電位ＶＢＬの放電速度は、ダミービット線電位ＶＤＢＬの放電速度よりも速く、ビット線電位ＶＢＬがダミービット線電位ＶＤＢＬよりも低くなる。これにより、出力ノードｎ２よりも出力ノードｎ１の電位が高くなり、出力ノードｎ１がＨレベル、出力ノードｎ２がＬレベルとなる。この結果、出力ノードｎ１からのＨレベルの出力信号／Ｄと、出力ノードｎ２からのＬレベルの出力信号Ｄが出力され、データ“０”が得られる。
　以上のようにして、プリチャージ動作と読み出し動作とを順次に行って、メモリセル１２に対するデータの読み出しが行われ、メモリセル１２に記憶されているデータに応じた出力信号Ｄ、／Ｄが出力される。
　ところで、リファレンスセル１４に帰還部３０を設けず、読み出し期間中に、リファレンストランジスタ２７のゲートに一定の電位を与える構成（以下、このような構成を比較構成という）では、ダミービット線ＤＢＬの放電が進むにつれて、リファレンストランジスタ２７のゲート・ソース電圧（＝Ｖｇ－Ｖｓ）とドレイン・ソース電圧（＝Ｖｄ－Ｖｓ）との関係が大きく変化する。このため、読み出し期間において等価抵抗Ｒｏｎを一定に維持できない。この比較構成において、例えば、等価抵抗Ｒｏｎがダミービット線ＤＢＬの放電中のある時刻に中間抵抗値ＲＡＶＥとなるように調整した場合、ダミービット線電位ＶＤＢＬの放電前では、等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに対して高くなりすぎ、放電終了時には、等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに対して低くなりすぎるような変化を示し、所望の特性が得られない。この結果、ダミービット線ＤＢＬの放電中において、低抵抗状態及び高抵抗状態のＭＴＪ素子１７に対応した変化を示す各ビット線電位ＶＢＬのそれぞれとの間に、ダミービット線電位ＶＤＢＬが有効な差を持つセンス可能期間が極めて短くなり、動作マージンが確保できない。
　これに対して、この例の読み出し回路２０では、上記のようにリファレンスセル１４に設けた帰還部３０のキャパシタ３１によって、ダミービット線電位ＶＤＢＬの低下に追従させてリファレンスセル１４のゲート電位Ｖｇを低下させているから、そのゲート・ソース電圧（＝Ｖｇ－Ｖｓ）とドレイン・ソース電圧（＝Ｖｄ－Ｖｓ）との関係が大きく変化することがなく、読み出し期間におけるリファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥに安定的に維持される。この結果、ダミービット線ＤＢＬの放電中において、低抵抗状態及び高抵抗状態のＭＴＪ素子１７に対応した変化を示す各ビット線電位ＶＢＬのそれぞれとの間に、ダミービット線電位ＶＤＢＬが有効な差を持つセンス可能期間が長くなり、十分な動作マージンがある。
　また、この例における読み出し回路２０は、上記のようにプリチャージ方式のものであり、プリチャージされたビット線ＢＬとダミービット線ＤＢＬとの放電時の電位の差を検出するので、プルアップ方式のように定常的に流れる電流の大きさを検出する必要がなく、省電力化に有利である。例えばプルアップ方式のデータ読み出しに対して、この例のデータ読み出しにおける消費電力は、１／１０程度にまで低減することができる。しかも、リファレンスセル１４は、リファレンストランジスタ２７を抵抗として機能させるＭＯＳタイプのものであるから、ＭＴＪ素子を用いたリファレンスセルに比べて回路面積が小さい。
　さらに、帰還部３０により、ビット線電位ＶＢＬの高低を識別する閾値として、安定した精度の高いダミービット線電位ＶＤＢＬが得られるため、データ“１”に対応したビット線電位ＶＢＬとデータ“０”に対応したビット線電位ＶＢＬとの差を小さくすることが可能となる。これは、ビット線ＢＬの放電の際にデータ“１”及びデータ“０”に対応したＭＴＪ素子１７に流れる読み出し電流（放電電流）を小さくできることを意味する。ＭＴＪ素子１７においては、その磁化状態を変化させる書き込み電流が読み出し電流よりも大きくされるが、読み出し電流を小さくすれば、それに応じて書き込み電流をも小さくするようにＭＴＪ素子１７のスケーリングが可能となる。この結果、メモリ装置１０の書き込み動作までを含めた消費電力の低減を図ることができる。
　図４は、読み出し回路２０の構成において、メモリセル１２がデータ“１”及びデータ“０”を記憶している場合の各ビット線電位ＶＢＬと、ダミービット線電位ＶＤＢＬの読み出し期間における変化をシミュレーションした結果を、ワード線ＷＬ及びダミーワード線ＤＷＬ、プリチャージ信号／ＰＲＣの各電位の変化とともに示している。また、図５には、上記比較構成における各ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬの読み出し期間における変化をシミュレーションした結果を同様に示している。
　図４からわかるように、ワード線ＷＬ及びダミーワード線ＤＷＬを活性化して放電を開始すると、その放電中においては、ダミービット線電位ＶＤＢＬは、データ“１”に対応したビット線電位ＶＢＬとデータ“０”を記憶したビット線電位ＶＢＬとの中間の電位にあり、帰還部３０によってリファレンスセル１４の等価抵抗Ｒｏｎが前述の中間抵抗値ＲＡＶＥにほぼ維持されていることがわかる。ダミービット線電位ＶＤＢＬが、データ“１”及びデータ“０”のいずれのビット線電位ＶＢＬに対しても、６０ｍＶ（＝｜ＶＢＬ－ＶＤＢＬ｜）を超える期間をセンス可能期間ｔＳＥとした場合、そのセンス可能期間ｔＳＥは１．５６ｎｓｅｃとなった。このセンス可能期間ｔＳＥは、比較構成の後述するセンス可能期間ｔＳＥの約２．７倍の長さである。
　一方、比較構成では、図５からわかるように、ダミービット線電位ＶＤＢＬは、放電開始直後では、データ“１”に対応したビット線電位ＶＢＬよりも高く、その後データ“１”及び“０”に対応した各ビット線電位ＶＢＬとの間の電位になる。さらに放電が進むと、データ“１”に対応したビット線電位ＶＢＬとの差が大きくなるが、データ“０”に対応したビット線電位ＶＢＬとの差が小さくなり、放電の終了に近づくとデータ“０”に対応したビット線電位ＶＢＬよりも低くなる。このようなダミービット線電位ＶＤＢＬの変化を示す比較構成では、上記と同様に設定可能なセンス可能期間ｔＳＥは、０．５８ｎｓｅｃであり、極めて短いことがわかる。
　また、図６、図７に、帰還部３０を設けた構成での出力ノードｎ１、ｎ２の電位変化のシミュレーション結果を示すように、センス可能期間ｔＳＥにおいて、センス信号／ＳＥを活性化することにより、上述のように出力ノードｎ１、ｎ２の信号レベルが変化し、正常にデータをメモリセル１２から読み出させることもわかる。なお、図６がメモリセル１２にデータ“１”が記憶されている場合であり、図７がデータ“０”が記憶されている場合である。
［第２実施形態］
　第２実施形態のメモリ装置は、以下に詳細を説明するセンス回路部以外の構成は、第１実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
　この例では、図８に示すように、センス回路部１５Ａは、プリチャージ回路５６と、電位制限回路５７と、センスアンプ５８とから構成される。プリチャージ回路５６は、トランジスタＰＲ１、ＰＲ２から構成され、電位制限回路５７は、ＮＭＯＳトランジスタのトランジスタ５７ａ、５７ｂから構成される。センスアンプ５８は、インバータＩＮＶ１Ａ、ＩＮＶ２Ａとから構成される。インバータＩＮＶ１Ａは、トランジスタ６１、６２からなり、インバータＩＮＶ２Ａは、トランジスタ６３、６４からなる。トランジスタ６１、６３は、ＰＭＯＳトランジスタであり、トランジスタ６２、６４はＮＭＯＳトランジスタである。
　インバータＩＮＶ１Ａでは、トランジスタ６１、６２のゲート同士が接続され、これがインバータＩＮＶ１Ａの入力になっている。トランジスタ６１は、そのソースが電源電圧ＶＤＤに接続され、ドレインがトランジスタ６２のドレインに接続されている。トランジスタ６２は、そのソースが信号線ＳＢＬに接続され、信号線ＳＢＬが電位制限回路５７のトランジスタ５７ａを介してビット線ＢＬに接続されている。また、インバータＩＮＶ２Ａでは、トランジスタ６３、６４のゲート同士が接続され、これがインバータＩＮＶ２Ａの入力になっている。トランジスタ６３は、そのソースが電源電圧ＶＤＤに接続され、ドレインがトランジスタ６４のドレインに接続されている。トランジスタ６４は、そのソースが信号線ＳＤＢＬに接続され、信号線ＳＤＢＬが電位制限回路５７のトランジスタ５７ｂを介してダミービット線ＤＢＬに接続されている。この例では、信号線ＳＢＬ及び信号線ＳＤＢＬがセンスアンプ５８の入力となる。
　トランジスタ６１、６２のドレイン同士の接続点が出力ノードｎ１であり、トランジスタ６３、６４のドレイン同士の接続点が出力ノードｎ２である。出力ノードｎ１は、トランジスタ６３、６４のゲートにそれぞれ接続され、出力ノードｎ２は、トランジスタ６１、６２のゲートにそれぞれ接続されている。センスアンプ５８は、出力ノードｎ１，ｎ２から相補的な出力信号Ｄ、／Ｄを出力する。この例では、出力ノードｎ１の信号レベルが出力信号Ｄとして、出力ノードｎ２の信号レベルが出力信号／Ｄとしてそれぞれ出力される。
　プリチャージ回路５６のトランジスタＰＲ１、ＰＲ２は、それぞれソースが電源電圧ＶＤＤに接続されている。また、トランジスタＰＲ１は、そのドレインが出力ノードｎ１に接続され、トランジスタＰＲ２は、そのドレインが出力ノードｎ２に接続されている。
　電位制限回路５７のトランジスタ５７ａ、５７ｂは、プリチャージ動作の開始時から読み出し動作の終了時まで、それらにゲート電圧Ｖｇｎが印加される。これらトランジスタ５７ａ、５７ｂは、プリチャージ動作時においては、第１実施形態と同様に、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬを制限し、リードディスターブを防止する。また、読み出し動作時では、トランジスタ５７ａ、５７ｂは、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬを増幅するプリアンプとして動作する。
　上記センスアンプ５８は、トランジスタ６２、６４の各のソースと電位制限回路５７のトランジスタ５７ａ、５７ｂの各ドレインとを接続する信号線ＳＢＬの信号線電位ＶＳＢＬと信号線ＳＤＢＬの信号線電位ＶＳＤＢＬの差を検出する。すなわち、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬをトランジスタ５７ａ、５７ｂで増幅した信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの差に基づく出力信号Ｄ、／Ｄを出力する。
　上記構成のデータ読み出しでは、プリチャージ動作において、まず電位制限回路５７のトランジスタ５７ａ、５７ｂにゲート電圧Ｖｇｎが印加された状態にされる。この後に、プリチャージ信号／ＰＲＣが活性化され、トランジスタＰＲ１、ＰＲ２がそれぞれオンになる。これと同時にスイッチ素子３３（図１参照）がオンされる。トランジスタＰＲ１、ＰＲ２がオンになると、これらトランジスタＰＲ１、ＰＲ２を介して各出力ノードｎ１、ｎ２がそれぞれ電位ＶＤＤ、すなわちＨレベルとなってセンスアンプ５８が初期化される。このときに、トランジスタ６１、６３がオフ、トランジスタ６２、６４がオンになっている。
　また、トランジスタ６２、６４がオンになると、電源電圧ＶＤＤがトランジスタＰＲ１、６２、５７ａを介してビット線ＢＬに印加され、またトランジスタＰＲ２、６４、５７ｂを介してダミービット線ＤＢＬに印加される。これにより、ビット線ＢＬ及びダミービット線ＤＢＬがそれぞれプリチャージされ、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬがそれぞれ初期ビット線電位ＶＢ０になる。このときの信号線電位ＶＳＢＬ、信号線電位ＶＳＤＢＬは、ビット線電位ＶＢＬ、ダミービット線電位ＶＤＢＬを増幅したものなので等しい。
　ビット線ＢＬ及びダミービット線ＤＢＬを初期ビット線電位ＶＢ０までプリチャージした後に、プリチャージ信号／ＰＲＣが非活性化される。これにより、トランジスタＰＲ１、ＰＲ２がそれぞれオフにされる、またスイッチ素子３３がオフにされる。これによりプリチャージ動作が終了する。
　プリチャージ動作の終了後に、ワード線ＷＬ及びダミーワード線ＤＷＬがそれぞれ活性化されて読み出し期間となり、読み出し動作が行われる。ワード線ＷＬ及びダミーワード線ＤＷＬが活性化することにより、ＭＴＪ素子１７（図１参照）を介したビット線ＢＬの放電とリファレンストランジスタ２７（図１参照）を介したダミービット線ＤＢＬの放電とがそれぞれ開始され、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが徐々に低下する。
　ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬが低下すると、トランジスタ５７ａ、５７ｂの増幅作用により、信号線ＳＢＬ、ＳＤＢＬの信号線電位ＶＳＢＬ、ＶＳＤＢＬも比例的に低下する。また、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとに電位の差が生じると、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとに増幅された電位の差が生じる。そして、この信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの差がトランジスタ６２、６４を通して出力ノードｎ１、ｎ２の電位の差として伝搬する。
　センスアンプ５８は、プリチャージ動作の終了時にトランジスタＰＲ１、ＰＲ２がオフとなることで動作可能な状態で待機しており、ワード線ＷＬおよびダミーワード線ＤＷＬの活性化により動作開始となる。かくて、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの電位の差により、出力ノードｎ１と出力ノードｎ２に微小な電位の差が生じると、インバータＩＮＶ１Ａ、ＩＮＶ２Ａの相互の正帰還作用により、出力ノードｎ１、ｎ２は、その一方がＨレベル、他方がＬレベルとなるまで増幅されてラッチされる。この結果、ビット線ＢＬとダミービット線ＤＢＬとの放電速度との違い、すなわちリファレンストランジスタ２７の等価抵抗Ｒｏｎに対するＭＴＪ素子１７の抵抗値の高低に応じた出力信号Ｄ、／Ｄが出力され、メモリセル１２に記憶されているデータを読み出すことができる。
　図９は、メモリセル１２（図１参照）がデータ“１”及びデータ“０”を記憶している場合の読み出し期間における信号線ＳＢＬの信号線電位ＶＳＢＬ及び信号線ＳＤＢＬの信号線電位ＶＳＤＢＬの変化をシミュレーションした結果を、ワード線ＷＬ及びダミーワード線ＤＷＬ、プリチャージ信号／ＰＲＣの各電位の変化とともに示している。なお、このシミュレーションでは、センスアンプ５８のラッチ動作に起因した信号線電位ＶＳＢＬ及び信号線電位ＶＳＤＢＬの変化を排除するために、センス回路部１５Ａとして、図１０に示すように、センスアンプ５８を省略し、プリチャージ回路５６のトランジスタＰＲ１、ＰＲ２を電位制限回路５７のトランジスタ５７ａ、５７ｂに直接接続した回路を用いている。
　図９からわかるように、信号線電位ＶＳＤＢＬは、放電中においては、データ“１”に対応した信号線電位ＶＳＢＬとデータ“０”を記憶した信号線電位ＶＳＢＬとの中間の電位にあり、帰還部３０（図１参照）によってリファレンスセル１４の等価抵抗Ｒｏｎが前述の中間抵抗値ＲＡＶＥにほぼ維持されていることがわかる。また、データ“１”及びデータ“０”のいずれの場合においても、センス可能期間ｔＳＥは１．７ｎｓｅｃであり、これは帰還部３０をリファレンスセル１４に設けない比較構成（後述）の約３．５倍であった。なお、この例では、ビット線電位ＶＢＬ、ダミービット線電位ＶＤＢＬを増幅した信号線電位ＶＳＢＬ、信号線電位ＶＳＤＢＬをセンスアンプ５８の検出に用いることから、上記センス可能期間ｔＳＥは、信号線電位ＶＳＢＬ、信号線電位ＶＳＤＢＬとの差が８０ｍＶを超える期間としている。
　図１１は、リファレンスセルに帰還部を設けない比較構成における、信号線ＳＢＬの信号線電位ＶＳＢＬ及び信号線ＳＤＢＬの信号線電位ＶＳＤＢＬの変化をシミュレーションした結果を示している。この比較構成においても、センス回路部１５Ａとして、図１０に示すセンスアンプ５８を省略した構成とし、メモリセル１２がデータ“１”及びデータ“０”を記憶している場合のそれぞれについてシミュレーションしている。帰還部を設けない比較構成においては、読み出し動作の進行とともにリファレンスセルの等価抵抗Ｒｏｎが変化してしまうことから、センス可能期間ｔＳＥが短くなる。例えば、読み出し開始時点でのリファレンスセルの等価抵抗Ｒｏｎが、前述の中間抵抗値ＲＡＶＥになるように調整すると、読み出し動作の早い時点で等価抵抗Ｒｏｎが低くなり過ぎ、その結果リファレンス側の信号線電位ＶＳＤＢＬが“０”と判定されるべき信号線電位ＶＳＢＬより低下してしまい誤動作となる。かくて、比較構成におけるセンス可能期間ｔＳＥは０．４８ｎｓｅｃと短くなり、これは帰還部３０を設けた、この例のリファレンスセル１４（図９）と比べて著しく短い。
　また、センス回路部１５Ａを用いた場合における、プリチャージ信号／ＰＲＣ、ワード線ＷＬ及びダミーワード線ＤＷＬの各電位、ビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬ、出力ノードｎ１、ｎ２の各電位の変化を図１２、図１３に示す。図１２は、メモリセル１２にデータ“１”が記憶されている場合、図１３は、データ“０”が記憶されている場合のものである。これらの各電位の変化より、出力ノードｎ１、ｎ２の信号レベルがメモリセル１２に記憶されているデータに応じて変化し、正常にデータをメモリセル１２から読み出させることもわかる。センスアンプ５８が出力ノードｎ１、ｎ２の電位の差を増幅することにともなって、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬの差が減少するが、その時点でセンスアンプ５８は、その増幅動作をほぼ完了して安定状態になっているため問題にはならない。
［第３実施形態］
　第３実施形態のメモリ装置は、データ読み出しをプルアップ方式で行うものである。なお、以下に詳細を説明するセンス回路部以外の構成は、第１実施形態のものと同じである。このため、以下の説明では、同一の部材については同じ符号を付し、その詳細な説明を省略するとともに、センス回路部以外の回路構成の図示を省略する。
　この例では、図１４に示すように、センス回路部１５Ｂは、プルアップ回路７１と、センスアンプ７２と、電位制限回路７３とから構成される。プルアップ回路７１は、ビット線負荷としてのトランジスタＰＬ１、ＰＬ２から構成され、電位制限回路７３は、トランジスタ７３ａ、７３ｂから構成される。トランジスタＰＬ１、ＰＬ２は、ＰＭＯＳトランジスタであり、トランジスタ７３ａ、７３ｂは、ＮＭＯＳトランジスタである。
　トランジスタＰＬ１、ＰＬ２は、ソースが電源電圧ＶＤＤに接続されている。また、トランジスタＰＬ１、ＰＬ２は、それぞれ電位制限回路７３を介してビット線ＢＬ、ダミービット線ＤＢＬに接続されている。すなわち、トランジスタＰＬ１は、そのドレインがトランジスタ７３ａのドレインに接続され、トランジスタ７３ａのソースがビット線ＢＬに接続されている。また、トランジスタＰＬ２は、そのドレインがトランジスタ７３ｂのドレインに接続され、トランジスタ７３ｂのソースがダミービット線ＤＢＬに接続されている。電位制限回路７３の機能は、第２実施形態の電位制限回路５７（図８参照）と同じである。
　センスアンプ７２は、トランジスタＰＬ１とトランジスタ７３ａとを接続する信号線ＳＢＬと、トランジスタＰＬ２とトランジスタ７３ｂとを接続する信号線ＳＤＢＬとの間に接続されている。このセンスアンプ７２は、信号線ＳＢＬの信号線電位ＶＳＢＬと信号線ＳＤＢＬの信号線電位ＶＳＤＢＬとの差を検出する。センスアンプ７２の回路は、例えば図２に示すものと同様な回路構成のものが用いられるが、各トランジスタの極性（ＰＭＯＳとＮＭＯＳ）が逆であり、またセンス信号ＳＥが活性化（Ｈレベル）することで動作を開始する点で異なる。
　この例におけるデータ読み出しでは、読み出し動作だけが行われる。この読み出し動作では、まずスイッチ素子３３（図１参照）がオンにされるとともに、電位制限回路７３のトランジスタ７３ａ、７３ｂにゲート電圧Ｖｇｎをそれぞれ印加した状態にする。また、プルアップ信号／ＰＬＵが活性化（Ｌレベル）される。スイッチ素子３３は、リファレンストランジスタ２７（図１参照）のゲート電位Ｖｇを初期ゲート電位ＶＲ１とするのに十分な時間が経過してからオフにされる。一方、ゲート電圧Ｖｇｎ、プルアップ信号／ＰＬＵは、読み出し動作に先立って活性化され、その状態が読み出し動作が完了するまで継続される。
　プルアップ信号／ＰＬＵの活性化によりトランジスタＰＲ１、ＰＲ２がそれぞれオンする。これにより、ビット線ＢＬ及びダミービット線ＤＢＬには、互いに同じ電圧（＜ＶＤＤ）が印加される。このようにトランジスタＰＲ１、ＰＲ２をオンした後にワード線ＷＬとダミーワード線ＤＷＬをそれぞれ活性化する。ワード線ＷＬとダミーワード線ＤＷＬをそれぞれ活性化してから所定のセンス遅延時間ｔＤＳＥが経過した時点で、センス信号ＳＥが活性化され、センスアンプ７２の動作が開始する。
　ワード線ＷＬとダミーワード線ＤＷＬとの活性化により、選択トランジスタ１８、２８（図１参照）がオンになると、ビット線ＢＬにはＭＴＪ素子１７（図１参照）と選択トランジスタ１８を介して電流が流れ、ダミービット線ＤＢＬにはリファレンストランジスタ２７（図１参照）と選択トランジスタ２８を介して電流が流れる。この結果、ビット線ＢＬは、ＭＴＪ素子１７の抵抗値に応じたビット線電位ＶＢＬとなり、ダミービット線ＤＢＬは、リファレンストランジスタ２７の等価抵抗Ｒｏｎに応じたダミービット線電位ＶＤＢＬとなる。このビット線電位ＶＢＬ及びダミービット線電位ＶＤＢＬは、トランジスタ７３ａ、７３ｂに増幅されて信号線ＳＢＬ、ＳＤＢＬの信号線電位ＶＳＢＬ、ＶＳＤＢＬとして現われ、ビット線電位ＶＢＬとダミービット線電位ＶＤＢＬとに電位の差が生じると、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとに増幅された電位の差が生じる。そして、信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬがセンスアンプ７２によって検出され、ＭＴＪ素子１７の抵抗値の高低に応じた出力信号Ｄ、／Ｄが出力される。このようにして、メモリセル１２（図１参照）に記憶されているデータが読み出される。
　なお、リファレンストランジスタ２７の定数及び初期ゲート電位ＶＲ１等は、ワード線ＷＬ及びダミーワード線ＤＷＬが活性化されてから十分な時間が経過した時点において、信号線ＳＤＢＬの信号線電位ＶＳＤＢＬが、データ“１”の読み出し時の信号線ＳＢＬの信号線電位ＶＳＢＬとデータ“０”の読み出し時の信号線ＳＢＬの信号線電位ＶＳＢＬとの中間の電位となるように調整される。
　図１５は、上記構成において、メモリセル１２がデータ“１”及びデータ“０”を記憶している場合の各信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとの変化をシミュレーションした結果を、ワード線ＷＬ及びダミーワード線ＤＷＬの各電位の変化とともに示している。また、図１６には、帰還部を設けない構成の場合の各信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬの変化のシミュレーションの結果を同様に示す。
　図１５のグラフからわかるように、帰還部３０（図１参照）を設けた構成では、それを設けない構成に比べて、ワード線ＷＬ及びダミーワード線ＤＷＬの活性化から早く信号線電位ＶＳＢＬと信号線電位ＶＳＤＢＬとに大きな差が生じ、センスアンプ７２によってセンス可能な期間となることがわかる。これは、ダミーワード線ＤＷＬが立ち上がる（活性化するとき）ときのその電位の変化に追従するようにして、ダミービット線電位ＶＤＢＬも変化するが、このときのダミービット線電位ＶＤＢＬの変化によっても、帰還部３０によってリファレンストランジスタ２７の等価抵抗Ｒｏｎが中間抵抗値ＲＡＶＥにほぼ維持されるからである。
　ワード線ＷＬ及びダミーワード線ＤＷＬの電位がＶＤＤ／２となってからセンス可能となるまでのセンス遅延時間をｔＤＳＥとしたときに、図１５に示される帰還部３０を設けた構成のシミュレーション結果におけるセンス遅延時間ｔＤＳＥは、０．３４ｎｓであった。一方、図１６に示される帰還部３０を設けない構成のシミュレーション結果におけるセンス遅延時間ｔＤＳＥは０．６０ｎｓであり、帰還部３０を設けた構成は、それを設けない構成に比べてセンス遅延時間ｔＤＳＥが約４０％の短縮されている。
　上記のようにセンス遅延時間ｔＤＳＥが小さくなることにより、読み出し動作のために、ビット線ＢＬ及びダミービット線ＤＢＬに電流が流れている時間を短くすることができ、省電力化を図ることができる。
　上記各実施形態で説明した帰還部の構成は、一例であり、本発明は、その構成に限定されない。図１７に示す帰還部３０Ａは、キャパシタ３２及びスイッチ素子３３と、ＰＭＯＳトランジスタの帰還用トランジスタ８１とで構成される。帰還用トランジスタ８１は、そのゲートがダミービット線ＤＢＬに接続され、ドレインが接地され、ソースがリファレンストランジスタ２７のゲートに接続されている。キャパシタ３２及びスイッチ素子３３の接続は、第１実施形態と同じであり、スイッチ素子３３は、読み出し動作の前にオンされ、リファレンストランジスタ２７のゲート電位Ｖｇを初期ゲート電位ＶＲ１にした後にオフにされる。読み出し期間では、ダミービット線電位ＶＤＢＬの低下に追従して帰還用トランジスタ８１がリファレンストランジスタ２７のゲート電位Ｖｇを低下させ、リファレンストランジスタ２７の等価抵抗Ｒｏｎが一定に保たれる。
　図１８の帰還部３０Ｂは、キャパシタ３２及びスイッチ素子３３と、ＮＭＯＳトランジスタのドレインとゲートを接続したＭＯＳダイオード８２、８３とで構成される。ＭＯＳダイオード８２、８３は、直列に接続されており、ダミービット線ＤＢＬとリファレンストランジスタ２７のゲートとの間に接続されている。すなわち、ＭＯＳダイオード８２のソースがダミービット線ＤＢＬに接続され、ＭＯＳダイオード８２のゲート（ドレイン）とＭＯＳダイオード８３のソースが接続され、ＭＯＳダイオード８３のゲート（ドレイン）がリファレンストランジスタ２７のゲートに接続されている。この例でキャパシタ３２及びスイッチ素子３３の接続は、第１実施形態と同じであり、スイッチ素子３３は、読み出し動作の前にオンされ、リファレンストランジスタ２７のゲート電位Ｖｇを初期ゲート電位ＶＲ１にした後にオフにされる。
　読み出し期間では、帰還部３０ＢのＭＯＳダイオード８２、８３により、ダミービット線電位ＶＤＢＬの低下に追従してリファレンストランジスタ２７のゲート電位Ｖｇが低下され、リファレンストランジスタ２７の等価抵抗Ｒｏｎが一定に保たれる。この構成では、Ｎ型のＭＯＳダイオード８２、８３を用いてダミービット線電位ＶＤＢＬを同極性のＮＭＯＳであるリファレンストランジスタ２７のゲートに帰還しているため、プロセス変動の影響を受け難い。
　図１９の帰還部３０Ｃは、電流源８５とＰＭＯＳトランジスタのトランジスタ８６とからなり、これらによってソースフォロワ回路が構成されている。ソースフォロワ回路の入力端となるトランジスタ８６のゲートは、ダミービット線ＤＢＬに接続されて、ダミービット線電位ＶＤＢＬが入力される。また、トランジスタ８６は、そのソースが電流源８５に接続され、これらの接続点がソースフォロワ回路の出力端として、リファレンストランジスタ２７のゲートに接続されている。トランジスタ８６のドレインは、接地されている。ソースフォロワ回路の入力端の電位であるダミービット線電位ＶＤＢＬに応じて、出力端に接続されたリファレンストランジスタ２７のゲート電位Ｖｇが変化し、リファレンストランジスタ２７の等価抵抗Ｒｏｎが一定に保たれる。なお、電流源８５を調整することにより、等価抵抗Ｒｏｎを微調整できるので、例えば温度や電圧変化に対応した調整をおこなうことで読み出し動作の動作マージンを向上させることができる。
　図１７、図１８及び図１９に示す例では、ダミービット線ＤＢＬとリファレンストランジスタ２７との間に接続されるキャパシタが不要であるため、素子の種類を減らして製造を容易にすることができる。
　上記各実施形態におけるメモリ装置のメモリセル、リファレンスセル、ビット線、ダミービット線等の配置は、一例であり、それに限定されない。例えば、後述する図２０や図２１の例のように、メモリセルの各列において、メモリセルとリファレンスセルとを共通のビット線に接続した構成としてもよい。この構成では、各ビット線が第１のビット線、第２のビット線になり得る。すなわち、任意の列のビット線に接続されたメモリセルからデータを読み出す際に、他のビット線に接続されたリファレンスセルを用いる場合には、当該メモリセルが接続されたビット線が第１のビット線であり、当該リファレンスセルが接続されたビット線が第２のビット線となる。また、ダミーワード線については、例えば、各行において、複数のメモリセルと１個のリファレンスセルとが共通のワード線に接続され、メモリセルが接続されたビット線を順次に選択して、選択したビット線とリファレンスセルが接続されたダミービット線とを組み合わせる構成としてもよい。
　図２０に示すメモリ装置１０では、上下方向に第１メモリアレイ８７ａと第２メモリアレイ８７ｂとが配置され、それらの間に複数のセンス回路部１５が行方向（図中左右方向）に並べて配置されている。第１メモリアレイ８７ａ及び第２メモリアレイ８７ｂは、それぞれメモリセル１２が行列状に配置されている。第１メモリアレイ８７ａでは、列ごとにビット線ＢＬａ１、ＢＬａ２・・・が、また行ごとにワード線ＷＬａ１、ＷＬａ２・・・が設けられている。ビット線ＢＬａ１、ＢＬａ２・・・は、列方向（図中上下方向）にそれぞれ延在し、ワード線ＷＬａ１、ＷＬａ２・・・は、行方向にそれぞれ延在する。第１メモリアレイ８７ａ内においては、同一列にあるメモリセル１２は、同一のビット線ＢＬａ１、ＢＬａ２・・・のいずれかに接続され、同一行にある各メモリセル１２は、同一のワード線ＷＬａ１、ＷＬａ２・・・のいずれかに接続されている。また、第１メモリアレイ８７ａには、複数のリファレンスセル１４が行方向に並べて配置されている。第１メモリアレイ８７ａでは、各ビット線ＢＬａ１、ＢＬａ２・・・にそれぞれ１つのリファレンスセル１４が接続され、各リファレンスセル１４が同一のダミーワード線ＤＷＬａに接続されている。
　同様に、第２メモリアレイ８７ｂには、列ごとに列方向に延在するビット線ＢＬｂ１、ＢＬｂ２・・・が設けられ、また行ごとに行方向に延在するワード線ＷＬｂ１、ＷＬｂ２・・・が設けられている。第２メモリアレイ８７ｂ内においては、同一列にあるメモリセル１２は、同一のビット線ＢＬｂ１、ＢＬｂ２・・・のいずれかに接続され、同一行にある各メモリセル１２は、同一のワード線ＷＬｂ１、ＷＬｂ２・・・のいずれかに接続されている。また、第２メモリアレイ８７ｂには、複数のリファレンスセル１４が行方向に並べて配置されている。第２メモリアレイ８７ｂでは、各ビット線ＢＬｂ１、ＢＬｂ２・・・にそれぞれ１つのリファレンスセル１４が接続され、各リファレンスセル１４に同一のダミーワード線ＤＷＬｂが接続されている。この第２メモリアレイ８７ｂのメモリセル１２等の配置は、センス回路部１５の行を対称軸として第１メモリアレイ８７ａのものと線対称である。
　センス回路部１５は、列ごとに設けられており、各々のセンス回路部１５は、同一列の第１メモリアレイ８７ａのビット線と第２メモリアレイ８７ｂのビット線にそれぞれ接続されている。例えば、第１列Ｃ１のセンス回路部１５には、第１メモリアレイ８７ａのビット線ＢＬａ１と第２メモリアレイ８７ｂのビット線ＢＬｂ１とが接続されている。
　このような構成のメモリ装置１０では、第１メモリアレイ８７ａと第２メモリアレイ８７ｂとのうちの一方のメモリアレイの１行の各メモリセル１２からデータを読み出す場合には、その読み出し対象となるメモリセル１２の行のワード線が活性化されるとともに、他方のメモリアレイのリファレンスセル１４に接続されたダミーワード線が活性化される。例えば第１メモリアレイ８７ａの第２行の各メモリセル１２からデータを読み出す場合には、それに対応したワード線ＷＬａ２が活性化されるとともに、第２メモリアレイ８７ｂのリファレンスセル１４が接続されたダミーワード線ＤＷＬｂが活性化される。そして、各センス回路部１５は、各ビット線ＢＬａ１、ＢＬａ２・・・の電位の高低を、それぞれ対応する各ビット線ＢＬｂ１、ＢＬｂ２・・・の電位を基準にして検出する。
　また、例えば第２メモリアレイ８７ｂの第１行の各メモリセル１２からデータを読み出す場合には、それに対応したワード線ＷＬｂ１が活性化されるとともに、第１メモリアレイ８７ａのリファレンスセル１４が接続されたダミーワード線ＤＷＬａが活性化される。この場合には、各センス回路部１５は、各ビット線ＢＬｂ１、ＢＬｂ２・・・の電位の高低を、それぞれ対応する各ビット線ＢＬａ１、ＢＬａ２・・・の電位を基準にして検出する。
　したがって、上記の図２０に示すメモリ装置１０では、第１メモリアレイ８７ａのメモリセル１２からデータを読み出す場合には、第１メモリアレイ８７ａの各ビット線ＢＬａ１、ＢＬａ２・・・が第１のビット線、ワード線ＷＬａ１、ＷＬａ２・・・が第１のワード線となり、第２メモリアレイ８７ｂの各ビット線ＢＬｂ１、ＢＬｂ２・・・が第２のビット線、ダミーワード線ＤＷＬｂが第２のワード線となる。逆に第２メモリアレイ８７ｂのメモリセル１２からデータを読み出す場合には、第２メモリアレイ８７ｂの各ビット線ＢＬｂ１、ＢＬｂ２・・・が第１のビット線、ワード線ＷＬｂ１、ＷＬｂ２・・・が第１のワード線となり、第１メモリアレイ８７ａの各ビット線ＢＬａ１、ＢＬａ２・・・が第２のビット線、ダミーワード線ＤＷＬａが第２のワード線となる。
　図２１に示すメモリ装置１０のメモリアレイ８８では、メモリセル１２が行列状に配置されており、列ごとに列方向に延在するビット線ＢＬ１、ＢＬ２・・・が設けられている。また、行ごとに、２本のワード線が設けられており、同一行の一方のワード線には奇数列のメモリセル１２が接続され、他方のワード線には偶数列のメモリセル１２が接続されている。例えば、第１行については、ワード線ＷＬａ１に奇数列のメモリセル１２が接続され、他方のワード線ＷＬｂ１には偶数列のメモリセル１２が接続されている。同様に、第２行については、ワード線ＷＬａ２に奇数列のメモリセル１２が接続され、他方のワード線ＷＬｂ２には偶数列のメモリセル１２が接続されている。
　また、メモリアレイ８８には、複数のリファレンスセル１４が行方向に並べて配置されており、各ビット線ＢＬ１、ＢＬ２・・・には、それぞれ１つのリファレンスセル１４が接続されている。リファレンスセル１４の行には、ダミーワード線ＤＷＬａ、ＤＷＬｂが設けられている。ダミーワード線ＤＷＬａには、奇数列のリファレンスセル１４が接続され、ダミーワード線ＤＷＬｂには、偶数列のリファレンスセル１４が接続されている。
　奇数列と偶数列の１組のビット線に対して、１個のセンス回路部１５が設けられている。すなわち、ｍを１以上の整数としたときに、第（２ｍ－１）列と第２ｍ列の１組のビット線に対して１個のセンス回路部１５が設けられている。例えば、第１列のビット線ＢＬ１と第２列のビット線ＢＬ２に対して１個のセンス回路部１５が設けられ、第３列のビット線ＢＬ３と第４列のビット線ＢＬ４に対して１個のセンス回路部１５が設けられる。
　この構成では、例えば第２行の奇数列（第１列、第３列・・・）の各メモリセル１２からデータを読み出す場合には、ワード線ＷＬａ２と、ダミーワード線ＤＷＬｂとをそれぞれ活性化する。そして、各センス回路部１５は、各ビット線ＢＬ１、ＢＬ３・・・の電位の高低を、それぞれ対応する各ビット線ＢＬ２、ＢＬ４・・・の電位を基準にして検出する。第２行の偶数列（第２列、第４列・・・）の各メモリセル１２からデータを読み出す場合には、ワード線ＷＬｂ２とダミーワード線ＤＷＬａとをそれぞれ活性化し、センス回路部１５で各ビット線ＢＬ２、ＢＬ４・・・の電位の高低を各ビット線ＢＬ１、ＢＬ３・・・の電位を基準にして検出する。
　上記の図２１のメモリ装置１０では、奇数列のメモリセル１２からデータを読み出す場合には、奇数列に対応して設けられたビット線ＢＬ１、ＢＬ３・・・が第１のビット線となり、読み出す行のワード線ＷＬａ１、ＷＬａ２・・・のいずれかが第１のワード線となる。また、偶数列に対応して設けられたビット線ＢＬ２、ＢＬ４・・・が第２のビット線となり、ダミーワード線ＤＷＬｂが第２のワード線となる。一方、偶数列のメモリセル１２からデータを読み出す場合には、偶数列に対応して設けられたビット線ＢＬ２、ＢＬ４・・・が第１のビット線となり、読み出す行のワード線ＷＬｂ１、ＷＬｂ２・・・のいずれかが第１のワード線となり、奇数列に対応して設けられたビット線ＢＬ１、ＢＬ３・・・が第２のビット線となり、ダミーワード線ＤＷＬａが第２のワード線となる。
　上記では、抵抗変化型の記憶素子として２端子型のＭＴＪ素子を用いた例を説明しているが、抵抗変化型の記憶素子は、これに限定されるものではない。例えば、３端子型のＭＴＪ素子や、電界誘起巨大抵抗変化により電気抵抗が変化する記憶素子、強誘電体キャパシタを記憶素子とした強誘電体メモリ(Ferroelectric Random Access Memory)、相変化メモリ（Phase Change Random Access Memory）などでもよい。
１０　メモリ装置
１２　メモリセル
１４　リファレンスセル
１７　ＭＴＪ素子
２０　読み出し回路
２７　リファレンストランジスタ
３０、３０Ａ、３０Ｂ、３０Ｃ　帰還部
３１、３２　キャパシタ
３３　スイッチ素子
３６、５６　プリチャージ回路
７１　プルアップ回路
８１　帰還用トランジスタ
８２、８３　ＭＯＳダイオード
ＢＬ、ＢＬａ１、ＢＬａ２、ＢＬｂ１、ＢＬｂ２、ＢＬ１～ＢＬ４　ビット線
ＤＢＬ　ダミービット線
ＶＢＬ　ビット線電位
ＶＤＢＬ　ダミービット線電位
ＶＲ１　初期ゲート電位
ＶＳＢＬ、ＶＳＤＢＬ　信号線電位

 

Claims (18)

  1. 　抵抗変化型の記憶素子を含むメモリセルを備える抵抗変化型メモリ装置の読み出し回路において、
    　前記メモリセルが接続された第１のビット線と、この第１のビット線と対をなす第２のビット線との電位の差を検出するセンス回路部と、
    　前記第２のビット線にリファレンス電位を生じさせるリファレンスセルとを備え、
    　前記リファレンスセルは、
    　前記第２のビット線とドレインが接続されたリファレンストランジスタと、
    　前記リファレンストランジスタのソースと接地との間に接続され、ゲートにワード線が接続された選択トランジスタと、
    　前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還し、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させる帰還部と
    　を有することを特徴とする抵抗変化型メモリ装置の読み出し回路。
  2. 　前記帰還部は、前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記第２のビット線と前記リファレンストランジスタのゲートとの間のビット線側静電容量成分と前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分とを充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子を有することを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
  3. 　前記ビット線側静電容量成分として、一端が前記第２のビット線に接続され他端が前記リファレンストランジスタのゲートに接続されたビット線側キャパシタを有することを特徴とする請求項２に記載の抵抗変化型メモリ装置の読み出し回路。
  4. 　前記ビット線側キャパシタは、ＭＯＳキャパシタであることを特徴とする請求項３に記載の抵抗変化型メモリ装置の読み出し回路。
  5. 　前記帰還部は、
    　ゲートが前記第２のビット線に接続されドレインが接地されソースが前記リファレンストランジスタのゲートに接続された帰還用トランジスタと、
    　前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子と
    　を有することを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
  6. 　前記帰還部は、
    　前記第２のビット線と前記リファレンストランジスタのゲートとの間に接続されたＭＯＳダイオードと、
    　前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作に先立ってオンになり、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電し、前記リファレンストランジスタのゲートの電位を初期ゲート電位にした後にオフするスイッチ素子と
    　を有することを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
  7. 　前記接地側静電容量成分として、一端が前記リファレンストランジスタのゲートに接続され他端が接地された接地側キャパシタを有することを特徴とする請求項２ないし６のいずれか１項に記載の抵抗変化型メモリ装置の読み出し回路。
  8. 　前記接地側キャパシタは、ＭＯＳキャパシタであることを特徴とする請求項７に記載の抵抗変化型メモリ装置の読み出し回路。
  9. 　前記帰還部は、入力端が前記第２のビット線に接続され、出力端が前記リファレンストランジスタのゲートに接続されたソースフォロワ回路であることを特徴とする請求項１に記載の抵抗変化型メモリ装置の読み出し回路。
  10. 　前記センス回路部は、前記第１のビット線と前記第２のビット線との電位の差を検出する読み出し動作に先立って前記第１のビット線とともに前記第２のビット線を所定の電位にプリチャージするプリチャージ回路を備えること特徴とする請求項１ないし９のいずれか１項に記載の抵抗変化型メモリ装置の読み出し回路。
  11. 　前記センス回路部は、前記第１のビット線と前記第２のビット線との電位の差を前記センス回路部が検出する読み出し動作の間に前記第１のビット線とともに前記第２のビット線をプルアップするプルアップ回路を備えることを特徴とする請求項１ないし９のいずれか１項に記載の抵抗変化型メモリ装置の読み出し回路。
  12. 　抵抗変化型の記憶素子を含むメモリセルが接続された第１のビット線と、リファレンスセルが接続された第２のビット線との電位の差に基づき前記メモリセルが記憶しているデータを読み出す抵抗変化型メモリ装置の読み出し方法において、
    　データの読み出しの際に、前記第２のビット線からの電流を、前記第２のビット線に接続されたリファレンストランジスタを介して流し、前記第２のビット線にリファレンス電位を発生させるリファレンス電位発生ステップと、
    　前記リファレンス電位の発生中に行われ、前記第２のビット線の電位の変化に従い当該変化と同方向に前記リファレンストランジスタのゲートの電位を変化させるように、前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還する帰還ステップと
    　を有することを特徴とする抵抗変化型メモリ装置の読み出し方法。
  13. 　前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記第２のビット線と前記リファレンストランジスタのゲートとの間のビット線側静電容量成分と前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分とを充電する充電ステップを有し、
    　前記帰還ステップは、前記第２のビット線の電位の変化により、前記ビット線側静電容量成分と前記接地側静電容量成分とに充電されている電荷量を変化することによって、前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
  14. 　前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電する充電ステップを有し、
    　前記帰還ステップは、前記第２のビット線の電位がゲートに入力される帰還用トランジスタにより、前記接地側静電容量成分に充電されている電荷量を変化することによって前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
  15. 　前記帰還ステップの前に行われ、前記リファレンストランジスタのゲートに所定の電位を印加し、前記リファレンストランジスタのゲートと接地との間の接地側静電容量成分を充電する充電ステップを有し、
    　前記帰還ステップは、前記第２のビット線と前記リファレンストランジスタのゲートとの間に接続されたＭＯＳダイオードによって前記接地側静電容量成分に充電されている電荷量を変化することによって前記リファレンストランジスタのゲートの電位を変化させることを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
  16. 　前記帰還ステップは、ソースフォロワ回路により前記第２のビット線の電位を前記リファレンストランジスタのゲートに帰還することを特徴とする請求項１２に記載の抵抗変化型メモリ装置の読み出し方法。
  17. 　前記リファレンス電位発生ステップの前に行われ、前記第１のビット線及び前記第２のビット線をプリチャージするプリチャージステップを有することを特徴とする請求項１２ないし１６のいずれか１項に記載の抵抗変化型メモリ装置の読み出し方法。
  18. 　前記リファレンス電位発生ステップの際に、前記第１のビット線及び前記第２のビット線を所定の電位にプルアップすることを特徴とする請求項１２ないし１６のいずれか１項に記載の抵抗変化型メモリ装置の読み出し方法。

     
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