JP2007141399A - 半導体装置 - Google Patents

Abstract

【課題】製造プロセス、環境変動に対して安定な読み出し用センス回路を実現し、読み出し時間の短い不揮発性半導体記憶装置を提供する。
【解決手段】保持情報とワード線ＷＬにより印加された電圧に応じて流れる電流が変わることを特徴とするメモリセルＭＣの読み出し用センス回路において、インバータ１０４と、インバータ１０４の入力とメモリセルＭＣが接続されたビット線ＢＬの間に電気的に接続されるように設けられた容量Ｃ１と、インバータ１０４の入力と出力を短絡するトランジスタ１０３と、容量Ｃ１に電荷を供給するための容量Ｃ２およびトランジスタ３０１〜３０４を設け、メモリセルＭＣの電流に応じてインバータ１０４の入力電位を上下し、これを増幅して論理値としてラッチする。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に関し、特に、メモリセルとして例えば浮遊ゲート型フラッシュメモリ、離散記憶ノード型のＭＯＮＯＳ、ＳＯＮＯＳ型メモリ、相変化メモリ、ＭＲＡＭ（磁気抵抗メモリ）等の記憶情報によってメモリセルの抵抗、メモリセルを流れる電流が変化する電流型のメモリセルを用いた不揮発性半導体記憶装置に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、不揮発性半導体記憶装置（不揮発半導体メモリ）においては、次の技術が考えられる。

不揮発半導体メモリ、特にフラッシュメモリの分野では、セルサイズの縮小による大容量化が進められており、アプリケーションも画像、音楽から動画へとデータの大容量化が進んでいる。これに伴い、大容量データをストレスなく読み書きできる読み出しおよび書き込み速度が求められている。

読み出し時のオーバーヘッド時間として、ファーストアクセス時間が挙げられる。ファーストアクセス時間は、データ読み出し命令を入力してから最初にデータが出力されるまでの時間である。読み出し速度向上のためには、上記ファーストアクセス時間の短縮が必須となる。ファーストアクセス時間のうち、センス回路によるメモリセル情報読み出し時間が２０％とかなりの割合を占めており、内部電源回路立ち上げ時間、センス回路からＳＲＡＭへのデータ転送時間とともに、読み出し速度向上に対する大きな課題の一つとなっている。

さらに、多値のフラッシュメモリにおいては、意図したしきい値レベルに書き込むために、書き込み時に書き込んではメモリセル情報を読み出すというベリファイ動作を繰り返す。このため、書き込み速度向上には、読み出し速度向上も必須となる。

フラッシュメモリのセンス回路として、図１１に示すような回路が特許文献１により提案されている。なお、図１１は、特許文献１の図１と図２を発明者の視点で描き直したものである。図１２は図１１の回路の動作を説明するタイミングチャートである。
特開平７−１０５６９３号公報

ところで、前記のようなフラッシュメモリのセンス回路技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

本発明の前提として検討した図１１のセンス回路による読み出し動作を以下に説明する。図１２に読み出し動作のタイミングチャートを示す。

まず、ワード線ＷＬＬによりＸアドレスを選択する。図１１の右側のメモリセルＭＣＬが選択メモリセルであり、ビット線ＢＬＬを介してセンス回路に接続されている。図１１の左側のメモリセルＭＣＲは非選択メモリセルであり、ビット線ＢＬＲを介してセンス回路に接続される。非選択メモリセルのビット線ＢＬＲの電位は、選択メモリセルのビット線ＢＬＬの電位と比較するためのリファレンスレベルとして用いられる。センス回路はＣＭＯＳインバータを交差接続したラッチ型の回路となっている。

図１２に示す通り、まずＳＥＴＬ，ＳＥＴＲをＨ（ハイ）にし、センス回路の入出力ノードＮＯＬ，ＮＯＲを０Ｖにセットしておく。ＳＴＤＬを立ち上げて選択メモリセルＭＣＬのドレインをビット線ＢＬＬに接続し、選択ワード線ＷＬＬを所定の電位に立ち上げる。
その後、ＰＣＬ，ＰＣＲをそれぞれ１Ｖ＋Ｖｔｈ，０．５Ｖ＋Ｖｔｈに立ち上げる。このときビット線ＢＬＬ，ＢＬＲはＶｔｈだけ電位が降下し、それぞれ１Ｖ，０．５Ｖとなる。ＰＣＬ，ＰＣＲを立ち下げてビット線ＢＬＬ，ＢＬＲをハイインピーダンス状態にした後、ＳＴＳＬをＨレベルに立ち上げる。このとき、メモリセルＭＣＬの保持情報、すなわちメモリセルがＯＮ（オン）かＯＦＦ（オフ）かに応じて、ビット線ＢＬＬからのディスチャージが起こるか起こらないかが決まる。メモリセルがＯＮの場合は、選択メモリセルＭＣＬがビット線ＢＬＬの寄生容量ＣＢから電荷を引き抜くため、時間経過とともにビット線ＢＬＬ電位が低下する。一方、選択メモリセルＭＣＬがＯＦＦの場合はリーク電流しか流れないため、ビット線電位ＢＬＬ低下は遅い。

ＳＴＤＬ，ＳＴＳＬを立ち下げてメモリセルディスチャージを終了し、ＴＲＬ，ＴＲＲをＨレベルに立ち上げる。このとき、ビット線ＢＬＬ，ＢＬＲとセンス回路の入出力ノードＮＯＬ，ＮＯＲの間でチャージシェアが行われ、ビット線ＢＬＬとセンス回路の入出力ノードＮＯＬとが同電位に、ビット線ＢＬＲと入出力ノードＮＯＲとが同電位になる。

ＤＰＢ，ＤＮをそれぞれＨからＬ（ロウ）、ＬからＨに切り替えるとセンス回路が活性化し、センス回路の入出力ノードＮＯＬ，ＮＯＲの増幅を開始する。選択メモリセルＭＣＬがＯＦＦの場合は、メモリセルディスチャージ後の電位の関係はＢＬＬ＞ＢＬＲのため、増幅によりビット線ＢＬＬとセンス回路の入出力ノードＮＯＬの電位が上昇し、ビット線ＢＬＲとセンス回路の入出力ノードＮＯＲの電位は低下する。一方、選択メモリセルがＯＮの場合は、メモリセルディスチャージ後の電位の関係はＢＬＬ＜ＢＬＲのため、増幅によりビット線ＢＬＲとセンス回路の入出力ノードＮＯＲの電位が上昇し、ビット線ＢＬＬとセンス回路の入出力ノードＮＯＬの電位は低下する。

その後、ＴＲＬ，ＴＲＲをＬに下げて、ビット線ＢＬＬ，ＢＬＲとセンス回路入出力ノードＮＯＬ，ＮＯＲを切り離す。この後は、センス回路はビット線ＢＬＬ，ＢＬＲの大容量の寄生容量ＣＢを駆動せずに済むので、センス回路入出力ノードＮＯＬ，ＮＯＲの電位は高速に論理Ｈ／Ｌレベルまで変動し、メモリセルの情報が確定する。

以上が、本発明の前提として検討したセンス回路の読み出し動作である。しかしながら、データを判定するためには、選択メモリセルのビット線ＢＬＬが１Ｖから低下し、ビット線ＢＬＬが非選択ビット線ＢＬＲの参照電圧０．５Ｖよりも低下するまでのメモリディスチャージ時間を確保する必要があり、判定に０．５Ｖのビット線電位変動を必要とする。ディスチャージ時間を短縮するためにビット線ＢＬＲの参照電圧を、例えば０．９Ｖ程度まで上げてしまうと、非選択セルのオフリークや、センス回路を構成するトランジスタのミスマッチによるオフセットに対する感度が上がり、誤判定につながる。このため、参照電圧はマージンをもって読み出し振幅の中間電位にする必要があり、０．５Ｖ以上のビット線電位変動が本質的に必要となる。

さらに、大容量化、セルサイズの微細化が進むに従い、ビット線の間隔は狭くなり、ビット線の寄生容量ＣＢは増加する傾向にある。一方、読み出し時のＯＮセルディスチャージ電流は、消費電力低減の観点から、微細化が進んでも同一のままか、あるいは減少する傾向にある。このため、世代が進むにつれてビット線電位の低下速度は減少し、同一のビット線電位変動を得るためにはディスチャージ開始から判定までの時間を長く確保しなければならなくなる。すなわち世代とともに読み出しが遅くなってしまう傾向にある。

以上、フラッシュメモリを例に挙げて説明したが、上述の課題は、フラッシュメモリに限らず、ビット線の電位がディスチャージされる速度を検出して、又は、ビット線を流れる電流値を検出して”１””０”を区別するメモリには同様のことが言える。即ち、離散記憶ノード型のＭＯＮＯＳ、ＳＯＮＯＳ型メモリ、相変化メモリ、ＭＲＡＭ（磁気抵抗メモリ）等の記憶情報によってメモリセルの抵抗、メモリセルを流れる電流が変化する電流型のメモリセルを用いた不揮発性半導体記憶装置には、微細化が進むと同様の課題を有する。

前記課題を解決するために、ビット線電位がわずかに変動しただけでもメモリセルのデータが判定できるセンス回路の重要性に思い至った。さらに、わずかなビット線電位変動で判定できることに加え、メモリセルの情報、すなわち選択セルのディスチャージ電流の大小を判定するしきい値に対する製造プロセスばらつき、動作環境温度変動の影響を低減し、しきい値が２つの容量の比とクロック周波数で安定に決まる回路を考案するに至った。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、保持情報とワード線により印加された電圧に応じて流れる電流が変わることを特徴とする不揮発性メモリセルの読み出し用センス回路において、前記センス回路は、反転増幅器と、前記反転増幅器の入力とメモリセルが接続されるビット線との間に電気的に接続されるように設けられた第１容量素子と、前記反転増幅器の入力と出力を短絡する第１スイッチと、前記第１容量素子に電荷を供給するための充電回路とを具備するものである。前記充電回路は、例えば、第２容量素子および第２スイッチからなるスイッチトキャパシタ回路、電流源、または抵抗素子を用いる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、読み出し時間の短縮を図れることにある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による不揮発性半導体記憶装置において、読み出しセンス回路の構成を示す回路図である。

まず、図１により、本実施の形態による不揮発性半導体記憶装置の構成の一例を説明する。本実施の形態の不揮発性半導体記憶装置は、例えばフラッシュメモリとされ、不揮発性のメモリセルＭＣ、メモリセルＭＣに接続されるビット線ＢＬ、ビット線ＢＬに一端が接続された容量Ｃ１（第１容量素子）、容量Ｃ１の他端を入力とするインバータ１０４（反転増幅器ＡＭＰ）、容量Ｃ１の他端に接続された充電回路１０１、ビット線ＢＬに接続されたプリチャージ用トランジスタ１０２、インバータ１０４の入力と出力とを短絡するトランジスタ１０３（第１スイッチ）、インバータ１０４の出力に接続されたラッチＬａｔｃｈなどから構成されている。

インバータ１０４の入出力短絡時の貫通電流を最小に抑えるため、ラッチＬａｔｃｈは、例えばクロックド回路入力等を用いる。

図２に、読み出しセンス回路の具体的構成を示す。

充電回路１０１は、容量Ｃ１に電荷を供給するためのものであり、電流源を用いることができる。また、図２に示すように、一端が容量Ｃ１の他端に接続され、他端が電源ＶＤＤ（第１電源）に接続された抵抗Ｒ１を用いることもできる。図２の回路では、抵抗Ｒ１として多結晶シリコン抵抗、ＭＯＳＦＥＴによる抵抗、あるいは拡散抵抗による抵抗素子を使うことで、複雑な回路やクロックが不要になり、消費電力を低減できるという利点がある。

図１及び図２において、選択メモリセルはＭＣで表され、ワード線ＷＬにより選択される。フラッシュメモリの場合は、ワード線ＷＬにワードドライバ回路により電圧を印加し、この際にメモリセルＭＣが例えば１００ｎＡの所定の電流以上の電流を流すか流さないかで、メモリセルＭＣのしきい値電圧がＷＬ電圧より高いか低いかを判定し、メモリセルＭＣのしきい値がメモリセルＭＣの保持している情報となる。ちなみにフラッシュメモリの場合、書き込みはメモリセルＭＣのフローティングゲートに電子を注入することで行い、電子が注入されるほどフローティングゲートの電位が下がるため、ワード線ＷＬからみたメモリセルのしきい値電圧が上がる。なお、容量ＣＢはビット線ＢＬの寄生容量である。

このセンス回路により、微小なビット線電圧スイングでも判定が行えるので、メモリセルディスチャージ時間を従来よりも大幅に短縮できる。

図３に、読み出しセンス回路の他の具体的構成を示す。

図３に示すセンス回路は、図１に示した充電回路１０１を、容量Ｃ２（第２容量素子）及びトランジスタ３０１〜３０４（第２スイッチ）から成るスイッチトキャパシタ回路で構成したものである。このスイッチトキャパシタ回路にはクロックＣＬＫが入力され、その周波数により単位時間の転送電荷量を制御している。

図４に、図３に示したセンス回路による読み出し動作のタイミングチャートを示す。読み出し動作を行うには、読み出すセルのＸアドレスを選択する。非選択のワード線ＷＬには−２Ｖ程度の電位が印加され、選択セルには所定のＷＬ電位が印加される。

図５に、ＡＧ−ＡＮＤ型フラッシュメモリのしきい値分布を示す。

フラッシュメモリの場合、図５（ａ）に示すように、１つのセルに１ｂｉｔの情報を記憶する２値動作では、論理１すなわち消去状態のしきい値と、論理０すなわち書き込み状態のしきい値の中間のレベルをワード線ＷＬに印加する。図５（ｂ）に示すように、１つのセルに２ｂｉｔの情報を記憶する４値の動作では、１番低い１１レベルのしきい値と２番目に低い１０レベルのしきい値の中間レベル、１０レベルのしきい値と３番目に低い００レベルのしきい値の中間レベル、００レベルのしきい値と最も高い０１レベルのしきい値の中間レベル、というように３つの中間レベルを印加して、選択セルのしきい値電圧がどの論理レベルに相当するのかを３回の読み出し動作で判定する。

図４に示すように、ワード線ＷＬでＸアドレスを選択し、プリチャージ信号ＰＣを１Ｖ＋Ｖｔｈに上げて、ビット線ＢＬを１Ｖにプリチャージする。Ｖｔｈはプリチャージ信号ＰＣをゲートに受けるＮＭＯＳトランジスタ１０２のしきい値電圧である。このとき同時に、信号ＡＺをＨ（ハイレベル）にして、反転増幅器ＡＭＰの入出力を短絡し、反転増幅器ＡＭＰを高利得の安定状態にしておく。なお、プリチャージ信号ＰＣを信号ＡＺよりも先に立ち上げておいてもよい。また、信号ＡＺをＨに立ち上げるタイミングは、ワード線ＷＬが立ち上がってからにする。信号ＡＺがＨの間は、インバータ１０４に貫通電流が流れるため、信号ＡＺがＨの期間は、なるべく短い方が望ましい。

ＣＭＯＳ論理インバータを反転増幅器ＡＭＰとして用いた場合、インバータの入出力は短絡されるので、入出力ノード電位は論理しきい値となる。ビット線ＢＬのプリチャージレベル１Ｖとインバータの論理しきい値の電位差は容量Ｃ１に電荷として蓄えられる。

次にプリチャージ信号ＰＣと信号ＡＺをＬ（ロウレベル）に下げて、選択メモリセルＭＣのディスチャージを開始すると同時にインバータ１０４が増幅動作できるよう活性化する。このとき、クロックＣＬＫにより容量Ｃ２に接続されたＮＭＯＳトランジスタ３０３，３０４、ＰＭＯＳトランジスタ３０１，３０２を周期的にオン／オフさせる。容量Ｃ２に接続されるＮＭＯＳ，ＰＭＯＳスイッチ（トランジスタ３０１〜３０４）及び容量Ｃ２から構成されるスイッチトキャパシタにより、次の電荷の転送が起こる。

すなわち、クロックＣＬＫ＝Ｌのフェーズで、ＶＩＮと電源ＶＤＤの電位差に応じた電荷が容量Ｃ２から容量Ｃ１に転送され、クロックＣＬＫ＝Ｈのフェーズで、容量Ｃ２に蓄えられた電荷をディスチャージする。このサイクルを繰り返すことにより、容量Ｃ１に電荷が蓄積されてＶＩＮの電位は上昇しようとする。

一方で、選択メモリセルの保持情報に依存し、メモリセルディスチャージ電流が変化する。選択メモリセルＭＣのしきい値がＷＬ電位よりも低い場合には、プリチャージされたビット線の寄生容量ＣＢの電荷がディスチャージし、ＢＬ電位の低下が起こる。このため、ＢＬ電位の低下は容量Ｃ１を介してＶＩＮに伝わる。

すなわち、ビット線ＢＬから容量Ｃ１を介してＶＩＮを下げる動作と、スイッチトキャパシタによる容量Ｃ１への電荷の転送によるＶＩＮを上げる動作が同時に行われることになる。これらのバランスで、ＶＩＮ電位がＡＺ＝Ｈによる短絡で設定された論理しきい値より上がるか下がるかが決定される。

いまここで、容量Ｃ２と、容量Ｃ２に接続されたＮＭＯＳトランジスタ３０３，３０４、ＰＭＯＳトランジスタ３０１，３０２からなるスイッチトキャパシタは、容量Ｃ２両端の電位差に応じて電流を流す等価抵抗と考えることができ、この抵抗Ｒは
Ｒ＝１／（Ｃ２・ｆ_CLK）
と表すことができる。ただし、ｆ_CLKはクロックＣＬＫの周波数である。また、インバータアンプの前段に、上記の抵抗Ｒと容量Ｃ１からなるハイパスフィルタが挿入されていると考えることができ、このハイパスフィルタの遮断周波数ｆcは
ｆc＝１／（２π・Ｒ・Ｃ１）＝Ｃ２・ｆ_CLK ／（２π・Ｃ１）
となり、遮断周波数ｆcは容量Ｃ２と容量Ｃ１の比およびクロック周波数で決まる。すなわち、メモリセルのディスチャージ電流とビット線の寄生容量ＣＢで決まるビット線ＢＬ電位低下の周波数が、遮断周波数ｆcに対して高ければＶ１が低下し、遮断周波数ｆcに対して低ければＶ１が上昇する。よって、ビット線の寄生容量ＣＢが既知であれば、例えばディスチャージ電流１００ｎＡより大では論理１となり、ディスチャージ電流１００ｎＡより小では論理０となるよう容量Ｃ１，Ｃ２、クロック周波数ｆ_CLKを設計することが可能である。例えば、ディスチャージ電流１００ｎＡで判定を設計仕様とし、ＣＢ＝７００ｆＦ、クロックＣＬＫの周波数ｆ_CLKを２．５ＭＨｚとしたとき、Ｃ１＝２００ｆＦ、Ｃ２＝２５ｆＦ程度で実現可能である。

このとき、インバータアンプは論理しきい値で動作しており、高利得のため、ＶＩＮが少し下がればＶＯＵＴにはＨが出力され、ＶＩＮが少し上がればＶＯＵＴにＬが出力される。ＶＯＵＴが論理振幅まで増幅された適当なタイミングでラッチＬａｔｃｈを活性することで、選択メモリセルのしきい値を論理データとしてラッチＬａｔｃｈに取り込むことができる。ラッチＬａｔｃｈを活性化するタイミングは、信号ＡＺをＬにした後、ＶＯＵＴが確定してからにする。

インバータアンプの利得の設計にもよるが、０．１Ｖ程度のビット線電圧スイングでも判定が行えるので、メモリセルディスチャージ時間を従来よりも１／５以下に短縮できる。

また、外部から安定な既知の周波数のクロックを入力することができれば、Ｃ２／Ｃ１は容量の比なのでプロセスばらつき、環境変動の影響を受けにくく、安定な遮断周波数ｆcが得られる。このため、本実施の形態により、プロセス、環境変動に対して安定な読み出しが行える。例えば、書き込みベリファイ読み出し時の温度と、チップ外部に読み出す時の温度が異なっても、同じ判定条件で安定な読み出しが行える。

図３の容量Ｃ１，Ｃ２はＭＯＳ容量、あるいはMetal-Insulator-Metalの容量を用いてＬＳＩ上に集積することが可能である。高密度な容量を用いることができれば、チップ面積を低減することができる。ここで、論理しきい値は各センス回路毎にばらつくため、容量Ｃ１にかかる電圧も各センス回路毎にばらつく。このため、容量Ｃ１，Ｃ２はバイアス電圧依存の小さいデプレッション（depletion） ＭＯＳ容量あるいはメタル−インシュレータ−メタル（Metal-Insulator-Metal）容量を用いるのが望ましい。

本実施の形態に係るセンス回路は、フラッシュメモリだけでなく、セルに保持された情報によりセルの電流が変化するような電流型のメモリセルを持つすべての半導体メモリ、例えば相変化メモリ、磁気抵抗メモリ（ＭＲＡＭ）に適用可能である。

図６に、読み出しセンス回路の他の構成例を示す。このセンス回路は、ビット線ＢＬと容量Ｃ１の間に、トランジスタＭ１と電流源Ｉ１からなるソースフォロワのバッファを挿入したものである。本実施形態では、クロックＣＬＫのスイッチングノイズがメモリセルアレイ側に伝わりにくいという利点がある。さらに、メモリセルが容量Ｃ１から電荷を引き抜かないので、ビット線ＢＬの電圧低下が図１に比べて速くなり、ディスチャージ時間を短縮できるという利点がある。

図７に、読み出しセンス回路のさらに他の構成例を示す。このセンス回路は、図１の反転増幅器ＡＭＰ（インバータ１０４）の後段に、さらに増幅器を挿入し、利得を高めたものである。初段反転増幅器としてＣＭＯＳインバータを、後段増幅器としてＣＭＯＳのＮＡＮＤゲート７０１を使用した場合、トランジスタ１０３をＯＮしている間はＮＡＮＤゲート７０１の後段アンプ活性入力にＬを入力しておけば、貫通電流が初段インバータのみに流れるので消費電力を低く抑えることができる。ビット線ＢＬプリチャージ終了、メモリセルディスチャージ開始後にＮＡＮＤゲート７０１の後段アンプ活性入力をＨにすることで高利得を得ることができ、より高速な判定が行えるという利点がある。

図８に、本発明が適用されるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイ構成例を示す。図８において、Ｍ００〜Ｍｎ４はそれぞれ、ワード線ＷＬ０〜ＷＬｎをコントロールゲートとし、フローティングゲートを持ったメモリセルである。各メモリセルの間にアシストゲートＡＧをゲートとしたＡＧ−ＭＯＳが配置される。アシストゲートＡＧに電圧を印加することでできる反転層がローカルビット線として用いられ、各メモリセルのソース、ドレイン配線となる。ローカルビット線は、信号ＳＴＤ，ＳＴＳをゲートに受けるスイッチＮＭＯＳトランジスタを介してそれぞれグローバルビット線ＢＬ０〜ＢＬ２、共通ソースＣＳに接続される。センス回路は各グローバルビット線ＢＬ０〜ＢＬ２に接続され、ワード線ＷＬｎで選択されたメモリセルの情報を読み出す。なお、スイッチトキャパシタに用いられるクロックＣＬＫは、すべてのセンス回路に分配される必要があるため、クロックバッファのファンアウトが大きくなり、クロックが伝わらない懸念がある。この場合、図８に示したようなクロックツリー構造を採ることでクロックバッファのファンアウトを低減することができる。

図９に、本発明が適用されるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイ構造例の平面図を示す。アシストゲートＡＧの下の反転層は拡散層配線Ｌ０〜Ｌ６とコンタクトＣＴ１等を介してメタル配線に接続される。図示されないが、各アシストゲートの間、ワード線の下にフローティングゲートが配置される。

図１０に、本発明が適用されるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイ構造例の断面図を示す。図１０は、図９中の線Ａ−Ｂで切断したときの断面図である。書き込み時は、図１０（ａ）に示すように、選択ワード線ＷＬに１５Ｖの電圧を印加し、アシストゲートＡＧに電圧を印加したときにできる反転層をローカルビット線として用いる。反転層ビット線ドレインＩＢＬＤに４．５Ｖを、反転層ビット線ソースＩＢＬＳに０Ｖを印加し、ソース、ドレイン間の電界により電子を加速することでホットエレクトロンを発生させる。このホットエレクトロンのうち、フローティングゲートＦＧ下の酸化膜のエネルギー障壁を越えたものが、縦方向の電界に引かれてフローティングゲートＦＧに注入される。

図１０（ｂ）に示すように、読み出し時も反転層ビット線を形成し、反転層ビット線ドレインＩＢＬＤを１Ｖにプリチャージ、反転層ビット線ソースＩＢＬＳに０Ｖを印加する。前述のセンス回路動作により、セルのしきい値電圧が選択ワード線電圧より高いか低いかを読み出す。

したがって、本発明の実施の形態による不揮発性半導体記憶装置によれば、ビット線の電位変動が小さくても選択メモリセルの情報を判定でき、読み出し時間の短縮を図れる。

また、上記センス回路を用いることで、プロセスや動作環境温度に対して安定な判定しきい値を実現できる。このため、書き込み時ベリファイにおける読み出し動作の温度と、データをチップ外部に読み出す動作時の温度が違っても安定にメモリセルの情報を読み出すことができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、抵抗Ｒ１または容量Ｃ２を介して電源ＶＤＤから容量Ｃ１に電荷を供給する場合について説明したが、これに限定されるものではなく、例えば、電源ＶＤＤをグランドＧＮＤに替えて、電荷を引き抜くようにしてもよい。この場合は、ビット線ＢＬのプリチャージとディスチャージが前記実施の形態と逆になる。

本発明は、半導体装置、電子機器等の製造業において利用可能である。

本発明の一実施の形態による不揮発性半導体記憶装置において、読み出しセンス回路の構成を示す回路図である。 本発明の一実施の形態による不揮発性半導体記憶装置において、読み出しセンス回路の具体的構成を示す回路図である。 本発明の一実施の形態による不揮発性半導体記憶装置において、読み出しセンス回路の他の具体的構成を示す回路図である。 図３の読み出しセンス回路の動作を示すタイミングチャートである。 （ａ），（ｂ）は本発明の一実施の形態による不揮発性半導体記憶装置において、ＡＧ−ＡＮＤ型フラッシュメモリのしきい値分布を示す図であり、（ａ）は２値記憶の場合、（ｂ）は４値記憶の場合を示す。 本発明の一実施の形態による不揮発性半導体記憶装置において、他の読み出しセンス回路の構成を示す回路図である。 本発明の一実施の形態による不揮発性半導体記憶装置において、さらに他の読み出しセンス回路の構成を示す回路図である。 本発明の一実施の形態による不揮発性半導体記憶装置において、ＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイ構成を示す回路図である。 本発明の一実施の形態による不揮発性半導体記憶装置において、ＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイ構造を示す平面図である。 （ａ），（ｂ）は、本発明の一実施の形態による不揮発性半導体記憶装置において、ＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイセル構造を示す断面図であり、（ａ）は書き込み時、（ｂ）は読み出し時を示す。 本発明の前提として検討したセンス回路の一例を示す回路図である。 図１１のセンス回路の動作を示すタイミングチャートである。

符号の説明

１０１ 充電回路
１０２，１０３，３０１〜３０４ トランジスタ
１０４ インバータ
７０１ ＮＡＮＤゲート
ＢＬ，ＢＬＬ，ＢＬＲ，ＢＬ０〜２ ビット線
ＭＣ，Ｍ００〜Ｍｎ４，ＭＣＬ，ＭＣＲ メモリセル
ＷＬ，ＷＬ０〜ＷＬｎ，ＷＬＬ，ＷＬＲ ワード線
ＣＢ ビット線の寄生容量
Ｃ１〜Ｃ２ 容量（キャパシタ）
ＶＤＤ 電源
ＰＣ，ＰＣＬ，ＰＣＲ ビット線プリチャージ信号
ＣＬＫ クロック
ＶＩＮ 反転増幅器入力
ＶＯＵＴ 反転増幅器出力
ＡＺ 反転増幅器入出力短絡活性信号
Ｍ１ ＭＯＳＦＥＴ
Ｉ１ 電流源
Ｒ１ 抵抗
ＡＧ，ＡＧ０〜ＡＧ３ アシストゲート
ＳＴＤ，ＳＴＤＬ，ＳＴＤＲ ローカルビット線−グローバルビット線間スイッチ信号
ＳＴＳ，ＳＴＳＬ，ＳＴＳＲ ローカルビット線−共通ソース間スイッチ信号
ＣＳ 共通ソース
Ｌ０〜Ｌ６ 拡散層配線
ＣＴ１〜ＣＴ２ コンタクト
ＦＧ フローティングゲート
ＩＢＬＳ 反転層ビット線ソース
ＩＢＬＤ 反転層ビット線ドレイン
ＤＰＢ，ＤＮ ラッチ活性信号
ＳＥＴＬ，ＳＥＴＲ センス回路ラッチリセット信号
ＮＯＬ，ＮＯＲ センス回路ラッチ入出力信号
ＴＲＬ，ＴＲＲ ビット線−センス回路間トランスファーＭＯＳ制御信号

Claims (18)

1. 不揮発性メモリセルと、
   前記メモリセルに接続されるビット線と、
   前記ビット線に一端が接続された第１容量素子と、
   前記第１容量素子の他端を入力とする増幅回路と、
   前記第１容量素子の他端に接続された充電回路とを有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記増幅回路はインバータから成ることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記インバータの入力と出力とを短絡する第１スイッチを有することを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記充電回路は電流源から成ることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記充電回路は、一端が前記第１容量素子の他端に接続され、他端が第１電源に接続された抵抗から成ることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記充電回路は、第２容量素子および第２スイッチを含むスイッチトキャパシタ回路から成ることを特徴とする半導体装置。
7. 不揮発性メモリセルと、
   前記メモリセルに接続されるビット線と、
   前記ビット線に接続されたプリチャージ回路と、
   前記ビット線に一端が接続された容量素子と、
   前記容量素子の他端を入力とするインバータと、
   前記インバータの入力と出力とを短絡する第１スイッチとを有し、
   前記メモリセルの情報読み出し動作時に、前記プリチャージ回路により前記ビット線をプリチャージすると共に、前記第１スイッチにより前記インバータの入力と出力とを短絡することを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記容量素子の他端に接続された充電回路を有することを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記充電回路は電流源から成ることを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、
    前記充電回路は、一端が前記容量素子の他端に接続され、他端が第１の電源に接続された抵抗から成ることを特徴とする半導体装置。
11. 請求項８記載の半導体装置において、
    前記充電回路は、第２容量素子および第２スイッチを含むスイッチトキャパシタ回路から成ることを特徴とする半導体装置。
12. 請求項８記載の半導体装置において、
    前記インバータの出力に接続された後段増幅回路を有することを特徴とする半導体装置。
13. Ｘアドレスに対応する複数のワード線と、
    Ｙアドレスに対応する複数のビット線と、
    前記ワード線と前記ビット線に結合され、情報を格納する複数の不揮発性メモリセルと、
    前記ビット線に接続され、前記ビット線と選択された前記ワード線に接続されたメモリセルの情報を読み出す複数のセンス回路とを具備して成り、
    前記メモリセルは、前記メモリセル内の保持情報と前記ワード線により印加された電圧に応じて流れる電流が変わるものであり、
    読み出し用の前記センス回路は、
    反転増幅器と、
    前記反転増幅器の入力と前記ビット線との間に、電気的に接続されるように設けられた第１容量素子と、
    前記反転増幅器の入力と出力とを短絡する第１スイッチと、
    前記第１容量素子に電荷を供給するための充電回路とを具備することを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、
    前記ワード線を選択し、前記ビット線を所定の電圧にプリチャージした後、前記ビット線をフローティング状態にして、ビット線電位の低下を前記センス回路により感知し、前記メモリセルに格納された情報を読み出すことを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記ビット線のプリチャージ期間中に前記反転増幅器の入力と出力とを短絡し、前記反転増幅器の入出力電位と前記ビット線のプリチャージ電位との差を前記第１容量素子に保持することを特徴とする半導体装置。
16. 請求項１３記載の半導体装置において、
    前記充電回路は、第２容量素子および第２スイッチを含むスイッチトキャパシタ回路から成り、
    前記スイッチトキャパシタ回路により、クロックに同期して前記第２容量素子の電荷を前記第１容量素子に転送し、前記反転増幅器の入力電位を上昇させることを特徴とする半導体装置。
17. 請求項１３記載の半導体装置において、
    前記充電回路は、前記反転増幅器の入力と第１電源との間に設けられた抵抗から成り、
    前記抵抗を流れる電流により前記第１容量素子を充電し、前記反転増幅器の入力電位を上昇させることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記メモリセルのディスチャージ電流と前記ビット線の寄生容量とで決定されるビット線電位低下の速度が、所定の判定値より大きい場合は、前記第１容量素子を介して前記反転増幅器の入力電位が低下し、
    前記ビット線電位低下の速度が前記判定値より小さい場合は、前記第２容量素子から前記第１容量素子への電荷転送により前記反転増幅器の入力電位が上昇し、
    前記ビット線電位低下の速度の大小で前記反転増幅器の入力電位が上昇したり低下したりすることで、前記反転増幅器の入力電位を増幅して論理振幅に拡大し、前記メモリセルに保持された情報を読み出すことを特徴とする半導体装置。

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