JPS59180893A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS59180893A JPS59180893A JP58056096A JP5609683A JPS59180893A JP S59180893 A JPS59180893 A JP S59180893A JP 58056096 A JP58056096 A JP 58056096A JP 5609683 A JP5609683 A JP 5609683A JP S59180893 A JPS59180893 A JP S59180893A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
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- G11C—STATIC STORES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特にＲＯＭ （リードオンリメ
モリ）の差動形センスアンプ用の比較電位発生回路に関
する。
モリ）の差動形センスアンプ用の比較電位発生回路に関
する。
一般に差動形センスアップは、その動作が安定でしかも
極めて微小な電位差を検出できることから半導体メモリ
によく用いられる。この場合、読み書き可能なＲＡＭ
（ランダムアクセスメモリ）等では、メモリデータとし
て互いに逆レベルの１対のデータが出力されるため、こ
の１対のデータを差動形センスアンプの１対の入力端に
導くようにしているが、ＲＯＭでは′１＃もしくはｔ
Ｏｓのいずれか一方のデータしか出力しないので、ＲＯ
ＭＱ差動形差動形センスアップはメモリセルと同等のト
ランジスタを用いて比較電位を用意しておいて列線電位
（データ）の読み出しを行なうようにしている。
極めて微小な電位差を検出できることから半導体メモリ
によく用いられる。この場合、読み書き可能なＲＡＭ
（ランダムアクセスメモリ）等では、メモリデータとし
て互いに逆レベルの１対のデータが出力されるため、こ
の１対のデータを差動形センスアンプの１対の入力端に
導くようにしているが、ＲＯＭでは′１＃もしくはｔ
Ｏｓのいずれか一方のデータしか出力しないので、ＲＯ
ＭＱ差動形差動形センスアップはメモリセルと同等のト
ランジスタを用いて比較電位を用意しておいて列線電位
（データ）の読み出しを行なうようにしている。
第１図は、たとえばＮチャンネルプロセスによシ製造さ
れた絶縁ダート型電界効果トランジスタ（ＭＯＳ−ＦＥ
Ｔ）を用いた従来のマスクＲＯＭ ｔｌ−示すものであ
シ、１０はメモリセルアレー、１１群はメモリセル用ト
ランジスタ、１２群は列選択用トランジスタ、１３は行
デコーダ、１４は列デコーダ、１５群は行線、１６群は
列線、１７〜１９は負荷トランジスタ、ｚｏ、ｚｘはバ
イアス電圧発生用抵抗でオシ、上記メモリセルアレー１
０から読み出きれるデータによシ決定される列線電位ｖ
１は差動形センスアンプｚ２の一方入力となる。なおこ
のセンスアンプ２２において、ＣＥ、ＣＥは制御入力で
ある。
れた絶縁ダート型電界効果トランジスタ（ＭＯＳ−ＦＥ
Ｔ）を用いた従来のマスクＲＯＭ ｔｌ−示すものであ
シ、１０はメモリセルアレー、１１群はメモリセル用ト
ランジスタ、１２群は列選択用トランジスタ、１３は行
デコーダ、１４は列デコーダ、１５群は行線、１６群は
列線、１７〜１９は負荷トランジスタ、ｚｏ、ｚｘはバ
イアス電圧発生用抵抗でオシ、上記メモリセルアレー１
０から読み出きれるデータによシ決定される列線電位ｖ
１は差動形センスアンプｚ２の一方入力となる。なおこ
のセンスアンプ２２において、ＣＥ、ＣＥは制御入力で
ある。
一方、２３は比較電位発生回路であって、前記メモリセ
ル用トランジスタ１１と同等の比較用トランジスタ２４
を用いて比較電位■２を生成し、前記差動形センスアン
プ２２の他方の入力とするものであり、２５．２６は前
記抵抗２０．２１と同様のバイアス電圧発生用抵抗、２
７は列デコーダ１４から１”レベルカダートに与えられ
てオン状態に設定された前記列線ダート用トランジスタ
１２と同等のトランジスタ、２８〜３０は前記負荷トラ
ンジスタ１７〜Ｉ９と同等のトランジスタである。そし
て、３１．３２は上記比較用トランジスタ２４のダート
に一定電位を印加するためのバイアス用抵抗である。
ル用トランジスタ１１と同等の比較用トランジスタ２４
を用いて比較電位■２を生成し、前記差動形センスアン
プ２２の他方の入力とするものであり、２５．２６は前
記抵抗２０．２１と同様のバイアス電圧発生用抵抗、２
７は列デコーダ１４から１”レベルカダートに与えられ
てオン状態に設定された前記列線ダート用トランジスタ
１２と同等のトランジスタ、２８〜３０は前記負荷トラ
ンジスタ１７〜Ｉ９と同等のトランジスタである。そし
て、３１．３２は上記比較用トランジスタ２４のダート
に一定電位を印加するためのバイアス用抵抗である。
而して上記ＲＯＭにおいては、比較用トランジスタ２４
のダート電位が一定であるため、比較電位Ｖ２は第２図
に示すように時間経過に対して一定の固定電位である。
のダート電位が一定であるため、比較電位Ｖ２は第２図
に示すように時間経過に対して一定の固定電位である。
従って、ＲＯＭのデータ読み出し時に列線電位Ｖｌが第
２図に示すように比較電位ｖ２を横切るように変化した
とすると、差動形センスアンプ２２の出力が反転し、出
力バッファ回路３３の出力Ｖｏは第２図中点線で示すよ
うに変化する。例えば選択されたメモリセルのしきい値
が高いとメモリセルはオンせず、列線は充電され、低い
と選択されたメモリセルはオンし、列線は放電される。
２図に示すように比較電位ｖ２を横切るように変化した
とすると、差動形センスアンプ２２の出力が反転し、出
力バッファ回路３３の出力Ｖｏは第２図中点線で示すよ
うに変化する。例えば選択されたメモリセルのしきい値
が高いとメモリセルはオンせず、列線は充電され、低い
と選択されたメモリセルはオンし、列線は放電される。
このようにメモリセルトランジスタのしきい値によシデ
ータのｕｌ”、′０”が記憶される。しかしこの第２図
の電圧波形からも分るように、差動形センスアンプ２２
は、列線電位Ｖｌが比較電位ｖ２を横切ったところでセ
ンスアンプ出力レベルが変化する。そのためメモリデー
タの読み出し速度は、列線の充放電時間が支配的でおっ
た。
ータのｕｌ”、′０”が記憶される。しかしこの第２図
の電圧波形からも分るように、差動形センスアンプ２２
は、列線電位Ｖｌが比較電位ｖ２を横切ったところでセ
ンスアンプ出力レベルが変化する。そのためメモリデー
タの読み出し速度は、列線の充放電時間が支配的でおっ
た。
そこでメモリデータの読み出し速度を速めるために、列
線電位の充放電を速める各種の工夫はなされているが、
メモリデータの検出方法即ち差動形センスアンプ部分に
関する工夫は余シなされていない。
線電位の充放電を速める各種の工夫はなされているが、
メモリデータの検出方法即ち差動形センスアンプ部分に
関する工夫は余シなされていない。
本発明は上記実情に鑑みてなされたもので、センスアン
プ部分を改良することによシ、メモリデータの読み出し
速度を上げ得る半導体メモリを提供しようとするもので
ある。
プ部分を改良することによシ、メモリデータの読み出し
速度を上げ得る半導体メモリを提供しようとするもので
ある。
本発明は上記目的を達成するため、列線と容量結合をも
２節点を設け、この節点の電位を検出するようにしたも
のである。
２節点を設け、この節点の電位を検出するようにしたも
のである。
以下図面を参照して本発明の一実施例を説明する。第３
図（、）は同実施例の回路図、同図（ｂ）はその内部ノ
ードの電圧波形を示す。第３図（、）において節点りは
、前記第１図の列線電位ｖ１を与えることになる。節点
ｘ１は節点りと容量Ｃ１を介して結合され、更に容量Ｃ
２を介して接地される。同様に節点ｘ２は容量Ｃｓ ｋ
介して節点りと結合され、更に容量Ｃ４ｆｔ介して接地
されている。また節点ｘｌｐ＊１は、それぞれ電源■と
接地間に直列接続された抵抗Ｒ１ｙＲ２の接続点、抵抗
Ｒ３＋ Ｒ４の接続点に結合され、節点１１ｐＸＺは、
トランジスタ１〜４よシなる差動型センスアンプＤＦ、
の一対の入力となる。
図（、）は同実施例の回路図、同図（ｂ）はその内部ノ
ードの電圧波形を示す。第３図（、）において節点りは
、前記第１図の列線電位ｖ１を与えることになる。節点
ｘ１は節点りと容量Ｃ１を介して結合され、更に容量Ｃ
２を介して接地される。同様に節点ｘ２は容量Ｃｓ ｋ
介して節点りと結合され、更に容量Ｃ４ｆｔ介して接地
されている。また節点ｘｌｐ＊１は、それぞれ電源■と
接地間に直列接続された抵抗Ｒ１ｙＲ２の接続点、抵抗
Ｒ３＋ Ｒ４の接続点に結合され、節点１１ｐＸＺは、
トランジスタ１〜４よシなる差動型センスアンプＤＦ、
の一対の入力となる。
また容量”ｓ ＝Ｃｓ ｔ Ｃ２＜Ｃ４の関係が成シ
立つように容量ＣＩ −Ｃ４は設定される。
立つように容量ＣＩ −Ｃ４は設定される。
第３図（、）の回路において、節点りが充電方向に変化
すると、容量Ｃ１、Ｃｓの容量結合によシ節点Ｘ１ｙＸ
１１の電位が変化する。この時容量０２＜０４であるた
め、節点ｘ１の方がｘ２に比べて急速に変化し、Ｘｌ
ｅ Ｘｉに電位差が生じる。この電位差を差動アン７
’ＤＦ１で検出し、例えば節点人の電位２ａニア−′−
夕として出力する。
すると、容量Ｃ１、Ｃｓの容量結合によシ節点Ｘ１ｙＸ
１１の電位が変化する。この時容量０２＜０４であるた
め、節点ｘ１の方がｘ２に比べて急速に変化し、Ｘｌ
ｅ Ｘｉに電位差が生じる。この電位差を差動アン７
’ＤＦ１で検出し、例えば節点人の電位２ａニア−′−
夕として出力する。
節点りの変化が止まると、節点Ｘ１？Ｘ２はそれぞれ抵
抗Ｒ１１Ｒ２及びＲｇｐＢ＜により所定電位まで放電さ
れる。節点Ｘ１．！２が同一電位レベルになっても、差
動アン７’ＤＦｉは一種の７リツプフロツプ結合になっ
ているため、その状態を保持する。次に節点りが充電さ
れた状態から放電方向へ変化する時も、同様に節点Ｘｌ
Ｏ方の変化が急なだめ、ｘｌ ＋ Ｘｌに電位差が発
生し、このことで差動アンｆＤＦ１がデータを読み出す
ことができる。なおこの例では容量Ｃ１＜０４にして節
点Ｘ１＋Ｘ２の電位変化に差をつけたが、容量Ｃ２、Ｃ
，は特に設けなくとも、容量Ｃ，とＣ３に差をつけても
よい。
抗Ｒ１１Ｒ２及びＲｇｐＢ＜により所定電位まで放電さ
れる。節点Ｘ１．！２が同一電位レベルになっても、差
動アン７’ＤＦｉは一種の７リツプフロツプ結合になっ
ているため、その状態を保持する。次に節点りが充電さ
れた状態から放電方向へ変化する時も、同様に節点Ｘｌ
Ｏ方の変化が急なだめ、ｘｌ ＋ Ｘｌに電位差が発
生し、このことで差動アンｆＤＦ１がデータを読み出す
ことができる。なおこの例では容量Ｃ１＜０４にして節
点Ｘ１＋Ｘ２の電位変化に差をつけたが、容量Ｃ２、Ｃ
，は特に設けなくとも、容量Ｃ，とＣ３に差をつけても
よい。
例えばＣｓ＞’Ｃｓに設定すれば第３図（ｂ）と同様な
結果になる。まだ容量結合をもつ節点Ｘ２の電位変化は
節点りよシ遅いので、節点りとＸ。
結果になる。まだ容量結合をもつ節点Ｘ２の電位変化は
節点りよシ遅いので、節点りとＸ。
の変化を差動アンプＤＦ、で検出してもよい。
上記のように節点りと容量結合をつけることで節点りの
電位変化をすばやく検出できるため、読み出し速度の速
い半導体メモリが得られるものである。
電位変化をすばやく検出できるため、読み出し速度の速
い半導体メモリが得られるものである。
第４図（、）は本発明の他の実施例を示す回路図、の回
路はトランジスタ１０〜１４及び１６〜２０が付加され
ているが、容量関係は前実施例と同様にＣＩ −Ｃ３＋
Ｃ２＜Ｃ４である。第４図（、）において節点り即ち
列線が″′０″レベルの時、トランジスタ１０．１６は
オフ、そのため節点Ｘ１＋Ｘ２はそれぞれｆｆレッショ
ン型トランジスタ１４．２０によ逆放電され、トランジ
スタ１２．Ｉｇがオフする電位以下になると、節点ｘ３
．ｘ４がそれぞれ″１″ルベルになり、トランジスタ１
３．１９がオンし、節点ｘ１はトランジスタ１３．１４
の導通抵抗の比で決まる電位になる。節点ｘ２も同様に
トランジスタ１９．２０の導通抵抗の比で決まる電位と
なる。
路はトランジスタ１０〜１４及び１６〜２０が付加され
ているが、容量関係は前実施例と同様にＣＩ −Ｃ３＋
Ｃ２＜Ｃ４である。第４図（、）において節点り即ち
列線が″′０″レベルの時、トランジスタ１０．１６は
オフ、そのため節点Ｘ１＋Ｘ２はそれぞれｆｆレッショ
ン型トランジスタ１４．２０によ逆放電され、トランジ
スタ１２．Ｉｇがオフする電位以下になると、節点ｘ３
．ｘ４がそれぞれ″１″ルベルになり、トランジスタ１
３．１９がオンし、節点ｘ１はトランジスタ１３．１４
の導通抵抗の比で決まる電位になる。節点ｘ２も同様に
トランジスタ１９．２０の導通抵抗の比で決まる電位と
なる。
これら節点の電位は、Ｘｌ＜Ｘｌ となるように節点り
が“０″レベルの時に設定される。即ち節点りが０”レ
ベルの時には、Ｘ１＋Ｘ２の電位差が第３図（ａ）で示
したよりな差動型センスアンプＤＦ ！で検出される。
が“０″レベルの時に設定される。即ち節点りが０”レ
ベルの時には、Ｘ１＋Ｘ２の電位差が第３図（ａ）で示
したよりな差動型センスアンプＤＦ ！で検出される。
この状態から節点りが充電方向に変化すると、容量Ｃ１
〜Ｃ４により第３図（、）の場合のようにＸＩがＸｌよ
りも速く変化するため、Ｘｌがｘ２の電位を超え、この
時これをセンスアンプが検出し、データとして出力する
ことになる。
〜Ｃ４により第３図（、）の場合のようにＸＩがＸｌよ
りも速く変化するため、Ｘｌがｘ２の電位を超え、この
時これをセンスアンプが検出し、データとして出力する
ことになる。
次に節点りが“１”レベルにな多安定すると、トランジ
スタ１０がオンし、Ｘｌの電位はトランジスタ１０．１
４の導通抵抗の比で決まる。
スタ１０がオンし、Ｘｌの電位はトランジスタ１０．１
４の導通抵抗の比で決まる。
またｘ２の電位はトランジスタ１６，２θの導通抵抗の
比によシ決定される。この状態において電位はｘｌ）ｘ
２となシ、この電位差で差動アンプはデータを安定に出
力する。同様に節点りが放電方向へ変化する時も、ｘｌ
の変化がｘ２に比べて急であるため、節点りの変化がセ
ンスアンプですばやく出力される。この例の場合も第３
図＜−＞の場合同様、Ｃ１＞Ｃ３とすればＣ２ｖＣ４は
特に必要ない。
比によシ決定される。この状態において電位はｘｌ）ｘ
２となシ、この電位差で差動アンプはデータを安定に出
力する。同様に節点りが放電方向へ変化する時も、ｘｌ
の変化がｘ２に比べて急であるため、節点りの変化がセ
ンスアンプですばやく出力される。この例の場合も第３
図＜−＞の場合同様、Ｃ１＞Ｃ３とすればＣ２ｖＣ４は
特に必要ない。
第５図（、）は本発明の更に他の実施例の回路図、同図
（ｂ）はその内部ノードの電圧波形を示す。この実施例
は、容量Ｃ１１＋Ｃ１２ｒ Ｆランジメタ３１〜３５よ
シなるゲートＧ１ 、トランジスタ３６〜４０よシなる
ゲートＧ２ 、トランジスタ４１゜４２よシなるインバ
ータを有し、節点りと容量結合した節点ｚｏの電位と、
節点り自体の電位が、その大きさ及び変化速度を異にす
ることを利用している。
（ｂ）はその内部ノードの電圧波形を示す。この実施例
は、容量Ｃ１１＋Ｃ１２ｒ Ｆランジメタ３１〜３５よ
シなるゲートＧ１ 、トランジスタ３６〜４０よシなる
ゲートＧ２ 、トランジスタ４１゜４２よシなるインバ
ータを有し、節点りと容量結合した節点ｚｏの電位と、
節点り自体の電位が、その大きさ及び変化速度を異にす
ることを利用している。
いまダート回路Ｇ１ 、Ｇ２のしきい値電圧ｖＸとする
と、節点りが充電方向へ変化する時は、選点りの電位が
しきい値電圧■工を通過したときデータが検出され、節
点りが放電方向へ変化する時は、節点りと容量結合され
たｚｏがＶを通遇する時にデータを検出するようにして
いる。
と、節点りが充電方向へ変化する時は、選点りの電位が
しきい値電圧■工を通過したときデータが検出され、節
点りが放電方向へ変化する時は、節点りと容量結合され
たｚｏがＶを通遇する時にデータを検出するようにして
いる。
節点ｚｏは、節点りの電位のα倍（０くαく１）である
ため、節点りが放電方向にある時は、節点ｚｏがよシ速
くデート回路のしきい値電圧ｖｘを通過し、従りてデー
タ検出がよシ速く行なえるものである。
ため、節点りが放電方向にある時は、節点ｚｏがよシ速
くデート回路のしきい値電圧ｖｘを通過し、従りてデー
タ検出がよシ速く行なえるものである。
以上説明した如く本発明によれば、列線電位を容量結合
によシ検出することで、列線電位の充電方向か放電方向
かの電位変化をすばやく検出することができる。よって
メモリのデータ読み出し速度をより速く行なうことがで
きるものである。
によシ検出することで、列線電位の充電方向か放電方向
かの電位変化をすばやく検出することができる。よって
メモリのデータ読み出し速度をより速く行なうことがで
きるものである。
第１図は従来の半導体メモリを説明する゛回路図、第２
図は同回路の動作を示す波形図、第３図（、）は本発明
の一実施例を説明する回路図、同図（ｂ）は同回路の動
作を示す波形図、第４図（、）は本発明の他の実施例を
説明する回路図、同図（ｂ）は同回路の動作を示す波形
図、第５図（ａ）は本発明の更に他の実施例を説明する
回路図、同図（ｂ）は同回路の動作を示す波形図である
。 １１・・・メモリセル、１５・・・行線、１６・・・列
線、ｘｌ ＋ ｘ２ ”・節点、Ｃ，−ｃ４・・・容
量、ＤＦｌ・・・センスアンプ。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 （ａ） （ｂ） （ｂ） （ｂ）
図は同回路の動作を示す波形図、第３図（、）は本発明
の一実施例を説明する回路図、同図（ｂ）は同回路の動
作を示す波形図、第４図（、）は本発明の他の実施例を
説明する回路図、同図（ｂ）は同回路の動作を示す波形
図、第５図（ａ）は本発明の更に他の実施例を説明する
回路図、同図（ｂ）は同回路の動作を示す波形図である
。 １１・・・メモリセル、１５・・・行線、１６・・・列
線、ｘｌ ＋ ｘ２ ”・節点、Ｃ，−ｃ４・・・容
量、ＤＦｌ・・・センスアンプ。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 （ａ） （ｂ） （ｂ） （ｂ）
Claims (2)
- （１）行線と、この行線により選択されるメモリセルと
、このメモリセルからのデータを受ける列線と、この列
線と容量結合をもつ節点と、この節点の電位によシ前記
メモリセルのデータを検出する手段とを具備したことを
特徴とする半導体メモリ。 - （２）前記節点は、各々前記列線と容量結合をもつ第１
及び第２の節点からなり、前記列線電位が充電方向か放
電方向かを、前記第１及び第２の節点の電位差を検出す
ることによシ検出し前記メモリセルのデータを検出する
手段を具備したことを特徴とする特許請求の範囲第１項
に記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056096A JPS59180893A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ |
| DE8383106729T DE3381955D1 (de) | 1982-07-26 | 1983-07-08 | Halbleiterspeicheranlage mit datenuebertragungs- und erkennungsmitteln. |
| EP83106729A EP0100011B1 (en) | 1982-07-26 | 1983-07-08 | Semiconductor memory device having data transmission and detection means |
| US06/514,350 US4613957A (en) | 1982-07-26 | 1983-07-15 | Semiconductor memory device having a sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056096A JPS59180893A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59180893A true JPS59180893A (ja) | 1984-10-15 |
Family
ID=13017572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056096A Pending JPS59180893A (ja) | 1982-07-26 | 1983-03-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180893A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0420646A2 (en) * | 1989-09-29 | 1991-04-03 | Fujitsu Limited | Semiconductor memory device having capacitor through which data read/write is carried out |
| JPH08321190A (ja) * | 1995-04-28 | 1996-12-03 | Sgs Thomson Microelectron Srl | センス増幅回路 |
| JP2007141399A (ja) * | 2005-11-21 | 2007-06-07 | Renesas Technology Corp | 半導体装置 |
-
1983
- 1983-03-31 JP JP58056096A patent/JPS59180893A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0420646A2 (en) * | 1989-09-29 | 1991-04-03 | Fujitsu Limited | Semiconductor memory device having capacitor through which data read/write is carried out |
| JPH08321190A (ja) * | 1995-04-28 | 1996-12-03 | Sgs Thomson Microelectron Srl | センス増幅回路 |
| US5982666A (en) * | 1995-04-28 | 1999-11-09 | Stmicroelectronics S.R.L. | Sense amplifier circuit for semiconductor memory devices |
| JP2007141399A (ja) * | 2005-11-21 | 2007-06-07 | Renesas Technology Corp | 半導体装置 |
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