KR19990036155A - 전하 전달 감지 증폭기 - Google Patents

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KR19990036155A
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미카엘 안토니 안그
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엠. 제이. 엠. 반캄
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Abstract

전자 메모리는 셀에 기억된 데이터의 제어하에서 출력 신호의 공급을 위해 비트 라인을 통하여 메모리 셀에 접속되는 전압 감지 증폭기를 갖는다. 감지 증폭기는, 비트 라인과 감지 증폭기의 출력 사이에서, 데이터를 나타내며 초기 비트 라인에 누적된, 전하의 재분배에 의해 전원공급되고 재어된다. 비트 라인으로부터 유도된 전하는 감지 증폭기의 출력 신호를 발생하는데 이용된다.

Description

전하 전달 감지 증폭기
상기와 같은 전자 회로는 일본 특허 출원번호 6/119,784호(대응출원, 미국특허번호 5,534,800)에 공지되어있다. 이러한 회로에 있어서, 특정 열의 메모리 셀은 특정쌍의 비트 라인에 공급된다. 상기 비트 라인은 감지 증폭기의 쌍안정 소자를 형성하는 크로스-접속 인버팅 논리 게이트의 전원 입력에 연결된다. 상기 특정 열의 셀에 액세스되기 전에, 비트 라인은 소정의 전압 레벨로 프리차지되며, 감지 증폭기의 출력도 동일 전압 레벨로 프리차지된다. 특정 셀이 판독될 때, 이는 셀 논리 상태에 종속하는 비트 라인의 전압에 영항을 미친다. 상기 비트 라인은 논리 게이트의 포지티브 전원 공급 입력에 접속되며, 논리 게이트의 네가티브 전원 공급 입력은 그라운드에 접속된다. 이러한 것은 논리 게이트의 어느 한 출력을 그라운드로 방전되게 하며(메모리 셀의 데이터가 어느 것인지를 결정), 다른 논리 게이트의 출력은 그 공급 입력을 통하여 대응하는 비트 라인에 전도가능하게 접속된다. 이러한 것은 감지 증폭기를 안정 상태로 유지시킨다.
그러한 회로는 정적 전력을 소비하지 않는데, 이는 일단 쌍안정 소자가 안정 상태로 취해지면, 전류가 더 이상 흐르지 않기 때문이다.
개시를 감지할 때 양쪽 논리 게이트의 출력 전압은 먼저 동일 비율로 떨어지게 되는데, 이는 양쪽 출력이 비트 라인이 프리차지되는 전압 레벨에 있을 때 비트 라인과 논리 게이트의 입력 사이에 전도성 접속이 없게 되기 때문이다. 단지 출력의 전압이 충분하게 떨어졌을 때에만 데이터는 출력 신호에 영향을 미칠수 있게 된다. 이러한 것은 감지 증폭기를 저속화 하여(slow down), 전력 소비를 증가시킨다.
본 발명은 메모리를 갖는 전자 회로에 관한 것으로서, 상기 메모리는:
- 데이터를 기억하기 하기 위한 메모리 셀;
- 메모리 셀에 선택적으로 접속된 비트 라인;
- 데이터를 나타내는 비트 라인 전압을 감지하기 위해 비트 라인에 선택적으로 접속된 입력, 및 데이터를 나타내는 출력 전압을 나타내기 위한 출력을 가지며, 비트 라인으로부터 전압 감지 증폭기로의 전하 전달을 통하여 비트 라인 전압에 의해 전원을 공급받는 전압 감지 증폭기를 포함한다.
도 1은 본 발명 메모리 회로의 부분도이다.
본 발명의 목적은 특히 종래 기술의 회로 보다 빠르게 동작할 수 있는 메모리 회로를 제공하고자하는 것이다. 본 발명의 다른 목적은 종래 기술의 회로 보다 전력을 덜 소비하는 회로를 제공하는 것이다. 본 발명의 또다른 목적은 종래 기술의 회로 보다 작은 기판 영역을 요구하는 회로를 제공하는 것이다.
본 발명에 따른 회로는, 감지 증폭기가 출력을 프리차지하는 수단을 포함하여, 감지 증폭기가 감지를 개시할 때 감지 증폭기가 상기 출력을 비트 라인에 전도가능하게 접속하고, 상기 충전으로부터 발생된 출력 신호가 전압 감지 증폭기의 출력과 비트 라인 사이에 재분배되는 것을 특징으로 한다. 감지 증폭기가 프리차지되어 바로 감지의 개시점에서 이미 비트 라인을 상기 출력에 전도가능하게 접속하기 때문에, 메모리 셀로부터의 데이터는 바로 감지 증폭기의 상태에 영향을 미친다. 더욱이, 종래 기술의 감지 증폭기와는 다르게, 본 발명에 따른 감지 증폭기는 감지의 개시점에서 감지 증폭기의 네가티브 전원 공급 접속을 그라운드에 접속하기 위한 스위칭 트랜지스터를 필요로하지 않는다: 네가티브 전원 공급 접속은 영구적으로 그라운드에 접속된 상태로 있을 수 있다.
전압 감지 증폭기의 전원 공급 및 출력 신호의 발생은 비트 라인 충전의 재분배에 기초하며, 비트 라인을 전압 감지 증폭기에 접속함과 동시에 일어난다. 비트 라인에 접속시, 본 발명의 감지 증폭기는 단지 메모리 셀의 데이터에 따라서 비트 라인과 출력의 조합된 시스템에 전하를 재분배한다. 본 발명 회로의 다음 프리차지 사이클은 단지 충전 분배 동안 이전 사이클에서 손실된 전하를 보충하는 것을 요구할 뿐이다.
본 발명의 감지 증폭기는 동작을 제어하기 위한 제어 신호를 종래 기술의 감지 증포기 보다 적게 갖는다. 결과적으로, 본 발명의 회로는 유의해야할 타이밍 유출이 적으므로 공지된 회로 보다 더 견고하게 된다.
비트 라인의 커패시턴스는 몇 등급의 크기 만큼 감지 증폭기 보다 크다는 것을 유의해야한다. 본 발명은 감지 증폭기를 구동하기 위하여 감지 증폭기에 대한 전원 공급 및 입력 신호 양쪽 모두로 작용하도록 비트 라인 전하를 이용한다. 본 발명의 감지 증폭기는 메모리의 전원 공급 노드(VDD)에 직접적으로 그리고 영구적으로 접속된 노드를 갖지 않는다. 따라서, 메모리의 레이아웃은 특히 종래 기술의 것 보다 간단하며 작은 기판을 필요로 한다. 또한, 비트 라인의 전압에 부과된 조건 만이 전하 전달 처리가 비트 라인에서 감지 증폭기로 일어날 수 있게 충분히 높게 된다는 것이다. 결과적으로, 본 발명의 감지 증폭기는 저전압 환경에 사용하기 적합하다.
적절한 실시예의 본 발명의 회로는 다음과 같은 특징을 갖는다. 메모리는 또다른 비트 라인을 가지며, 셀은 비트 라인과 또다른 비트 라인에 선택적으로 접속된다. 전압 감지 증폭기는 또다른 비트 라인을 통하여 셀에 선택적으로 접속된 또다른 입력과, 데이터를 나타내는 또다른 출력 신호를 제공하는 또다른 출력을 갖는다. 전압 감지 증폭기는 입력, 또다른 입력, 출력, 및 또다른 출력에 접속되며, 전하의 전달을 조종하도록 동작하는 재생 피드백 장치를 구비한다.
비트 라인과 또다른 비트 라인 간의 차등 전압은 감지 증폭기를 구동하며, 비트 라인간의 전하 전달 및 분배와 재생 피드백을 통한 감지 증폭기의 출력을 제어한다. 즉, 출력 신호는 그 출력에서 상응하는 차등 전압을 재발생하도록 그 입력에서 작용하게 된다. 본 발명의 감지 증폭기는 종래 기술의 회로 보다 작은 전압차에서 동작할 수 있으며, 보다 적은 전력을 소비하게 된다.
본 발명은 이후 첨부된 도면을 참조하여 실례로서 더욱 상세하게 설명된다.
도 1은 셀들이 행열로 배열된 본 발명에 따른 메모리 회로의 부분을 도시한다. 도시된 부분들은 다수의 메모리 셀에 접속된 두 비트 라인(10 및 12)을 갖는 특정 열을 나타낸다. 도면을 명료하게하기 위하여 단지 하나의 메모리 셀(14) 만이 도시된다. 본 예에 있어서, 셀(14)은 실례로 종래 기술에 공지된 SRAM 셀이므로, 상세히 설명하지는 않는다. 셀(14)은 워드 라인 WL에 접속되어, 선택시 비트 라인(10 및 12)을 통하여 셀(14)로의 액세스를 제어한다. 비트 라인(10 및 12)은 프리차징 PFET(16 및 18) 각각을 통하여 전원 공급 노드 VDD 에 접속된다. 프리차징 PFET(16 및 18)의 제어 전극은 상호 접속되며, 작동시 프리차징 신호 "페치"를 수신한다. 비트 라인(10 및 12)은 액세스 PFET(26 및 28) 각각을 통하여 감지 증폭기(24)의 입력 노드(20 및 22)에 접속된다. 액세스 PFET(26 및 28)는 상호 접속되어 있으며, 인에이블 신호 "감지"의 수신시 감지 증폭기(24)에 비트 라인(10 및 12)을 접속할 수 있는 제어 전극들을 갖는다.
감지 증폭기(24)는 PFET(30 및 32)와 NFET(34 및 36)를 구비한다. PFET(30) 및 NFET(34)는 출력 노드(38)를 통하여 직렬로 접속되며, 입력 노드(20)와 그라운드 사이에 배치된 주 전류 채널을 갖는다. PFET(32) 및 NFET(34)는 출력 노드(40)를 통하여 직렬로 접속되며, 입력 노드(22)와 그라운드 사이에 접속된 주 전류 채널을 갖는다. PFET(30) 및 NFET(34)의 제어 전극은 함께 출력 노드(40)에 접속된다. PFET(32) 및 NFET(36)의 제어 전극은 함께 출력 노드(38)에 접속된다. 이러한 크로스-결합 직렬 장치는 비트 라인(10 및 12) 및 그라운드 사이에 제어 전류 경로를 형성한다. 감지 증폭기(24)는 또한 제어 전극이 동작시 균등화 신호 "equ"를 수신하는 균등화 NFET(42, 44 및 46)를 구비한다. 균등화 NFET(42)는 NFET(34)와 병렬로 배치된다. 균등화 NFET(44)는 NFET(36)와 병렬로 배치된다. 균등화 NFET(46)는 입력 노드(20 및 22)사이에 접속된 주 전류 경로를 갖는다.
동작은 다음과 같다. 셀(14)의 감지를 실행하기 전에, 비트 라인(10 및 12)은 프리차지 PFET(16 및 18)를 통하여 프리차지되어, 비트 라인(10 및 12)을 계속적으로 VDD 까지 끌어올린다. PFET(26 및 28)는 턴-오프 상태로 유지된다. 또한, 감지 이전에, 균등화 NFET(42, 44 및 46)는 입력 노드(20 및 22)간과, 출력 노드(38 및 40)간의 전압을 균등화하기 위하여 턴-온된다. 균등화 동작은 노드(20, 22, 38 및 40)를 그라운드로 방전한다. 다음, 균등화 NFET(42, 44 및 46)는 턴-오프된다. 셀(14)은 워드 라인 WL의 제어를 통하여 비트 라인(10 및 12)에 접속된다. 이러한 것은 셀(14)이 프리차지된 비트 라인(10 및 12)의 전압에 영향을 미치게 한다. 바람직하게, 프리차지 PFET(16 및 18)는 셀(14)의 정보 내용을 간섭하지 않기 위하여 비트 라인(10 및 12)에 셀(14)을 접속하기 이전에 턴-오프된다.
이후, PFET(26 및 28)는 감지를 개시하도록 턴-오프된다. 기억된 데이터를 나타내는 셀(14)의 상태는 입력 노드(20)의 전압이 입력 노드(22)의 전압 보다 다소 높게되게하는 것으로 가정한다. 실례로, VDD 는 3.3 볼트이고, 입력 노드(20)의 전압은 초기에 3.2 볼트이며, 입력 노드(22)의 전압은 초기에 3.1 볼트이다. PFET(30)은 PFET(32) 보다 다소 낫게 전도되어, 출력 노드(38)의 전압은 출력 노드(40)의 전압 보다 높은 비율로 증가한다. 결과적으로, NFET(36)은 NFET(34)가 턴-온되기 전에 턴-온된다. 만일 NFET(34)가 턴-온 된다면, 턴-온된 NFET(36)는 PFET(32)를 통한 출력 노드(40)의 충전을 방해하여, 그 결과로서, 출력 노드(40)에서의 전압은 상승을 멈추게되며, PFET(30)의 전도상태를 지속시킨다. 크로스-결합된 장치의 이러한 재생 피드백으로 인하여, PFET(32) 및 NFET(34)는 완전하게 턴-오프되고, PFET(30) 및 NFET(36)은 감지 증폭기(24)의 최종 상태에서 턴-온된다. 즉, 출력 노드(38)의 전압은 올려지고, 출력 노드(40)의 전압은 그라운드로 떨어진다. 출력 노드(38)의 전압은 비트 라인(12) 및 출력 노드(38)사이의 용량성 전하 분배에 의해 결정된다. 비트 라인(12)이 출력 노드(38) 보다 실질적으로 높은 커패시턴스를 가지므로, 노드(20)에서의 전압은 단지 미세하게만 떨어질 수 있다. 노드(22)의 전압이 노드(20)의 전압 보다 다소 높게되는 경우에도, 필요한 변경을 가하여, 유사한 처리가 이행된다.
상술된 동작은 비트 라인(12 및 10)으로부터 출력 노드(38 및 40)로의 전하 전송에 근거한다. 일반적으로, 전하 전달은, 결국 입력 노드(20 및 22)간의 전압차의 극성을 뒤바꾸게 한다. 즉, 상술된 예에서와 같이, 입력 노드(20)의 전압이 입력 노드(22)의 전압 보다 초기에 높게 된다고 가정하면, 최종 상태에서의 입력 노드(20)의 전압은 입력 노드(22)의 전압 보다 낮게 된다. 초기에 비트 라인(12)상에 있는 전하는 한 측의 비트 라인(12)과 실례로 다른 측의 출력 노드(38)의 커패시턴스인 감지 증폭기의 커패시턴스 사이에 재분배된다. PFET(32)는 처리시 초기에 턴-오프되어, 비트 라인(10)으로부터 손실된 전하가 아주 적어지며, 입력 노드(22)의 전압이 실질적으로 이전의 것이된다.
필요하다면, 출력 노드(38 및 40)는 신호 무결성 복원을 위해 실례로 CMOS 인버터인 각각의 버퍼(도시되지 않음)에 접속될 수 있다.
비트 라인(10 및 12)의 커패시턴스가 전압 감지 증폭기(24)의 노드(20, 22, 38 및 40)의 커패시턴스 보다 상당히 크므로, 다음의 프리차지 사이클은 비트 라인(10 및 12)과 감지 증폭기(24)사이에서의 용량성 분배에서 손실된 전하를 복원시키는 것만이 필요하다.
크로스-결합된 FET(30, 32, 34 및 36)는 종래 기술의 크로스-결합된 CMOS 인버터로서 완성된 래치 보다는 오히려 피드백 장치가 된다.
메모리 회로는 다수 열의 셀을 가질 수 있으며, 매번 다수 열중 단일의 열이 전압 감지 증폭기(24)에 선택적으로 접속될 수 있다.
예로서 도시된 트랜지스터는 다음의 전형적인 폭 대 길이(W/L)비를 갖는다. PFET(26, 28, 30 및 32)에 대하여, W/L은 10/0.6 이 된다. NFET(34 및 36)에 대하여, W/L은 10/0.6 이 된다. NFET(42 및 44)에 대하여, W/L은 3/0.6 이 된다. NFET(46)에 대하여, W/L은 2/0.6 이 된다.
실례로서 도시된 감지 증폭기(24)는 비트 라인(10) 및 상보형 비트 라인(12)에 의해 구별하여 제어된다. 제 1 의 대안적 실시예에 있어서, 유사한 감지 증폭기(24)가 감지 증폭기(24)를 동작하도록 적절한 레벨의 고정된 기준 전압을 갖는 노드 또는 더미 셀과 같은 기준 전압원 및 단일 비트 라인에 접속될 수 있다. 하지만, 단극형 신호 처리 회로는 차등 신호로 동작하는 것 보다 노이즈 및 처리 파라미터 스프레드에 더 민감할 수 있다.
제 2 의 대안적 실시예에 있어서, NFET(34 및 36)은 생략된다. 출력 노드(38 및 40)의 커패시턴스는 실제적인 감지가 일어나기 전에 NFET(42 및 44)를 통하여 그라운드로 초기에 방전된다. 입력 노드(20)가 입력 노드(22) 보다 높은 전압을 가질 때, PFET(30)는 PFET(32) 보다 큰 전류를 전도시킨다. 따라서, 출력 노드(38)의 전압은 출력 노드(40)의 전압 보다 빠른 속도로 증가한다. PFET(32)는 PFET(30)가 턴-오프되도록 변화되기 전에 턴-오프된다. 결과적으로, 출력 노드(38) 및 입력 노드(20)는 실질적으로 동일 레벨에 도달하는데 반하여, 출력 노드(40)는 입력 노드(22)로부터 분리되어, 적어도 상기 레벨 이하의 임계치에 유지된다. 도 1의 실시예와 비교하면, 감지 증폭기(24)의 차등 출력 신호 즉, 출력 노드(38 및 40) 사이의 전압은 보다 작으며, 연속되는 버퍼(도시되지 않음)에 의한 일부 복원이 필요할 수 있다.
제 3 의 대안적 실시예로서, PFET(30 및 32) 또는 NFET(34 및 36)는 저항기와 같은 수동 부하로 교체될 수 있다. 하지만, 이러한 것은 전련 소비를 증가시키고, 그 결과적 회로를 도 1의 회로 보다 느리게 한다.

Claims (7)

  1. 메모리를 갖는 전자 회로로서, 상기 메모리가,
    - 데이터를 기억하기 하기 위한 메모리 셀;
    - 메모리 셀에 선택적으로 접속된 비트 라인;
    - 데이터를 나타내는 비트 라인 전압을 감지하기 위해 비트 라인에 선택적으로 접속된 입력, 및 데이터를 나타내는 출력 전압을 나타내기 위한 출력을 가지며, 비트 라인으로부터 전압 감지 증폭기로의 전하 전달을 통하여 비트 라인 전압에 의해 전원을 공급받는 전압 감지 증폭기를 포함하는, 상기 전자 회로에 있어서,
    감지 증폭기가 출력을 프리차지하는 수단을 포함하여, 감지 증폭기가 감지를 개시할 때 감지 증폭기가 상기 출력을 비트 라인에 전도가능하게 접속하고, 상기 충전으로부터 발생된 출력 신호가 전압 감지 증폭기의 출력과 비트 라인 사이에 재분배되는 것을 특징으로 하는 전자 회로.
  2. 제 1 항에 있어서, 메모리는 또다른 비트 라인을 가지며, 셀은 비트 라인과 또다른 비트 라인에 선택적으로 접속되고, 전압 감지 증폭기는 또다른 비트 라인을 통하여 셀에 선택적으로 접속된 또다른 입력을 가지며, 전압 감지 증폭기는 데이터를 나타내는 또다른 출력 신호를 제공하는 또다른 출력을 갖고, 전압 감지 증폭기는 입력, 또다른 입력, 출력, 및 또다른 출력에 접속되며, 전하의 전달을 구동하도록 동작하는 재생 피드백 장치를 구비하는 것을 특징으로 하는 전자 회로.
  3. 제 2 항에 있어서, 재생 피드백 장치는 입력과 출력 사이의 제 1 전류 경로와, 또다른 입력과 또다른 출력 사이의 제 2 전류 경로를 구비하며, 출력의 제 1 전압은 제 2 전류 경로를 통한 전하의 전달을 제어하고, 또다른 출력의 제 2 전압은 제 1 전류 경로를 통한 전하의 전달을 제어하는 것을 특징으로 하는 전자 회로.
  4. 제 3 항에 있어서, 재생 피드백 장치는 출력과 기준 노드 사이의 제 3 전류 경로와, 또다른 출력과 기준 노드 사이의 제 4 전류 경로를 구비하며, 제 1 전압은 제 4 전류 경로를 제어하고, 제 2 전압은 제 3 전류 경로를 제어하며, 제 1 및 제 3 전류 경로의 전도성은 제 2 전압에 의해 역으로 제어되며, 제 2 및 제 4의 전도성은 제 1 전압에 의해 역으로 제어되는 것을 특징으로 하는 전자 회로.
  5. 제 2 항에 있어서, 감지 증폭기는 균등화 신호의 제어하에서 비트 라인 및 또다른 비트 라인의 전압을 균등화하기 위해 입력과 또다른 입력 사이에 균등화 경로를 갖는 것을 특징으로 하는 전자 회로.
  6. 제 3 항에 있어서, 프리차징 수단은 균등화 신호의 제어하에서 출력 및 또다른 출력을 방전하고 균등화하기 위해 기준 노드 사이에 접속된 제 1 방전 경로와, 또다른 출력과 기준 노드 사이에 접속된 제 2 방전 경로를 갖는 것을 특징으로 하는 전자 회로.
  7. 제 3 항 내지 제 6 항의 회로에 이용되는 감지 증폭기.
KR1019980700823A 1996-06-06 1997-05-27 전하 전달 감지 증폭기 KR19990036155A (ko)

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