JP3297949B2 - Ｃｍｏｓカレントセンスアンプ - Google Patents
ＣｍｏｓカレントセンスアンプInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ等の半導体メ
モリの動作電圧の低電圧化および高速化に好適なＣＭＯ
Ｓカレントセンスアンプに関するものである。
モリの動作電圧の低電圧化および高速化に好適なＣＭＯ
Ｓカレントセンスアンプに関するものである。
【０００２】
【従来の技術】ＳＲＡＭ等の半導体メモリでは、アクセ
ス時間を早める手段としてセンスアンプが用いられてい
る。従来の半導体メモリの動作電圧としてはＤＣ５Ｖが
一般的であり、センスアンプとしては、ほとんどがカレ
ントミラー型と呼ばれるもので、差動アンプを使用した
電圧センスアンプが用いられていた。
ス時間を早める手段としてセンスアンプが用いられてい
る。従来の半導体メモリの動作電圧としてはＤＣ５Ｖが
一般的であり、センスアンプとしては、ほとんどがカレ
ントミラー型と呼ばれるもので、差動アンプを使用した
電圧センスアンプが用いられていた。
【０００３】
【発明が解決しようとする課題】ところで、近年、半導
体メモリの製造プロセスにおいては高集積化による微細
化に伴って膜厚が薄くなり、耐圧の低下をきたしてい
る。このため、ＤＣ５Ｖの動作電圧では耐圧の点で信頼
性が低下するおそれがあり、低い電圧（ＤＣ３．３Ｖ
等）で動作させるようになりつつある。この傾向は、す
でにＣＰＵとして低電圧で動作するものがあり、セット
として２電源化したくないという要求があること、これ
らを用いるセットが高性能・高機能化して発熱の問題か
らも低電圧化したいという要求があること、などからも
加速されている。
体メモリの製造プロセスにおいては高集積化による微細
化に伴って膜厚が薄くなり、耐圧の低下をきたしてい
る。このため、ＤＣ５Ｖの動作電圧では耐圧の点で信頼
性が低下するおそれがあり、低い電圧（ＤＣ３．３Ｖ
等）で動作させるようになりつつある。この傾向は、す
でにＣＰＵとして低電圧で動作するものがあり、セット
として２電源化したくないという要求があること、これ
らを用いるセットが高性能・高機能化して発熱の問題か
らも低電圧化したいという要求があること、などからも
加速されている。
【０００４】しかしながら、半導体メモリの動作電圧を
低電圧化すると、従来の電圧センスアンプでは動作速度
が低下し、また、ノイズの影響を受け易くなるという問
題点があった。
低電圧化すると、従来の電圧センスアンプでは動作速度
が低下し、また、ノイズの影響を受け易くなるという問
題点があった。
【０００５】本発明は、このような問題点を解決するた
めになされたものであり、その目的は、半導体メモリを
低電圧で動作させた場合でも、高速に安定した読み出し
を行えるようにするＣＭＯＳカレントセンスアンプを提
供することにある。
めになされたものであり、その目的は、半導体メモリを
低電圧で動作させた場合でも、高速に安定した読み出し
を行えるようにするＣＭＯＳカレントセンスアンプを提
供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のＣＭＯＳカレントセンスアンプにおいて
は、２個のＣＭＯＳインバータをクロスカップル接続し
てソース側から信号を入力したラッチ回路と、該ラッチ
回路の出力レベルをタイミング信号により制限する手段
と、該タイミング信号を前記ラッチ回路がフィードフォ
ワード動作を始める前の過渡期間に発する手段と、を具
備する構成としている。
め、本発明のＣＭＯＳカレントセンスアンプにおいて
は、２個のＣＭＯＳインバータをクロスカップル接続し
てソース側から信号を入力したラッチ回路と、該ラッチ
回路の出力レベルをタイミング信号により制限する手段
と、該タイミング信号を前記ラッチ回路がフィードフォ
ワード動作を始める前の過渡期間に発する手段と、を具
備する構成としている。
【０００７】上記の構成において、ラッチ回路の出力レ
ベルを制限する手段としては、抵抗値を有して前記ラッ
チ回路の一対の出力線間をショートするスイッチ素子に
より、または、スイッチ素子を介して前記ラッチ回路の
出力に接続した電圧源を用いるもので実現できる。ま
た、タイミング信号を発する手段としては、ラッチ回路
のイコライズ期間の終了後所定の期間まで前記タイミン
グ信号を発するものにより実現できる。さらに、ラッチ
回路の出力レベルを制限する手段としては、前記ラッチ
回路の出力をイコライズする手段と共用し、タイミング
信号のレベル操作によって前記ラッチ回路をイコライズ
したのち前記出力レベルを制限するものとすることも可
能である。
ベルを制限する手段としては、抵抗値を有して前記ラッ
チ回路の一対の出力線間をショートするスイッチ素子に
より、または、スイッチ素子を介して前記ラッチ回路の
出力に接続した電圧源を用いるもので実現できる。ま
た、タイミング信号を発する手段としては、ラッチ回路
のイコライズ期間の終了後所定の期間まで前記タイミン
グ信号を発するものにより実現できる。さらに、ラッチ
回路の出力レベルを制限する手段としては、前記ラッチ
回路の出力をイコライズする手段と共用し、タイミング
信号のレベル操作によって前記ラッチ回路をイコライズ
したのち前記出力レベルを制限するものとすることも可
能である。
【０００８】
【作用】本発明のＣＭＯＳカレントセンスアンプでは、
クロスカップル接続したＣＭＯＳラッチ回路によりフィ
ードフォワード動作をさせ、高ゲインで入力信号を高速
に増幅し、かつ安定に保持する。しかし、フィードフォ
ワード動作を開始する過渡期間ではラッシュカレント等
によるノイズが多く、ただちに高ゲインのフィードフォ
ワード動作を行うと誤動作し、誤った出力を保持して入
力信号に追従しなくなる可能性がある。そこで、その過
渡期間は、ＣＭＯＳラッチ回路の出力レベルを制限する
ことにより、ＣＭＯＳラッチ回路の一対の出力レベルが
開きすぎないように抑制してフィードフォワード動作に
入らないように低ゲインで追従性の良い電流センスモー
ドで動作させ、誤動作を防止する。
クロスカップル接続したＣＭＯＳラッチ回路によりフィ
ードフォワード動作をさせ、高ゲインで入力信号を高速
に増幅し、かつ安定に保持する。しかし、フィードフォ
ワード動作を開始する過渡期間ではラッシュカレント等
によるノイズが多く、ただちに高ゲインのフィードフォ
ワード動作を行うと誤動作し、誤った出力を保持して入
力信号に追従しなくなる可能性がある。そこで、その過
渡期間は、ＣＭＯＳラッチ回路の出力レベルを制限する
ことにより、ＣＭＯＳラッチ回路の一対の出力レベルが
開きすぎないように抑制してフィードフォワード動作に
入らないように低ゲインで追従性の良い電流センスモー
ドで動作させ、誤動作を防止する。
【０００９】
【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。
細に説明する。
【００１０】図１は本発明の一実施例の回路構成を示す
図である。図において、１ａ，１ｂはビット線負荷、２
はメモリセル、３ａ，３ｂは１ペアのビット線（ｔｒｕ
ｅ信号ＢＬとｂａｒ信号ＢＬ−（以下、ｂａｒ信号を信
号名の後に−を付して表す）で１ペア）、４ａ，４ｂは
１ペアのビット線３ａ，３ｂを選択するＹセレクタ（カ
ラムセレクタのスイッチ）、５ａ，５ｂはローカルデー
タ線のプルアップ負荷、６は１ペアのローカルデータ線
のイコライズ（イニシャライズ）用のＭＯＳトランジス
タである。なお、通常１ペアのローカルデータ線には８
〜１６ペアのビット線がＹセレクタを介してつながって
いる。
図である。図において、１ａ，１ｂはビット線負荷、２
はメモリセル、３ａ，３ｂは１ペアのビット線（ｔｒｕ
ｅ信号ＢＬとｂａｒ信号ＢＬ−（以下、ｂａｒ信号を信
号名の後に−を付して表す）で１ペア）、４ａ，４ｂは
１ペアのビット線３ａ，３ｂを選択するＹセレクタ（カ
ラムセレクタのスイッチ）、５ａ，５ｂはローカルデー
タ線のプルアップ負荷、６は１ペアのローカルデータ線
のイコライズ（イニシャライズ）用のＭＯＳトランジス
タである。なお、通常１ペアのローカルデータ線には８
〜１６ペアのビット線がＹセレクタを介してつながって
いる。
【００１１】７はＰＭＯＳトランジスタ、８はＮＭＯＳ
トランジスタであり、１個のＣＭＯＳインバータ２５を
構成している。また、９はＰＭＯＳトランジスタ、１０
はＮＭＯＳトランジスタであり、もう１個のＣＭＯＳイ
ンバータ２６を構成しており、これらの２個のＣＭＯＳ
インバータ２５，２６の入出力がクロスカップル接続さ
れてセンスアンプの主要部であるＣＭＯＳラッチ回路が
形成されている。ビット線３ａ，３ｂからの入力信号
は、Ｙセレクタ４ａ，４ｂを介し、ローカルデータ線を
通し、ＰＭＯＳトランジスタ７，９のソース側（回路構
成によってはＮＭＯＳトランジスタ８，１０のソース
側）からＣＭＯＳラッチ回路に入力される。
トランジスタであり、１個のＣＭＯＳインバータ２５を
構成している。また、９はＰＭＯＳトランジスタ、１０
はＮＭＯＳトランジスタであり、もう１個のＣＭＯＳイ
ンバータ２６を構成しており、これらの２個のＣＭＯＳ
インバータ２５，２６の入出力がクロスカップル接続さ
れてセンスアンプの主要部であるＣＭＯＳラッチ回路が
形成されている。ビット線３ａ，３ｂからの入力信号
は、Ｙセレクタ４ａ，４ｂを介し、ローカルデータ線を
通し、ＰＭＯＳトランジスタ７，９のソース側（回路構
成によってはＮＭＯＳトランジスタ８，１０のソース
側）からＣＭＯＳラッチ回路に入力される。
【００１２】また、１１，１２はＣＭＯＳラッチ回路の
１対の出力線間をショートするように接続されたセンス
アンプの出力イコライズ用のＭＯＳトランジスタ、１
３，１４は本実施例におけるＣＭＯＳラッチ回路の出力
レベルを制限する手段に相当するＭＯＳトランジスタで
あり、出力イコライズ用のＭＯＳトランジスタ１１，１
２と同様にＣＭＯＳラッチ回路の出力線間に接続されて
いる。１５ａ，１５ｂはセンスアンプの出力であるｔｒ
ｕｅ信号ＯＵＴとｂａｒ信号ＯＵＴ−の出力端子であ
る。
１対の出力線間をショートするように接続されたセンス
アンプの出力イコライズ用のＭＯＳトランジスタ、１
３，１４は本実施例におけるＣＭＯＳラッチ回路の出力
レベルを制限する手段に相当するＭＯＳトランジスタで
あり、出力イコライズ用のＭＯＳトランジスタ１１，１
２と同様にＣＭＯＳラッチ回路の出力線間に接続されて
いる。１５ａ，１５ｂはセンスアンプの出力であるｔｒ
ｕｅ信号ＯＵＴとｂａｒ信号ＯＵＴ−の出力端子であ
る。
【００１３】また、１６，１７，１８，１９はインバー
タ、２０はイコライズ用ＭＯＳトランジスタ６のゲート
に接続されたイコライズ制御信号（ＩＮ１）の入力端
子、２１はイコライズ用ＭＯＳトランジスタ１１，１２
に対するイコライズ制御信号（ＩＮ２）の入力端子、２
２はセンスモード制御信号（ＩＮ３）の入力端子、２３
はＣＭＯＳラッチ回路に直列に接続されてセンスアンプ
のオン／オフをコントロールするＮＭＯＳトランジス
タ、２４はそのＮＭＯＳトランジスタ２３のゲートに接
続されたセンスアンプコントロール信号の入力端子であ
る。
タ、２０はイコライズ用ＭＯＳトランジスタ６のゲート
に接続されたイコライズ制御信号（ＩＮ１）の入力端
子、２１はイコライズ用ＭＯＳトランジスタ１１，１２
に対するイコライズ制御信号（ＩＮ２）の入力端子、２
２はセンスモード制御信号（ＩＮ３）の入力端子、２３
はＣＭＯＳラッチ回路に直列に接続されてセンスアンプ
のオン／オフをコントロールするＮＭＯＳトランジス
タ、２４はそのＮＭＯＳトランジスタ２３のゲートに接
続されたセンスアンプコントロール信号の入力端子であ
る。
【００１４】上記において、ＭＯＳトランジスタ１１の
ゲートには、入力端子２１、インバータ１７、インバー
タ１６を介してＩＮ２が入力され、ＭＯＳトランジスタ
１２のゲートにはインバータ１７からＩＮ２の反転信号
が入力されて、両方が同時にオンにコントロールされ
る。また、ＭＯＳトランジスタ１３のゲートには入力端
子２２、インバータ１９、インバータ１８を介してＩＮ
３が入力され、ＭＯＳトランジスタ１４のゲートにはイ
ンバータ１９からＩＮ３の反転信号が入力されて、両方
が同時にオンにコントロールされる。なお、図では省略
しているが、ＩＮ１，ＩＮ２，ＩＮ３のタイミング信号
は、タイミング信号生成回路において、ＡＴＤパルス
（アドレス遷移検出パルス）等に基づき、必要により信
号の遅延や拡張等によって作成される。
ゲートには、入力端子２１、インバータ１７、インバー
タ１６を介してＩＮ２が入力され、ＭＯＳトランジスタ
１２のゲートにはインバータ１７からＩＮ２の反転信号
が入力されて、両方が同時にオンにコントロールされ
る。また、ＭＯＳトランジスタ１３のゲートには入力端
子２２、インバータ１９、インバータ１８を介してＩＮ
３が入力され、ＭＯＳトランジスタ１４のゲートにはイ
ンバータ１９からＩＮ３の反転信号が入力されて、両方
が同時にオンにコントロールされる。なお、図では省略
しているが、ＩＮ１，ＩＮ２，ＩＮ３のタイミング信号
は、タイミング信号生成回路において、ＡＴＤパルス
（アドレス遷移検出パルス）等に基づき、必要により信
号の遅延や拡張等によって作成される。
【００１５】以上のように構成した実施例の動作および
作用を述べる。
作用を述べる。
【００１６】図２はその動作を説明するタイミングチャ
ートである。まず、図２を用いて本実施例のセンスアン
プの動作を説明する。
ートである。まず、図２を用いて本実施例のセンスアン
プの動作を説明する。
【００１７】図２において、時刻ｔ1にメモリのアドレ
ス変化が起こったとする。時刻ｔ2には上記ＡＴＤパル
スにより、各入力端子からイコライズ制御信号ＩＮ１，
ＩＮ２が入り、ＭＯＳトランジスタ５ａ，５ｂ，６，１
１，１２によりイコライズとプルアップが行われる。セ
ンスアンプの出力信号もＶｃｃ（回路電源電圧）とＧＮ
Ｄ（グランド）レベルから約１／２Ｖｃｃへイニシャラ
イズされる（イニシャライズレベルはＭＯＳトランジス
タ７，９と８，１０のサイズ比によって決まる）。この
状態は時刻ｔ3まで続く。時刻ｔ3までにすべてのアドレ
ス変化はフィックスする（ワード線Ｙセレクタ，ブロッ
クセレクタがセレクトを完了する）。また、センスモー
ド制御信号ＩＮ３はｔ3までに入っていれば良いが、イ
コライズをアシストする点からＩＮ２と同時が好まし
い。時刻ｔ3にはＩＮ１，ＩＮ２のイコライズ制御信号
がオフし、センスアンプは電流センスモード（カレント
センスモード）に移行する。電流センスモードのくわし
い動作は後述するが、センスアンプは時刻ｔ4までの期
間にメモリセルの状態に応じて出力を確定する（なお、
出力としては５ｍＶ〜２００ｍＶ位の小さいレベルでは
ある）。その後、時刻ｔ4にセンスモード制御信号ＩＮ
３が切り替り、出力レベル制限用ＭＯＳトランジスタ１
３，１４がオフすると、センスアンプはラッチモードに
移行し、センスアンプの両出力は、急速に開いて高いゲ
インでのセンシングを完了する。
ス変化が起こったとする。時刻ｔ2には上記ＡＴＤパル
スにより、各入力端子からイコライズ制御信号ＩＮ１，
ＩＮ２が入り、ＭＯＳトランジスタ５ａ，５ｂ，６，１
１，１２によりイコライズとプルアップが行われる。セ
ンスアンプの出力信号もＶｃｃ（回路電源電圧）とＧＮ
Ｄ（グランド）レベルから約１／２Ｖｃｃへイニシャラ
イズされる（イニシャライズレベルはＭＯＳトランジス
タ７，９と８，１０のサイズ比によって決まる）。この
状態は時刻ｔ3まで続く。時刻ｔ3までにすべてのアドレ
ス変化はフィックスする（ワード線Ｙセレクタ，ブロッ
クセレクタがセレクトを完了する）。また、センスモー
ド制御信号ＩＮ３はｔ3までに入っていれば良いが、イ
コライズをアシストする点からＩＮ２と同時が好まし
い。時刻ｔ3にはＩＮ１，ＩＮ２のイコライズ制御信号
がオフし、センスアンプは電流センスモード（カレント
センスモード）に移行する。電流センスモードのくわし
い動作は後述するが、センスアンプは時刻ｔ4までの期
間にメモリセルの状態に応じて出力を確定する（なお、
出力としては５ｍＶ〜２００ｍＶ位の小さいレベルでは
ある）。その後、時刻ｔ4にセンスモード制御信号ＩＮ
３が切り替り、出力レベル制限用ＭＯＳトランジスタ１
３，１４がオフすると、センスアンプはラッチモードに
移行し、センスアンプの両出力は、急速に開いて高いゲ
インでのセンシングを完了する。
【００１８】本実施例におけるセンスアンプの動作のポ
イントは、センスアンプが動作を始める過渡期間（ｔ3
〜ｔ4）では電流センスモードとし、その後（ｔ4以
降）、ラッチモードとすることにあり、以下、これらの
動作を図３〜図６を用いて説明する。
イントは、センスアンプが動作を始める過渡期間（ｔ3
〜ｔ4）では電流センスモードとし、その後（ｔ4以
降）、ラッチモードとすることにあり、以下、これらの
動作を図３〜図６を用いて説明する。
【００１９】まず、簡単なラッチモードから説明する。
図４はラッチモードの等価回路であり、よく知られた２
個のＣＭＯＳインバータ２５，２６からなるラッチ回路
である。信号の入力側がＰＭＯＳトランジスタのソース
側であるが、イコライズオフ時、ラッチ動作を行なうこ
とにより、図６に示す様に、微少な入力信号ＢＬ，ＢＬ
−を増幅して、大きなゲインを得、出力信号ＯＵＴ，Ｏ
ＵＴ−を送出することが出来る。また、ＤＣ電流を消費
しない特長もあるが、フィードフォワードアンプである
ため、いったん出力を出してしまうと入力信号の微少な
変化には追従できない。このため、ノイズによる誤動
作、アンプ自身のオフセットによる誤動作にはセンシテ
ィブであるという欠点を持つ。
図４はラッチモードの等価回路であり、よく知られた２
個のＣＭＯＳインバータ２５，２６からなるラッチ回路
である。信号の入力側がＰＭＯＳトランジスタのソース
側であるが、イコライズオフ時、ラッチ動作を行なうこ
とにより、図６に示す様に、微少な入力信号ＢＬ，ＢＬ
−を増幅して、大きなゲインを得、出力信号ＯＵＴ，Ｏ
ＵＴ−を送出することが出来る。また、ＤＣ電流を消費
しない特長もあるが、フィードフォワードアンプである
ため、いったん出力を出してしまうと入力信号の微少な
変化には追従できない。このため、ノイズによる誤動
作、アンプ自身のオフセットによる誤動作にはセンシテ
ィブであるという欠点を持つ。
【００２０】次に、電流センスモードの説明を行なう。
図３は電流センスモードの等価回路であり、図３に示す
様にラッチモードの出力スイングが大きくならない様に
両出力間を出力制限抵抗２７でショートして出力振幅を
制限した状態である（図１ではＭＯＳ１３，１４が出力
制限抵抗２７に相当する）。このように出力のレベルを
制限すると、ラッチ回路としてフィードフォワード動作
に入ってしまうことがないため、図５に示す様に、イコ
ライズオフ時、出力信号ＯＵＴ，ＯＵＴ−は、入力信号
ＢＬ，ＢＬ−の微少な変化に追従することが出来る。実
験によると、電流センスモードを保つための出力振幅制
限抵抗を、ＣＭＯＳラッチ回路の両出力のレベル差が５
〜２００ｍＶ位になるように設計しておくと、良好な過
渡特性が得られる。
図３は電流センスモードの等価回路であり、図３に示す
様にラッチモードの出力スイングが大きくならない様に
両出力間を出力制限抵抗２７でショートして出力振幅を
制限した状態である（図１ではＭＯＳ１３，１４が出力
制限抵抗２７に相当する）。このように出力のレベルを
制限すると、ラッチ回路としてフィードフォワード動作
に入ってしまうことがないため、図５に示す様に、イコ
ライズオフ時、出力信号ＯＵＴ，ＯＵＴ−は、入力信号
ＢＬ，ＢＬ−の微少な変化に追従することが出来る。実
験によると、電流センスモードを保つための出力振幅制
限抵抗を、ＣＭＯＳラッチ回路の両出力のレベル差が５
〜２００ｍＶ位になるように設計しておくと、良好な過
渡特性が得られる。
【００２１】電流センスモードからラッチモードへの移
行においては、電流センスモードでの過渡応答（イコラ
イズオフに伴なう状態変化）の終了後、出力振幅制限抵
抗２７に電流ｉが流れている。この電流ｉの向きはメモ
リセルの０，１と１対１に対応し、ラッチモードに移行
時に電流ｉの向きに応じてＯＵＴ，ＯＵＴ−がＶｃｃあ
るいはＧＮＤレベルへとラッチ動作を開始する。すなわ
ち電流ｉの向きが過渡応答期間をすぎて安定すれば、ラ
ッチモードへと移行しても、前述した様にノイズあるい
は、センスアンプ自身のオフセットによる誤動作の影響
を受けることなくゲインの高いセンシングが可能とな
る。シミュレーションによれば、電流ｉの向きが安定す
るのに約０．５ｎｓほどかかるため、マージンも含めて
１ｎｓほどの電流センスモード期間を設けるのが好まし
い。
行においては、電流センスモードでの過渡応答（イコラ
イズオフに伴なう状態変化）の終了後、出力振幅制限抵
抗２７に電流ｉが流れている。この電流ｉの向きはメモ
リセルの０，１と１対１に対応し、ラッチモードに移行
時に電流ｉの向きに応じてＯＵＴ，ＯＵＴ−がＶｃｃあ
るいはＧＮＤレベルへとラッチ動作を開始する。すなわ
ち電流ｉの向きが過渡応答期間をすぎて安定すれば、ラ
ッチモードへと移行しても、前述した様にノイズあるい
は、センスアンプ自身のオフセットによる誤動作の影響
を受けることなくゲインの高いセンシングが可能とな
る。シミュレーションによれば、電流ｉの向きが安定す
るのに約０．５ｎｓほどかかるため、マージンも含めて
１ｎｓほどの電流センスモード期間を設けるのが好まし
い。
【００２２】本発明のポイントは、以上の説明でわかる
様にゲインは高いがノイズその他の影響で誤動作とし易
いラッチモードのセンスアンプを出力レベルを制限する
電流センスモードで一定期間動作させることにより、過
渡期間の（イコライズオフやアドレス変化の）不安定な
状態の影響からさけて、安定に動作をさせることにあ
る。
様にゲインは高いがノイズその他の影響で誤動作とし易
いラッチモードのセンスアンプを出力レベルを制限する
電流センスモードで一定期間動作させることにより、過
渡期間の（イコライズオフやアドレス変化の）不安定な
状態の影響からさけて、安定に動作をさせることにあ
る。
【００２３】次に、上記実施例の変形例の二例を図７，
図８に示す。なお、図７および図８では、図３に対応す
る電流センスモード時の回路のみ示しており、カラムス
イッチ，ビット線負荷，イコライズ回路等、図１に示す
回路の多くは省略してある。
図８に示す。なお、図７および図８では、図３に対応す
る電流センスモード時の回路のみ示しており、カラムス
イッチ，ビット線負荷，イコライズ回路等、図１に示す
回路の多くは省略してある。
【００２４】図７の第一例は、２個のＣＭＯＳインバー
タ２５，２６から成るＣＭＯＳラッチ回路の出力レベル
の制限を、ＭＯＳトランジスタによる電圧源２８，２９
を用いて行なっているタイプである。電圧源２８はスイ
ッチ３０を介してＣＭＯＳインバータ２５側の出力に、
電圧源２９はスイッチ３１を介してＣＭＯＳインバータ
２６側の出力に接続する。ここで、スイッチ３０，３１
を図２におけるｔ3〜ｔ4の間オンすることで、電流セン
スモードにすることができ、図１の実施例と同様の作用
効果を得ることができる。
タ２５，２６から成るＣＭＯＳラッチ回路の出力レベル
の制限を、ＭＯＳトランジスタによる電圧源２８，２９
を用いて行なっているタイプである。電圧源２８はスイ
ッチ３０を介してＣＭＯＳインバータ２５側の出力に、
電圧源２９はスイッチ３１を介してＣＭＯＳインバータ
２６側の出力に接続する。ここで、スイッチ３０，３１
を図２におけるｔ3〜ｔ4の間オンすることで、電流セン
スモードにすることができ、図１の実施例と同様の作用
効果を得ることができる。
【００２５】図８の第二例は、イコライズ用ＭＯＳトラ
ンジスタと、出力レベル制限用ＭＯＳトランジスタをＭ
ＯＳトランジスタ３２，３３で共用し、タイミング信号
のレベルの制御、即ちゲートへの印加電圧の制御によ
り、２個のＣＭＯＳインバータ２５，２６から成るＣＭ
ＯＳラッチ回路の出力レベルの制限を行っているタイプ
である。本変形例では、ＭＯＳトランジスタ３２および
ＭＯＳトランジスタ３３の各ゲートに印加するタイミン
グ信号ＩＮ４およびＩＮ５のレベルを、ｔ2〜ｔ3のイコ
ライズ期間においてはそれぞれＧＮＤおよびＶｃｃのレ
ベルとし、その後の期間ｔ3〜ｔ4においてはそれぞれＧ
ＮＤとＶｃｃの中間のレベルとし、ｔ4以降においては
それぞれＶｃｃおよびＧＮＤのレベルとする。以上の制
御によってセンスアンプを、ｔ3〜ｔ4の期間では電流セ
ンスモードで動作させ、ｔ4以降にラッチモードへ移行
させることができ、図１の回路と同等の作用効果を得る
ことが容易に理解出来る。
ンジスタと、出力レベル制限用ＭＯＳトランジスタをＭ
ＯＳトランジスタ３２，３３で共用し、タイミング信号
のレベルの制御、即ちゲートへの印加電圧の制御によ
り、２個のＣＭＯＳインバータ２５，２６から成るＣＭ
ＯＳラッチ回路の出力レベルの制限を行っているタイプ
である。本変形例では、ＭＯＳトランジスタ３２および
ＭＯＳトランジスタ３３の各ゲートに印加するタイミン
グ信号ＩＮ４およびＩＮ５のレベルを、ｔ2〜ｔ3のイコ
ライズ期間においてはそれぞれＧＮＤおよびＶｃｃのレ
ベルとし、その後の期間ｔ3〜ｔ4においてはそれぞれＧ
ＮＤとＶｃｃの中間のレベルとし、ｔ4以降においては
それぞれＶｃｃおよびＧＮＤのレベルとする。以上の制
御によってセンスアンプを、ｔ3〜ｔ4の期間では電流セ
ンスモードで動作させ、ｔ4以降にラッチモードへ移行
させることができ、図１の回路と同等の作用効果を得る
ことが容易に理解出来る。
【００２６】なお、本発明の出力レベルを制限する手段
としてはダイオード等を用いたクランプ回路を用いるこ
とも考えられる。以上のように本発明は、その主旨に沿
って種々に応用され、種々の実施態様を取り得るもので
ある。
としてはダイオード等を用いたクランプ回路を用いるこ
とも考えられる。以上のように本発明は、その主旨に沿
って種々に応用され、種々の実施態様を取り得るもので
ある。
【００２７】
【発明の効果】以上の説明で明らかなように、本発明の
ＣＭＯＳカレントセンスアンプによれば、低い電源電圧
で高速にしかも安定に動作できる。また、過渡期間に低
ゲインの電流センスモードで一時的に動作させているの
で、センスアンプのオフセットの影響や外部からのノイ
ズの影響を少なくすることができる。また、従来のカレ
ントミラー型の電圧センスアンプに比べ、素子数が少な
くレイアウトがコンパクトになる。さらに、直流電流を
流さないので、低消費電力である利点がある。
ＣＭＯＳカレントセンスアンプによれば、低い電源電圧
で高速にしかも安定に動作できる。また、過渡期間に低
ゲインの電流センスモードで一時的に動作させているの
で、センスアンプのオフセットの影響や外部からのノイ
ズの影響を少なくすることができる。また、従来のカレ
ントミラー型の電圧センスアンプに比べ、素子数が少な
くレイアウトがコンパクトになる。さらに、直流電流を
流さないので、低消費電力である利点がある。
【図１】本発明の一実施例を示す回路構成図
【図２】上記実施例の動作例を示すタイミングチャート
【図３】上記実施例における電流センスモードのセンス
アンプの等価回路
アンプの等価回路
【図４】上記実施例におけるラッチモードのセンスアン
プの等価回路
プの等価回路
【図５】図３の等価回路における電流センスモードでの
センスアンプの動作説明図
センスアンプの動作説明図
【図６】図４の等価回路におけるラッチモードでのセン
スアンプの動作説明図
スアンプの動作説明図
【図７】上記実施例の変形例の第一例を示す図
【図８】上記実施例の変形例の第二例を示す図
２…メモリセル ３ａ，３ｂ…ビット線 ４ａ，４ｂ…Ｙセレクタ ６…イコライズ用ＭＯＳトランジスタ ７，９…ＰＭＯＳトランジスタ ８，１０…ＮＭＯＳトランジスタ １１，１２…出力イコライズ用ＭＯＳトランジスタ １３，１４…センスアンプの出力レベル制限用ＭＯＳト
ランジスタ １５…センスアンプの出力端子 ２１…イコライズ制御信号の入力端子 ２２…センスモード制御信号の入力端子 ２３…センスアンプコントロール用のＮＭＯＳトランジ
スタ ２５，２６…センスアンプを構成するＣＭＯＳインバー
タ ２７…出力振幅制限抵抗 ２８，２９…電圧源 ３２，３３…イコライズ用と出力レベル制限用を兼ねる
ＭＯＳトランジスタ
ランジスタ １５…センスアンプの出力端子 ２１…イコライズ制御信号の入力端子 ２２…センスモード制御信号の入力端子 ２３…センスアンプコントロール用のＮＭＯＳトランジ
スタ ２５，２６…センスアンプを構成するＣＭＯＳインバー
タ ２７…出力振幅制限抵抗 ２８，２９…電圧源 ３２，３３…イコライズ用と出力レベル制限用を兼ねる
ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−338191（ＪＰ，Ａ) 特開 平３−19198（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/419
Claims (5)
- 【請求項１】 ２個のＣＭＯＳインバータをクロスカッ
プル接続してソース側から信号を入力したラッチ回路
と、該ラッチ回路の出力レベルをタイミング信号により
制限する手段と、該タイミング信号を前記ラッチ回路が
フィードフォワード動作を始める前の過渡期間に発する
手段と、を具備することを特徴とするＣＭＯＳカレント
センスアンプ。 - 【請求項２】 請求項１記載のＣＭＯＳカレントセンス
アンプにおいて、ラッチ回路の出力レベルを制限する手
段が、抵抗値を有して前記ラッチ回路の一対の出力線間
をショートするスイッチ素子であることを特徴とするＣ
ＭＯＳカレントセンスアンプ。 - 【請求項３】 請求項１記載のＣＭＯＳカレントセンス
アンプにおいて、ラッチ回路の出力レベルを制限する手
段が、スイッチ素子を介して前記ラッチ回路の出力に接
続した電圧源を用いるものであることを特徴とするＣＭ
ＯＳカレントセンスアンプ。 - 【請求項４】 請求項１または２または３記載のＣＭＯ
Ｓカレントセンスアンプにおいて、タイミング信号を発
する手段が、ラッチ回路のイコライズ期間の終了後、所
定の期間まで前記タイミング信号を発するものであるこ
とを特徴とするＣＭＯＳカレントセンスアンプ。 - 【請求項５】 請求項４記載のＣＭＯＳカレントセンス
アンプにおいて、ラッチ回路の出力レベルを制限する手
段が、前記ラッチ回路の出力をイコライズする手段と共
用するものであって、タイミング信号のレベル操作によ
って前記ラッチ回路をイコライズしそののち前記出力レ
ベルを制限するものであることを特徴とするＣＭＯＳカ
レントセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16117893A JP3297949B2 (ja) | 1993-06-30 | 1993-06-30 | Ｃｍｏｓカレントセンスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16117893A JP3297949B2 (ja) | 1993-06-30 | 1993-06-30 | Ｃｍｏｓカレントセンスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141874A JPH07141874A (ja) | 1995-06-02 |
| JP3297949B2 true JP3297949B2 (ja) | 2002-07-02 |
Family
ID=15730070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16117893A Expired - Fee Related JP3297949B2 (ja) | 1993-06-30 | 1993-06-30 | Ｃｍｏｓカレントセンスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297949B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668765A (en) * | 1996-06-06 | 1997-09-16 | Philips Electronics North America Corporation | Charge transfer sense amplifier |
| KR100226476B1 (ko) * | 1996-08-27 | 1999-10-15 | 김영환 | 반도체 디바이스의 데이터 라인 구조 |
| JP3221428B2 (ja) | 1999-02-12 | 2001-10-22 | 日本電気株式会社 | ラッチ型センスアンプ回路 |
| JP3874234B2 (ja) * | 2000-04-06 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR100370240B1 (ko) * | 2000-10-31 | 2003-02-05 | 삼성전자 주식회사 | 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류감지 증폭 회로 |
| KR100695510B1 (ko) | 2004-01-10 | 2007-03-15 | 주식회사 하이닉스반도체 | 차동증폭기 |
-
1993
- 1993-06-30 JP JP16117893A patent/JP3297949B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07141874A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |