JPH08315575A

JPH08315575A - 相補差動増幅器およびそれを備える半導体メモリ装置

Info

Publication number: JPH08315575A
Application number: JP7113071A
Authority: JP
Inventors: Yasuhiko Tsukikawa; 靖彦月川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-05-11
Filing date: 1995-05-11
Publication date: 1996-11-29
Anticipated expiration: 2019-04-12
Also published as: US5696726A; KR960042750A; JP3519499B2; TW285771B; KR100197204B1

Abstract

(57)【要約】【目的】ＤＣ増幅率に対する設計の自由度の高い相補
差動増幅器を提供する。【構成】ＰチャネルＭＯＳトランジスタＰ１１および
Ｐ１２は、互いのゲートおよびドレインを交差接続され
ている。ＰチャネルＭＯＳトランジスタＰ１３およびＰ
１４は、ゲートとドレインがダイオード接続され、それ
ぞれＰ１１およびＰ１２に並列に接続している。Ｎチャ
ネルＭＯＳトランジスタＮ１５およびＮ１６は、入力信
号ＩＮおよび／ＩＮに応じた電流値で、Ｐ１１〜Ｐ１４
を駆動する。Ｐ１１〜Ｐ１４のゲート長を共通とし、Ｐ
１１およびＰ１２のゲート幅、Ｐ１３およびＰ１４のゲ
ート幅をそれぞれ共通とする場合、初段の内部差動増幅
回路１１００のＤＣ増幅率は、Ｐ１１のゲート幅に対す
るＰ１３のゲート幅の比によって所望の値に設定可能で
ある。Ｐ１１およびＰ１２のドレイン端からの内部出力
が、次段の内部差動増幅回路１２００に入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路、と
りわけ半導体メモリ回路に用いられ、微小な相補信号を
高速に大振幅な相補出力に増幅する相補差動増幅器に関
するものである。

【０００２】

【従来の技術】近年、半導体メモリ装置、特にダイナミ
ック型ＲＡＭ（以下、ＤＲＡＭ）のメモリ容量の増大に
伴い、メモリセルからのデータ読出信号の振幅は減少し
ていく傾向にある。このメモリセルからのデータ読出時
の雑音を低減するためには、いわゆる折返しビット線配
置の採用が有効である。つまり、ビット線対が近接して
平行に配置されることで、同相雑音は除去される。メモ
リセルからのデータは、このビット線対に生じる電位差
として読出され、このビット線間の電位差がセンスアン
プにより相補信号として増幅される。

【０００３】一方、上記相補信号として増幅されたメモ
リセルデータを、さらに、データ出力バッファ回路まで
伝送するデータ線においては、一般には、信号の配線遅
延が大きい。しかも、このデータ線を駆動する相補差動
増幅器の電流駆動能力にも限界があるため、ＤＲＡＭの
読出速度を決める大きな要因の１つとなる。

【０００４】このデータ線の配置としては、１本のデー
タ線によって出力バッファまで信号を伝達するシングル
データ線配置と、２本のデータ線により互いに相補な信
号を伝送する相補データ線配置とがある。

【０００５】図１４は、従来の半導体メモリ装置におけ
るシングルデータ線配置のデータ読出回路の回路図であ
る。

【０００６】外部からのアドレス信号により選択された
ワード線ＷＬが、行デコーダ９０１により“Ｈ”レベル
となると、メモリセル７１１中のメモリセルトランジス
タ７１０が導通状態となり、メモリセルキャパシタ９０
３とビット線ＢＬとが接続される。

【０００７】メモリセルキャパシタ９０３に蓄えられて
いた電荷に応じて、ビット線ＢＬの電位が変化し、ビッ
ト線対ＢＬ、ＺＢＬ間に生じた電位差を、センスアンプ
９０２が増幅する。

【０００８】列デコーダ９００は、クロック発生回路
（図示せず）からの信号φ１により、選択された列に対
応するコラム選択線ＣＳＬの電位を“Ｈ”レベルとす
る。これにより、ＮチャネルＭＯＳトランジスタ７２０
および７２１が導通状態となり、メモリセル７１１の記
憶情報に応じて互いに相補な電位状態となっているビッ
ト線対ＢＬおよびＺＢＬが、データ線対ＩＯおよびＺＩ
Ｏと接続される。

【０００９】差動増幅器９１０は、このデータ線対ＩＯ
およびＺＩＯの電位差を増幅して、その出力をセレクタ
／データラッチ回路９１５に出力する。

【００１０】セレクタ／データラッチ回路９１５は、差
動増幅器９１０からの信号を保持し、クロック発生回路
（図示せず）からの信号φ２に応じて、データバスドラ
イバ回路９２５に、保持している信号を出力する。

【００１１】データバスドライバ回路９２５からの信号
は、データバスＺＲＢＵＳを伝送され、インバータ１０
０１および１００２により、互いに相補な信号ＯＤおよ
びＺＯＤとなる。

【００１２】出力バッファ回路４７は、信号ＯＤおよび
ＺＯＤを受けて、クロック発生回路（図示せず）からの
信号φ３に応じて、外部出力端子ＤＯＵＴにデータを出
力する。

【００１３】次に、図１４の読出回路の動作について説
明する。図１５は、図１４の読出回路の動作を示すタイ
ミングチャートである。

【００１４】外部列ストローブ信号Ｅｘｔ・ＺＣＡＳお
よび外部出力イネーブル信号Ｅｘｔ・ＺＯＥが“Ｈ”か
ら“Ｌ”に変化し、外部アドレス信号ＡｄｄのデータＹ
１をアクセスする場合について説明する。

【００１５】外部アドレス信号ＡｄｄのデータがＹ０か
らＹ１に変化することによって、アドレス変化検出回路
（図示せず）から出力される信号φ０に時刻ｔ０におい
てパルスが発生する。このとき、φ０の立上がりに応じ
て、“Ｈ”レベルの信号φ１がクロック発生回路（図示
せず）から発生される。

【００１６】その結果、列デコーダ９００がコラム選択
線ＣＳＬを選択する。これにより、メモリセル７１１か
らの読出データが、ビット線対ＢＬ、ＺＢＬを介してデ
ータ線対ＩＯ、ＺＩＯに伝達される。その結果、データ
線対ＩＯ、ＺＩＯの間に電位差が生じる。

【００１７】次に、信号φ０の立上りに応じて、信号φ
２が時刻ｔ１において“Ｈ”になる。これにより差動増
幅器９１０が動作するとともに、セレクタ／データラッ
チ回路９１５が導通し、差動増幅器９１０から出力され
る信号ＲＤに応答して信号ＺＲＤＡを出力する。

【００１８】そして、信号ＺＲＤＡに応答してデータバ
スドライバ回路９２５がデータバスＺＲＢＵＳをドライ
ブする。ドライブされたデータバスＺＲＢＵＳのデータ
に応答してインバータ１００１、１００２が、時刻ｔ２
において信号ＯＤ、ＺＯＤを発生し、これらの信号が出
力バッファ４７に伝達される。出力バッファ４７におい
ては、信号ＯＤ、ＺＯＤが伝達された後、クロック発生
回路（図示せず）からの信号φ３が“Ｈ”レベルとなる
時刻ｔ３において、出力バッファ４７が動作を開始し、
外部出力データ信号ＤＯＵＴが出力される。

【００１９】ここで、出力バッファ４７を活性化する信
号φ３が、時刻ｔ２よりも前の時刻である時刻ｔ３０に
おいて、“Ｈ”レベルになった場合を考える。この場
合、メモリセル７１１からの読出データが出力バッファ
４７に伝達される時刻ｔ２よりも前に出力バッファ４７
が動作を開始してしまう。このため、出力バッファ４７
は、一旦、差動増幅器９１０の待機時に出力される信号
ＲＤの“Ｈ”レベルを、メモリセル７１１からの読出デ
ータとして出力してしまう。

【００２０】このような場合、外部出力データ信号ＤＯ
ＵＴとして、その真のデータである“Ｌ”レベルとは逆
のデータ（インバリットデータ）である“Ｈ”レベルが
一旦出力される。このため、外部出力信号ＤＯＵＴが真
のデータ“Ｌ”レベルとなる時間が、正常な動作時より
もΔｔだけ遅延するという不都合が生じる。このような
不都合を解消するためには、差動増幅器９１０から出力
される信号が出力バッファ４７に伝達されるまで出力バ
ッファ４７の動作を開始させるタイミングを遅らせる必
要がある。

【００２１】ところが、大容量メモリでは、チップの大
型化に従ってデータバスＺＲＢＵＳの信号伝搬時間が長
くなっているため、差動増幅器９１０の出力信号が出力
バッファ４７まで伝達される時間が長くなっている。し
かも、出力バッファ４７を活性化させるタイミングを定
める際に、差動増幅器９１０から出力バッファ４７まで
の間に設けられるトランジスタの性能のばらつきを見込
んで信号φ３が“Ｈ”レベルになるタイミングを遅延さ
せる必要がある。

【００２２】しかし、信号φ３が“Ｈ”にならなけれ
ば、差動増幅器９１０の出力信号が出力バッファ４７に
到達していても、外部出力データ信号ＤＯＵＴが出力さ
れない。このため、信号φ３を“Ｈ”レベルにするタイ
ミングを遅延させすぎると、前記インバリットデータは
出力されないが、かえってアクセスが遅れるという問題
が生じる。

【００２３】上記のような問題点を解決するために、特
願平６−１０６８８２には、データバスを相補なデータ
線配置とし、出力バッファ回路４７がデータを出力する
タイミングを、クロック発生回路（図示せず）からの信
号φ３によるタイミングではなく、伝送されたデータそ
のもののタイミングによって制御する読出回路の構成が
開示されている。すなわち、データ線が相補な構成とな
ることにより、データが出力バッファに到達する以前
は、データ線対の信号レベルを、たとえば、“Ｌ”レベ
ルとしておき、信号が到達すると、その信号レベルに応
じて、いずれか一方のデータ線のレベルが“Ｈ”レベル
となり、他方が“Ｌ”レベルであることを検出して、出
力バッファ回路４７がデータを出力する構成としたもの
である。

【００２４】このような、相補データバスに対して、信
号を出力するための差動増幅器として、図１４に特開平
４−７９０８０の第７図に記された従来の相補差動増幅
器を示す。

【００２５】この例では、相補増幅器２０００は、内部
差動増幅器２１００および内部差動増幅器２２００から
なる２段の差動増幅を行なっている。

【００２６】この従来例の特徴は、内部差動増幅器２１
００および２２００がともに非対称なカレントミラー型
差動増幅回路をペアで逆相に用いて、逆相の相補出力を
得ている点である。第１段の内部差動増幅器２１００の
直流増幅ゲインＧ₀₁は、ＭＯＳトランジスタのトランス
コンダクタンスをｇ_m、ドレインコンダクタンスをｇ ₀
と置くと、Ｇ₀₁＝ｇ_m／ｇ₀ …（１）となる。また、２段目の差動増幅器２２００も初段の差
動増幅器２１００と同様の構成の増幅器となっているの
で、２段合せた直流増幅ゲインＧ₀₂は、Ｇ₀₂＝（ｇ_m／ｇ₀）² …（２）となる。ｇ_mはｇ₀よりも大きい値なので、２段増幅を
行なうことによって大きな直流増幅ゲインを得ている。

【００２７】

【発明が解決しようとする課題】しかしながら、図１４
の従来の相補差動増幅器では、以下に述べるような課題
を持つ。

【００２８】すなわち、直流増幅ゲインがｇ_m、ｇ₀と
いったトランジスタの動作点で決まる定数で定まってし
まうことである。したがって、回路設計に対する自由度
が小さく、さらに大きな直流増幅ゲインを得ようとすれ
ば、３段あるいはもっと多段の差動増幅器を用いること
が必要となる。これは、回路速度の低下およびレイアウ
ト面積の増大という点において不利である。

【００２９】したがって、この発明の目的は、直流増幅
ゲインの設定に対する設計自由度の高い相補増幅器を提
供することである。

【００３０】この発明の他の目的は、上記のような相補
増幅器で増幅した相補信号により出力信号を伝送するこ
とで、伝送速度遅延を低減した半導体メモリ装置を提供
することである。

【００３１】

【課題を解決するための手段】請求項１記載の相補差動
増幅器は、相補入力のレベル差を増幅して、相補出力を
発生する相補差動増幅器であって、相補入力を初段相補
入力として受けて順次増幅する、カスケード接続された
複数段の内部差動増幅手段を備え、各内部差動増幅手段
は、相補内部出力が生じる１対の第１および第２の内部
出力ノードと、第１の電源電位にソースが結合し、一方
のゲートが他方のドレインに相互に接続され、上記１対
の内部出力ノードにドレインがそれぞれ接続される、１
対の第１導電型の第１および第２のＭＯＳトランジスタ
と、１対の第１導電型のＭＯＳトランジスタのそれぞれ
に並列に第１の電源と１対の内部出力ノード間に接続さ
れた、各々ダイオード接続された第１導電型の第３およ
び第４のＭＯＳトランジスタと、１対の内部出力ノード
と第２の電源との間に接続され、初段は前記相補入力
に、次段以降は前段の相補内部出力に応じて、第１ない
し第４のＭＯＳトランジスタを駆動する駆動手段とを含
む。

【００３２】請求項２記載の相補差動増幅器は、請求項
１記載の相補差動増幅器の構成に加えて、ＭＯＳトラン
ジスタのサイズを（ゲート幅）／（ゲート長）で定義す
るとき、第１および第２のＭＯＳトランジスタは、共通
な第１のサイズを有し、第３および第４のＭＯＳトラン
ジスタは、共通な第２のサイズを有し、第２のサイズ
は、第１のサイズより大きい。

【００３３】請求項３記載の相補差動増幅器は、請求項
２記載の相補差動増幅器の構成において、駆動手段は、
第２の電源と接続する電流源と、電流源にソースが接続
し、ゲートに、初段の場合は相補入力を、２段目以降は
前段の相補内部出力をそれぞれ受け、内部出力ノードに
ドレインがそれぞれ接続する、１対の第２導電型の第５
および第６のＭＯＳトランジスタとを含む。

【００３４】請求項４記載の相補差動増幅器は、請求項
３記載の相補差動増幅器の構成において、相補差動増幅
器は、第１および第２の内部差動増幅手段からなる２段
増幅器であり、第１の内部差動増幅手段の内部出力ノー
ドが、それぞれ第２の内部差動増幅手段の駆動手段中の
第５および第６のＭＯＳトランジスタのゲートに直接接
続される。

【００３５】請求項５記載の相補差動増幅器は、請求項
３記載の相補差動増幅器の構成において、相補型差動増
幅器の初段の第１の内部差動増幅手段は、第１の電源と
電流源との間に、第３の内部出力ノードを介して直列に
接続される第１導電型の第７のＭＯＳトランジスタおよ
び第２導電型の第８のＭＯＳトランジスタと、第１の電
源と電流源との間に、第４の内部入出力ノードを介して
直列に接続される第１導電型の第９のＭＯＳトランジス
タおよび第２導電型の第１０のＭＯＳトランジスタとを
さらに含み、第８のＭＯＳトランジスタのゲートは、第
５のＭＯＳトランジスタのゲートと共通に、相補入力の
一方を受け、第７のＭＯＳトランジスタのゲートは、第
２の内部出力ノードと接続し、第１０のＭＯＳトランジ
スタのゲートは、第６のＭＯＳトランジスタのゲートと
共通に、相補入力の他方を受け、第９のＭＯＳトランジ
スタのゲートは、第１の内部出力ノードと接続し、第３
および第４の内部出力ノードが、次段の入力と接続す
る。

【００３６】請求項６記載の相補差動増幅器は、請求項
５記載の相補差動増幅器の構成において、相補差動増幅
器は、第１および第２の内部差動増幅手段からなる２段
増幅器であり、第１の内部差動増幅手段の第３および第
４の内部出力ノードが、それぞれ、第２の内部差動増幅
手段の駆動手段中の第５および第６のＭＯＳトランジス
タのゲートに接続され、第２の内部差動増幅手段の第１
および第２の内部出力ノードの電位が、相補出力として
出力される。

【００３７】請求項７記載の相補差動増幅器は、請求項
４または６記載の相補差動増幅器の構成に加えて、第１
の内部差動増幅手段の電流源は、ゲートに差動増幅器活
性化信号受ける、第２導電型ＭＯＳトランジスタであ
る。

【００３８】請求項８記載の相補差動増幅器は、請求項
４または６記載の相補差動増幅器の構成に加えて、第２
の内部差動増幅手段の電流源は、ゲートに差動増幅器活
性化信号を受ける、第２導電型ＭＯＳトランジスタであ
る。

【００３９】請求項９記載の半導体メモリ装置は、複数
のワード線、複数のワード線に交差する複数のビット線
対およびそれらのワード線とビット線対とに接続された
複数のメモリセルを含むメモリセルアレイと、ビット線
対のそれぞれにスイッチング手段を介して接続された複
数の入出力線対と、複数の入出力線対のそれぞれに対応
して設けられて選択的に動作し、各々が対応する入出力
線の電位差を増幅して出力する、複数の請求項４または
６記載の相補差動増幅器を備える。

【００４０】請求項１０記載の半導体メモリ装置は、請
求項９記載の半導体メモリ装置の構成に加えて、相補差
動増幅器の相補出力のうち、第１の出力信号を伝送する
ための第１のデータ線と、相補差動増幅器の相補出力の
うち、第２の出力信号を伝送するための第２のデータ線
と、第１および第２の出力信号を、それぞれ第１および
第２のデータ線に伝達するドライブ手段と、第１および
第２のデータ線から信号を受け、それらの信号の電位に
応答して、高インピーダンス状態および信号出力状態の
いずれかの状態に制御される出力バッファ手段とをさら
に備え、出力バッファ手段は、第１および第２のデータ
線からの信号レベル差に応じて、高インピーダンス状態
から信号出力状態に遷移する。

【００４１】

【作用】請求項１記載の相補差動増幅器においては、第
１および第２のＭＯＳトランジスタと第３および第４の
ＭＯＳトランジスタのゲート幅とゲート長の調節および
段数の設定により、所望のＤＣゲインを得ることが可能
である。

【００４２】請求項２記載の相補差動増幅器において
は、（ゲート幅）／（ゲート長）の比の値および段数を
調節することにより、所望のＡＣゲインを得ることが可
能である。

【００４３】請求項３記載の相補差動増幅器において
は、第２導電型の第５および第６のＭＯＳトランジスタ
により、各段に対する相補入力に応じて前記第１ないし
第４のＭＯＳトランジスタを駆動する。

【００４４】請求項４記載の相補差動増幅器において
は、２段増幅器構成であって、相補出力を得るまでの動
作時間を短縮でき、かつ、請求項３記載の相補差動増幅
器と同様の作用を奏する。

【００４５】請求項５記載の相補差動増幅においては、
第７および第８のＭＯＳトランジスタならびに第９およ
び第１０のＭＯＳトランジスタを介して、初段の出力が
次段へ伝達される。

【００４６】請求項６記載の相補差動増幅器において
は、２段増幅器構成であって、相補出力を得るまでの動
作時間を短縮でき、かつ、請求項５記載の相補差動増幅
器と同様の作用を奏する。

【００４７】請求項７記載の相補差動増幅器において
は、第１の内部差動増幅手段の電流源は、差動増幅器活
性化信号によって制御可能である。

【００４８】請求項８記載の相補差動増幅器において
は、第２の内部差動増幅手段の電流源は、差動増幅器活
性化信号によって制御可能である。

【００４９】請求項９記載の半導体メモリ装置において
は、メモリセルの記憶情報の増幅に請求項４または請求
項６記載の相補差動増幅器を用いるので、メモリセル記
憶情報を相補信号として増幅する場合に、請求項４また
は６記載の相補差動増幅器と同様の作用を奏する。

【００５０】請求項１０記載の半導体メモリ装置におい
ては、出力バッファまでの信号伝達が相補信号として行
なわれるので、出力バッファにおける信号出力のタイミ
ングを信号そのもののレベル変化によって決定すること
が可能である。

【００５１】

【実施例】

［第１の実施例］図１は本発明の第１の実施例の相補差
動増幅器の構成を示す概略ブロック図である。

【００５２】ＰチャネルＭＯＳトランジスタＰ１１、Ｐ
１２、Ｐ１３およびＰ１４は、ソースが電源Ｖ_CCに接続
している。Ｐ１１およびＰ１２は、それぞれのゲートお
よびドレインが交差接続されている。Ｐ１３およびＰ１
４は、それぞれゲートおよびドレインがダイオード接続
され、Ｐ１１およびＰ１２に並列接続されている。

【００５３】電流駆動回路１００は、相補入力ＩＮおよ
び／ＩＮに応じて、Ｐ１１、Ｐ１２、Ｐ１３およびＰ１
４に流れる電流を駆動する。Ｐ１１およびＰ１２のドレ
インの電位が出力として取出され、内部ドライブ回路１
０２および１０４を介して次段の電流駆動回路２００に
入力する。

【００５４】次段の内部相補増幅器１２００は、Ｐチャ
ネルＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３および
Ｐ１４と同様の接続関係を有するＰチャネルＭＯＳトラ
ンジスタＰ２１、Ｐ２２、Ｐ２３およびＰ２４を含む。
電流駆動回路２００は、初段の出力ＯＵＴ２、／ＯＵＴ
２を入力として受けて、それに応じて、Ｐ２１、Ｐ２
２、Ｐ２３およびＰ２４を駆動する。Ｐ２１およびＰ２
２のドレインの電位が内部出力ＯＵＴ３および／ＯＵＴ
３として次段へ出力される。

【００５５】図２は、第１の実施例の相補差動増幅器の
構成をより詳細に示す回路図である。

【００５６】電流駆動回路１００は、１対のＮチャネル
ＭＯＳトランジスタＮ１５およびＮ１６と定電流源１１
０からなる。電流駆動回路２００も同様に、Ｎチャネル
ＭＯＳトランジスタＮ２５およびＮ２６と電流源１２０
からなる。

【００５７】相補入力ＩＮおよび／ＩＮは、それぞれＮ
１５およびＮ１６のゲートに入力する。初段からの内部
入力ＯＵＴ２および／ＯＵＴ２は、それぞれＮチャネル
ＭＯＳトランジスタＮ２５およびＮ２６のゲートに入力
する。

【００５８】内部ドライブ回路１０２は、電源Ｖ_CCと電
流源１１０との間に直列に接続されたＰチャネルＭＯＳ
トランジスタＰ１９およびＮチャネルＭＯＳトランジス
タＮ２０からなる。Ｐ１９のゲートには、Ｐ１１のドレ
インの電位であるＯＵＴ１が入力し、Ｎ２０のゲートに
は、相補入力の一方の信号／ＩＮが入力する。Ｐ１９お
よびＮ２０の接続点の電位が内部出力ＯＵＴ２として取
出される。

【００５９】内部ドライブ回路１０４も、同様に、Ｐチ
ャネルＭＯＳトランジスタＰ１７およびＮチャネルＭＯ
ＳトランジスタＮ１８からなる。Ｐ１７のゲートにはＰ
１２のドレイン電位である／ＯＵＴ１が入力し、Ｎ１８
のゲートには、相補入力の他方である信号ＩＮが入力す
る。Ｐ１７およびＮ１８の接続点の電位が内部出力／Ｏ
ＵＴ２として取出される。

【００６０】２段目の内部差動増幅回路１２００におい
ては、初段の内部出力ＯＵＴ２および／ＯＵＴ２が、そ
れぞれＮチャネルＭＯＳトランジスタＮ２５およびＮ２
６のゲートに入力する。

【００６１】以下では、図２に示した初段内部差動増幅
器１１００および２段目差動増幅器１２００からなる２
段増幅器について、小信号特性の解析によりその増幅率
を導くことにする。

【００６２】（１）第１ステップ図３（ａ）は、図２に示した２段増幅器のうち、初段の
内部差動増幅器１１００に含まれる、ＰチャネルＭＯＳ
トランジスタＰ１１、Ｐ１２、Ｐ１３およびＰ１４なら
びにＮチャネルＭＯＳトランジスタＮ１５およびＮ１６
からなる回路を示す回路図である。

【００６３】図３（ｂ）は、上記の回路に対する小信号
モデルである。すなわち、ＰチャネルＭＯＳトランジス
タＰ１１およびＰ１２は、ゲート電位の変化に比例する
電流を出力する定電流源に近似されている。

【００６４】以下では、トランジスタのサイズを（ゲー
ト幅）／（ゲート長）で定義し、Ｐ１１およびＰ１２は
同一のサイズを有し、Ｐ１３およびＰ１４も同一のサイ
ズを有するものとする。そして、Ｐ１１のサイズに対す
るＰ１３のサイズをｒ（ｒ＞１）とする。

【００６５】Ｐ１１のゲートには、内部出力／ＯＵＴ１
が入力しているので、内部出力の微小変位ΔＯＵＴ１に
対してこの定電流源の出力は、ｇ_mpΔＯＵＴ１ …（３）となる。同様にしてＰ１２のゲートには、Ｐ１１への入
力信号の反転信号ＣＵＴ１が入力しているので、Ｐ１２
に相当する定電流源の出力は、 −ｇ_mpΔＯＵＴ１ …（４）となる。

【００６６】ＰチャネルＭＯＳトランジスタＰ１３およ
びＰ１４は、それぞれゲートとドレインがダイオード接
続されているので、小信号モデルとしては、トランスコ
ンダクタンスに比例する抵抗値として近似されている。
したがって、Ｐ１３に相当する抵抗値は、ｒｇ_mp …（５）となる。同様にして、Ｐ１４に対応する抵抗値は、ｒｇ_mp …（６）となる。

【００６７】一方、ＮチャネルＭＯＳトランジスタＮ１
５およびＮ１６は、それぞれ入力の微小電位差に比例し
た出力を有する定電流源とドレインコンダクタンスが並
列接続したものとして近似される。

【００６８】したがって、Ｎ１５においては、その定電
流源の出力は、ｇ_mNΔＩＮ …（７）であり、ドレインコンダクタンスはｇ_ON …（８）である。同様にして、Ｎ１６に対しては、その定電流源
の出力値は、Ｎ１５とは相補な入力が入力しているの
で、 −ｇ_mNΔＩＮ …（９）であり、ドレインコンダクタンスの値は、ｇ_ON …（１０）である。

【００６９】以上の準備の下に、たとえば、内部出力Ｏ
ＵＴ１が出力されているノードに関して、キルヒホッフ
の法則を適用すると、 −（ｒｇ_mP＋ｇ_ON）ΔＯＵＴ１＋ｇ_mNΔＩＮ＋ｇ_mPΔＯＵＴ１＝０｛ｇ_mP（１−ｒ）−ｇ_ON｝ΔＯＵＴ１＋ｇ_mNΔＩＮ＝０ …（１１）が得られる。

【００７０】したがって、上記式（１１）を変形するこ
とにより、 ΔＯＵＴ１／ΔＩＮ＝ｇ_mN／｛ｇ_mP（ｒ−１）＋ｇ_ON｝ …（１２）が得られる。さらに、ｇ_mPがｇ_ONに比べて十分大きいと
いう近似を行なうと、 ΔＯＵＴ１／ΔＩＮ＝１／（ｒ−１）・ｇ_mN／ｇ_mP …（１３）が得られる。

【００７１】（２）第２ステップ続いて、Ｐ１７およびＮ１８ならびにＰ１９およびＮ２
０によって構成される内部ドライブ回路による増幅率に
ついて同様の計算を行なう。

【００７２】図４（ａ）は、上記内部ドライブ回路を示
す回路図である。図４（ｂ）は、図４（ａ）の回路に対
する、小信号モデルである。

【００７３】ＰチャネルＭＯＳトランジスタＰ１７は、
入力に比例する定電流源とドレインコンダクタンスの並
列接続として近似される。この定電流源の出力は、ｇ_mPΔＯＵＴ１ …（１４）であり、ドレインコンダクタンスは、ｇ_OP …（１５）である。一方ＮチャネルＭＯＳトランジスタＮ１８も、
同様に、定電流源とドレインコンダクタンスの並列接続
として近似され、その定電流源の出力は、ｇ_mNΔＩＮ …（１６）であり、ドレインコンダクタンスは、ｇ_ON …（１７）である。したがって、／ＯＵＴ２が出力されるノードに
ついて、キルヒホッフの法則を適用すると、 −（ｇ_OP＋ｇ_ON）ΔＯＵＴ２＋ｇ_mPΔＯＵＴ１＋ｇ_mNΔＩＮ＝０ …（１８）が得られる。この式に、式（１３）を代入すると、 ΔＯＵＴ２／ΔＩＮ＝｛ｇ_mP／（ｒ−１）＋ｇ_mN｝／（ｇ_OP＋ｇ_ON）…（１９）が得られる。ここでさらに近似として、ｇ_mP＝ｇ_mN＝ｇ
_m、ｇ_OP＝ｇ_ON＝ｇ_Oとすると、 ΔＯＵＴ２／ΔＩＮ＝｛ｒ／（ｒ−１）｝・ｇ_m／（２ｇ_O） …（２０）が得られる。

【００７４】（３）第３ステップ第２段目の利得に関しては、第１ステップと同様にし
て、ＰチャネルＭＯＳトランジスタＰ２１およびＰ２２
のサイズが共通であり、Ｐ２３およびＰ２４のサイズが
共通であるとする。そして、Ｐ２１に対するＰ２３のサ
イズの比をｓと置くことにする。

【００７５】以下の計算は、第１ステップと同様にし
て、そのゲインは以下の式となる。 ΔＯＵＴ３／ΔＯＵＴ２＝｛１／（ｓ−１）｝・ｇ_m／ｇ_O …（２１）以上により２段相補増幅器の全体としてのゲインは、Ｇ₂₂＝ΔＯＵＴ３／ΔＩＮ＝｛ｒ／（ｒ−１）（Ｓ−１）｝・（ｇ_m／ｇ_O）²／２ …（２２）となる。

【００７６】したがって、この相補増幅器１０００の利
得Ｇ₂₂は、図１５に示した従来例と異なり、トランジス
タの動作点によって定まる定数、ｇ_mおよびｇ_Oだけで
なく、設計によって決定できるパラメータであるｒ、ｓ
によっても調節することが可能である。

【００７７】したがって、ｒおよびｓを１に近い任意の
値とすることにより、所望の利得を得ることが可能で、
増幅器の利得に対する設計自由度を向上させることがで
きる。

【００７８】次に、図２に示した２段相補増幅器１００
０において、相補入力ＩＮおよび／ＩＮのレベル変動に
対する、この２段増幅器の出力レベルの変動について考
察する。

【００７９】以下の説明により明らかとなるように、こ
の差動増幅回路１０００は、入力される信号ＩＮおよび
／ＩＮのレベルが基準レベルに対して変動した場合で
も、出力される信号ＯＵＴ２および／ＯＵＴ２を変動さ
せないような機能を有する。つまり、この差動増幅器１
０００は、電圧変動を補償する機能を有する。

【００８０】次に、そのような電圧変動を補償する機能
について説明する。トランジスタＮ１５およびＮ１８
と、トランジスタＮ１６およびＮ２０がそれぞれ同時に
オンオフ動作する。

【００８１】トランジスタＰ１２およびトランジスタＰ
１９のそれぞれは、トランジスタＮ１５のドレインの電
位に応答して同時にオンオフ動作する。トランジスタＰ
１１およびＰ１７のそれぞれは、トランジスタＮ１６の
ドレインの電位に応答して同様にオンオフ動作する。

【００８２】トランジスタＰ１１およびＰ１２は、クロ
スカップルされているので、トランジスタＮ１５または
Ｎ１８がオンした場合、そのオンしたトランジスタのド
レインの電位に応答して、トランジスタＰ１１およびＰ
１２は、一方がオンし、他方がオフする。

【００８３】したがって、入力される信号ＩＮに応答し
てトランジスタＮ１８がオンする場合には、トランジス
タＰ１９がオンする。また、入力される信号／ＩＮに応
答してトランジスタＮ２０がオンする場合には、トラン
ジスタＰ１７がオンする。これにより、出力される信号
ＯＵＴ２および／ＯＵＴ２は相補信号となる。

【００８４】また、信号ＩＮおよび／ＩＮのそれぞれの
レベルが変動した場合には、次のようになる。たとえ
ば、信号ＩＮのレベル変動によりトランジスタＮ１５お
よびＮ１８がともに強くオンした場合、これらのトラン
ジスタのドレインの電位は通常時のレベルに対して変動
し、出力される信号／ＯＵＴ２のレベルが変動するおそ
れがある。

【００８５】しかし、トランジスタＰ１１およびＰ１２
がクロスカップルされているため、トランジスタＮ１５
のドレインの電位が変動すると、それとは逆にトランジ
スタＰ１２およびＰ１４の共通のドレインの電位が変動
する。これにより、トランジスタＰ１７が弱くオフす
る。

【００８６】したがって、トランジスタＮ１８が強くオ
ンしても、トランジスタＰ１７が弱くオフするため、ト
ランジスタＮ１８のオン状態の変化による信号／ＯＵＴ
２の変動が、トランジスタＰ１７のオフ状態の変化によ
って相殺される。

【００８７】このため、信号ＩＮのレベルが変動しても
信号／ＯＵＴ２の変動が抑制される。このような機能
は、信号ＯＵＴ２についても同様に働く。さらに、この
ような機能は、信号／ＩＮが変動した場合にも同様に働
く。

【００８８】したがって、この差動増幅回路は、入力さ
れる信号ＩＮおよび／ＩＮのそれぞれのレベルの変動を
補償することが可能である。したがって、入力される信
号ＩＮおよび／ＩＮがそれぞれ変動しても高い電圧利得
を保つことが可能である。

【００８９】［第２の実施例］図５は、本発明の第２の
実施例である相補差動増幅器の構成を示す回路図であ
る。

【００９０】第１の実施例と異なる点は、初段の内部差
動増幅回路の出力が、内部ドライブ回路１０２および１
０４を介さずに直接２段目の入力に接続されている点で
ある。

【００９１】したがって、この場合は、この２段増幅器
の小信号増幅率は、第１の実施例と同様の計算により以
下の式で表わされる。

【００９２】１／（ｒ−１）（ｓ−１）・（ｇ_m／ｇ_O）² …（２３）つまり、この回路においても、１段増幅器の増幅率はト
ランジスタの動作点のみならず、トランジスタサイズに
依存する量ｒおよびｓによっても調節することが可能
で、増幅率の設計自由度が向上する。

【００９３】この実施例においては、第１の実施例にお
けるような、入力ＩＮおよび／ＩＮのレベル変動に対す
る補償機能は有さない。しかし、構成するトランジスタ
数が減少したことにより、半導体基板上に作製される場
合はそのレイアウト面積を小さくすることが可能であ
る。

【００９４】［第３の実施例］図６は、本発明の第３の
実施例の相補差動増幅器の構成を示す回路図である。

【００９５】第１の実施例と異なる点は、定電流源１１
０および１２０が、差動増幅器活性化信号ＡＣＴによっ
て制御されるＮチャネルＭＯＳトランジスタＮ３０およ
びＮ３１となっている点である。したがって、この回路
を集積回路において使用した場合、差動増幅器活性化信
号ＡＣＴにより、この２段増幅器の動作を制御すること
が可能である。つまり、たとえば、増幅動作の待機状態
においては、この増幅回路の動作を停止させることが可
能である。

【００９６】［第４の実施例］図７は、本発明に係る相
補差動増幅器をＤＲＡＭに適用した場合の回路構成を示
す概略ブロック図である。

【００９７】図７において、アドレスバッファ３５１
は、外部から供給されたアドレス信号Ａ０〜Ａｉを行デ
コーダ３０２および列デコーダ３０４に選択的に供給す
る。行デコーダ３０２は、アドレスバッファ３５１から
供給される行アドレス信号に応答して、複数のワード線
ＷＬのうち１つを選択して駆動する。列デコーダ３０４
は、アドレスバッファ３５１から供給される列アドレス
信号に応答して、複数のビット線対のうち１つを選択す
る。

【００９８】読出動作においては、入出力制御回路３５
４は、その各々に対応するビット線対の間の電位差を増
幅する。列デコーダ３０４によって選択されたビット線
対に対応する増幅された信号は、データバスドライバ回
路３４２を経て出力バッファ３４７に供給される。出力
バッファ３４７は、その供給された電位を増幅して出力
データＤＱ１〜ＤＱｎとして外部に出力する。

【００９９】書込動作においては、データ入力バッファ
３５８は、外部から供給された入力データＤＱ１〜ＤＱ
ｎを増幅する。この増幅された信号が、列デコーダ３０
４によって選択されたビット線対に供給される。

【０１００】クロック発生回路３５０は、外部から供給
される行ストローブ信号Ｅｘｔ．ＺＲＡＳおよび列スト
ローブ信号Ｅｘｔ．ＺＣＡＳに応じて、各内部回路の動
作を制御する内部クロックを発生する。出力バッファ回
路３４７の動作は、このクロック信号および外部からの
アウトプットイネーブル信号Ｅｘｔ．ＺＯＥにより制御
される。入力バッファ回路３５８は、クロック発生回路
３５０からのクロック信号および外部からのライトイネ
ーブル信号Ｅｘｔ．ＺＷＥにより制御される。

【０１０１】この構成が、図１３に示したＤＲＡＭ回路
の構成と異なる点は、入出力制御回路３５４から出力バ
ッファ回路３４７までのデータの伝送が、相補型のデー
タバスＲＢＵＳおよびＺＲＢＵＳによって行なわれる点
である。

【０１０２】図８は、図７に示したＤＲＡＭの入出力制
御回路３５４から出力バッファ回路３４７までの回路構
成を示した概略ブロック図である。

【０１０３】図１３の従来例と異なる点は、以下の３点
である。第１には、データ線ＩＯおよびＺＩＯの出力を
たとえば、第３の実施例で示した相補差動増幅器１００
０により増幅する構成としている点である。

【０１０４】第２には、セレクタ／データラッチ回路９
２０が、セレクタ回路２３０およびクロック発生回路３
５０からのクロック信号φ１により制御されるラッチ回
路２４０ａおよび２４０ｂから構成されている点であ
る。

【０１０５】第３には、データ線およびデータバスがと
もに相補型配置となっている点である。

【０１０６】セレクタ回路２３０は、外部からのアドレ
ス信号Ａｄｄに応じて、相補差動増幅器１０００の出力
ＲＤおよびＺＲＤとデータバスとの接続を開閉する。

【０１０７】データラッチ回路２４０ａおよび２４０ｂ
は、クロック信号φ１が“Ｈ”レベルにおいては、クロ
ックドインバータ２４２が不活性となり入力信号をイン
バータ２４３で反転させた信号を出力する。一方、クロ
ック信号φ１が“Ｌ”レベルの場合は、クロックドイン
バータ２４２は活性となり、入力信号の値を保持する。

【０１０８】図９は、出力バッファ３４７の回路図であ
る。出力バッファ３４７は、ＮＡＮＤゲート２０２、２
０３、インバータ２０４、２０５およびＮチャネルＭＯ
Ｓトランジスタ２０６、２０７を含む。第１の電位にお
ける第１の電源ノードＮ１と、前記第１の電位よりも低
い第２の電位を受ける第２の電源ノードＮ２との間にＮ
チャネルＭＯＳトランジスタ２０６および２０７が直列
に接続される。

【０１０９】トランジスタ２０６および２０７の間のノ
ードが外部出力端子ＤＯＵＴと接続される。ＮＡＮＤゲ
ート２０２は、入力端子に信号ＯＥＭとデータバスＲＢ
ＵＳからの信号ＲＢＵＳと受ける。ＮＡＮＤゲート２０
２の出力端子とトランジスタ２０６のゲートとの間にイ
ンバータ２０４が接続される。

【０１１０】ＮＡＮＤゲート２０３は、信号ＯＥＭとデ
ータバスＺＲＢＵＳからの信号ＺＲＢＵＳとを受ける。
ＮＡＮＤゲート２０３の出力端子とトランジスタ２０７
のゲートとの間にインバータ２０５が接続される。

【０１１１】したがって、出力バッファ３４７は以下の
ような動作をする。信号ＯＥＭが“Ｌ”レベルである場
合は、信号ＲＢＵＳおよびＺＲＢＵＳの値にかかわら
ず、トランジスタ２０６および２０７はオフ状態である
ので、外部出力端子ＤＯＵＴは、高インピーダンス状態
である。

【０１１２】一方、信号ＯＥＭが“Ｈ”レベルであっ
て、読出データが出力バッファ３４７に伝達されるま
で、信号ＲＢＵＳ、ＺＲＢＵＳがともに“Ｌ”レベルで
ある場合を考える。この状態で、読出データが伝達され
ると、出力バッファ３４７は次のような状態になる。す
なわち、読出データが出力バッファ３４７に伝達される
までは、トランジスタ２０６、２０７がともにオフ状態
であって、外部出力端子ＤＯＵＴが高インピーダンス状
態であるが、読出データが伝達されると、トランジスタ
２０６、２０７の一方のみが導通し、これによって、外
部出力端子ＤＯＵＴにデータ信号が出力される。

【０１１３】次に、図８に示される読出回路の動作につ
いて説明する。図１０および図１１は、図８の読出回路
動作を説明するためのタイミングチャートである。ここ
では、外部アドレス信号ＡｄｄのＹアドレスがＹ０から
Ｙ１に変化した場合を考える。

【０１１４】図１０および図１１を参照して、時刻ｔ０
において、外部アドレス信号のＹアドレスがＹ０からＹ
１に変化すると、内部Ｙアドレス信号ＡＹ０、ＡＹ１が
ともに“Ｈ”レベルから“Ｌ”レベルに変化する。この
とき、アドレス遷移検知回路（図示せず）から出力され
るパルス信号φ０が発生する。

【０１１５】信号φ０が“Ｈ”レベルになることによ
り、時刻ｔ１において、信号φ１が“Ｈ”レベルにな
る。それに従って、列デコーダ３０４が動作し、コラム
選択信号ＣＳＬが“Ｈ”レベルになる。

【０１１６】また、内部Ｙアドレス信号ＡＹ０、ＡＹ１
がともに“Ｌ”レベルになることにより、セレクタ回路
２３０が導通し、信号ＲＤ、ＺＲＤがデータラッチ回路
２４０ａ、２４０ｂに入力される。

【０１１７】時刻ｔ１においては、差動増幅回路１００
０を活性化するための信号Ｐ０が“Ｌ”レベルである。
このため、この時点での差動増幅回路１０００から出力
される信号ＲＤ、ＺＲＤは、“Ｈ、Ｈ”である。

【０１１８】したがって、データラッチ回路２４０ａ、
２４０ｂから出力される信号ＲＤＡ、ＺＲＤＡは、
“Ｌ、Ｌ”となり、これにより、データバスドライバ回
路２５０から出力される信号ＲＢＵＳ、ＺＲＢＵＳは、
“Ｌ、Ｌ”となる。このように、信号ＲＤＡ、ＺＲＤＡ
または信号ＲＢＵＳ、ＺＲＢＵＳが“Ｌ、Ｌ”となった
状態を以下の説明においてリセット状態と呼ぶ。

【０１１９】このようなリセット状態になった場合、外
部列アドレスストローブ信号Ｅｘｔ．ＺＣＡＳが“Ｌ”
となって信号ＯＥＭが“Ｈ”レベルとなっても、外部出
力端子ＤＯＵＴは高インピーダンス状態を維持する。

【０１２０】そして、信号φ０、φ１がともに“Ｈ”レ
ベルになったことを受けて、時刻ｔ２において信号Ｐ０
が“Ｈ”レベルになる。

【０１２１】これにより、差動増幅回路１０００が動作
する。このため、入出力線対ＩＯ、ＺＩＯの電位差が増
幅される。その結果、信号ＲＤ、ＺＲＤがともに“Ｈ”
レベルであった状態から、時刻ｔ３において、信号ＲＤ
が“Ｈ”レベルとなり、信号ＺＲＤが“Ｌ”レベルとな
る。ただし、この場合は、“Ｈ”レベルデータの読出時
である。

【０１２２】時刻ｔ３において信号ＲＤが“Ｈ”レベル
になり、信号ＺＲＤが“Ｌ”レベルになると、信号ＲＤ
Ａ、ＺＲＤＡがともに“Ｌ”レベルであるリセット状態
から、信号ＲＤＡが“Ｈ”レベルであり、信号ＺＲＤＡ
が“Ｌ”レベルである状態になる。これにより、信号Ｒ
ＢＵＳ、信号ＺＲＢＵＳがともに“Ｌ”レベルであるリ
セット状態から、信号ＲＢＵＳが“Ｈ”レベルであり、
信号ＺＲＢＵＳが“Ｌ”レベルである状態になる。

【０１２３】このような状態になると、出力バッファ３
４７においてトランジスタ２０６が導通し、その結果、
外部出力端子ＤＯＵＴに与えられる外部出力データ信号
ＤＯＵＴが“Ｈ”レベルになる。

【０１２４】時刻ｔ１において信号φ１が“Ｈ”レベル
になってから、時刻ｔ４において信号φ１が“Ｌ”レベ
ルになると、信号ＲＤ、ＺＲＤがデータラッチ回路２４
０ａ、２４０ｂに蓄えられる。

【０１２５】以上の動作においては、出力バッファ３４
７が、信号出力状態となるタイミングは、２つの相補的
な信号ＲＢＵＳおよびＺＲＢＵＳのいずれか一方が
“Ｌ”レベルから“Ｈ”レベルとなることにより決定さ
れるので、従来例のように、外部タイミング信号による
動作の遅れが生じない。

【０１２６】図１２は、出力バッファ３４７の動作を、
従来のシングルデータ線の場合と相補型のデータ線の場
合を比較して示す。

【０１２７】図１２（ａ）は、データ信号のレベルと、
バリットフラグ（信号φ３）との関係を示す図である。
バリットフラグが、“Ｈ”レベルとなった場合において
のみ、出力データ信号ＤＯＵＴは、意味のあるデータと
して認識される。

【０１２８】一方、図１２（ｂ）は、相補型のデータ線
の場合のデータの値と出力データＤＯＵＴとの関係を示
す図である。

【０１２９】相補型データがともに“Ｌ”レベルである
場合は、出力データは意味をなさず（この場合、出力信
号は高インピーダンス状態となる）、いずれか一方が
“Ｈ”レベルとなりいずれか一方が“Ｌ”レベルとなっ
た場合に、出力データに意味があるものと認識される。

【０１３０】次に、差動増幅回路を多段構成とすること
の利点について述べる。図１３は、差動増幅回路の出力
波形およびそれを受ける次段の論理回路、たとえば、イ
ンバータの出力との関係を示す波形図である。

【０１３１】図１３（ａ）が相補差動増幅器への入力波
形を表わす。図１３（ｂ）は、１段目の出力信号の波形
を表わす。図１３（ｃ）は、１段目出力に応じて、たと
えば、インバータ１を駆動させた場合のインバータ出力
の変化を示す波形図である。

【０１３２】図中、点線によりこのインバータ１の論理
しきい値を示した。一方図１３（ｄ）は、相補差動増幅
器の２段目の出力を示す波形図である。図１３（ｅ）
は、２段目の出力に応じて、たとえば、インバータ２を
駆動した場合のインバータ出力波形を示す図である。

【０１３３】１段目出力によって、インバータ１を駆動
した場合は、１段目の出力がインバータの論理しきい値
を超えるまでに時間がかかるため、インバータ出力が反
転するまでに、図中ｔ１１で示した時間を要する。

【０１３４】一方、２段目出力は、増幅率が十分に大き
いため、インバータの論理しきい値を超えるまでの時間
が１段目出力の場合よりも短く、したがって、インバー
タ出力が反転するまでの時間ｔ１２は、上記ｔ１１より
も短くなる。

【０１３５】したがって、データ線への出力を、２段増
幅器で構成することにより、次段以降のドライバ回路や
論理回路の遅延時間を短縮することが可能である。

【０１３６】

【発明の効果】請求項１記載の相補差動増幅器において
は、第１および第２のＭＯＳトランジスタと第３および
第４のＭＯＳトランジスタのゲート幅とゲート長の調節
および段数の設定により、ＤＣゲインを所望の値に調節
することが可能である。したがって、設計の自由度が大
幅に向上するとともに、この増幅器によって駆動される
論理回路の遅延時間を短縮することが可能である。

【０１３７】請求項２記載の相補差動増幅器において
は、第１および第２のＭＯＳトランジスタと第３および
第４のＭＯＳトランジスタの（ゲート幅）／（ゲート
長）の比の値および段数を調節することにより、所望の
ＤＣゲインを得ることが可能である。したがって、請求
項１記載の相補差動増幅器と同様の効果を奏する。

【０１３８】請求項３記載の相補差動増幅器において
は、第５および第６の第２導電型のＭＯＳトランジスタ
により、第１ないし第４のＭＯＳトランジスタが駆動さ
れるので、入力信号に応じて、駆動電流値を変化させる
ことが可能である。したがって、請求項２記載の相補差
動増幅器と同様の効果を奏する。

【０１３９】請求項４記載の相補差動増幅器において
は、２段増幅器構成となっているので、相補出力を得る
までの動作時間を短縮することが可能である。

【０１４０】請求項５記載の相補差動増幅器において
は、第７および第８のＭＯＳトランジスタならびに第９
および第１０のＭＯＳトランジスタを介して、初段の内
部出力が次段へ伝達される。このため、入力信号レベル
の変動に対して、出力信号のレベルが補償される。

【０１４１】請求項６記載の相補差動増幅器において
は、２段増幅器構成であって、相補出力を得るまでの動
作時間を短縮でき、請求項５記載の相補差動増幅器と同
様の効果を奏する。

【０１４２】請求項７記載の相補差動増幅器において
は、第１の内部差動増幅手段中の電流源は、差動増幅器
活性化信号により制御されるので、待機動作中は、この
増幅器の動作を停止することが可能である。

【０１４３】請求項８記載の相補差動増幅器において
は、第２の内部差動増幅手段中の電流源は、差動増幅器
活性化信号によって制御可能であるので、請求項７記載
の相補差動増幅器と同様の効果を奏する。

【０１４４】請求項９記載の半導体メモリ装置において
は、データ線の電位の増幅を請求項４または６記載の相
補差動増幅器で行なう構成としたので、ＤＣゲインに対
する設計の自由度を向上させることが可能であり、か
つ、この増幅器によって駆動される論理回路の遅延時間
を減少させることが可能である。

【０１４５】請求項１０記載の半導体メモリ装置におい
ては、出力バッファまでの信号伝達を、相補型のデータ
線配置としたので、データ出力のタイミングが、相補信
号自身によって決定されるので、遅延時間の小さな読出
動作が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例の相補差動増幅器の構
成を示す概略ブロック図である。

【図２】本発明の第１の実施例の相補差動増幅器の構
成を示す回路図である。

【図３】本発明の第１の実施例の相補差動増幅器の第
１の小信号モデルを示す回路図である。

【図４】本発明の第１の実施例の第２の小信号モデル
を示す回路図である。

【図５】本発明の第２の実施例を示す回路図である。

【図６】本発明の第３の実施例を示す回路図である。

【図７】本発明の第４の実施例を示す概略ブロック図
である。

【図８】本発明の第４の実施例を示す回路図である。

【図９】本発明の第４の実施例中の出力バッファ回路
を示す回路図である。

【図１０】本発明の第４の実施例の動作を示す第１の
タイミングチャートである。

【図１１】本発明の第４の実施例の動作を示す第２の
タイミングチャートである。

【図１２】本発明の第４の実施例中の出力バッファ回
路の動作を示す図である。

【図１３】本発明に係る相補差動増幅器の駆動能力を
示す波形図である。

【図１４】従来の読出回路を示す回路図である。

【図１５】従来の読出回路の動作を示すタイミングチ
ャートである。

【図１６】従来の相補差動増幅器の構成を示す回路図
である。

【符号の説明】

１００電流駆動回路、１０２、１０４内部ドライブ
回路、１１０、１２０電流源、２００電流駆動回路、
２３０セレクタ回路、２４０ａ、２４０ｂ、データ
ラッチ回路、２５０データドライバ回路、２５１、２
５２、２５３、２５４インバータ、２５５、２５６
データバス、３００メモリセルアレイ、３０２行デ
コーダ、３０４列デコーダ、３４２データドライバ
回路、３４７データ出力バッファ回路、３５０クロ
ック発生回路、３５１アドレスバッファ回路、３５４
入出力制御回路、３５６ＮＡＮＤ回路、３５８入
力バッファ回路、９１５、９２０セレクタ／データラ
ッチ回路、９２５データドライバ回路、７１９、７１
８、１００１、１００２インバータ、１０００、２０
００相補差動増幅器、１１００、１２００、２１０
０、２２００内部差動増幅器。

Claims

【特許請求の範囲】

【請求項１】相補入力のレベル差を増幅して、相補出
力を発生する相補差動増幅器であって、前記相補入力を初段相補入力として受けて順次増幅す
る、カスケード接続された複数段の内部差動増幅手段を
備え、前記各内部差動増幅手段は、相補内部出力が生じる１対の第１および第２の内部出力
ノードと、第１の電源電位にソースが結合し、一方のゲートが他方
のドレインに相互に接続され、前記１対の内部出力ノー
ドにドレインがそれぞれ接続される、１対の第１導電型
の第１および第２のＭＯＳトランジスタと、前記１対の第１導電型のＭＯＳトランジスタのそれぞれ
に並列に前記第１の電源と前記１対の内部出力ノード間
に接続された、各々ダイオード接続された第１導電型の
第３および第４のＭＯＳトランジスタと、前記１対の内部出力ノードと第２の電源との間に接続さ
れ、初段は前記相補入力に、次段以降は前段の前記相補
内部出力に応じて、前記第１ないし第４のＭＯＳトラン
ジスタを駆動する駆動手段とを含む、相補差動増幅器。
【請求項２】ＭＯＳトランジスタのサイズを（ゲート
幅）／（ゲート長）で定義するとき、前記第１および第２のＭＯＳトランジスタは、共通な第
１のサイズを有し、前記第３および第４のＭＯＳトランジスタは、共通な第
２のサイズを有し、前記第２のサイズは、前記第１のサイズより大きな、請
求項１記載の相補差動増幅器。
【請求項３】前記駆動手段は、第２の電源と接続する電流源と、前記電流源にソースが接続し、ゲートに、初段の場合は
前記相補入力を、２段目以降は前段の前記相補内部出力
をそれぞれ受け、前記内部出力ノードにドレインがそれ
ぞれ接続する、１対の第２導電型の第５および第６のＭ
ＯＳトランジスタとを含む請求項２記載の相補差動増幅
器。
【請求項４】前記相補差動増幅器は、第１および第２
の内部差動増幅手段からなる２段増幅器であり、前記第１の内部差動増幅手段の内部出力ノードが、それ
ぞれ前記第２の内部差動増幅手段の駆動手段中の第５お
よび第６のＭＯＳトランジスタのゲートに直接接続され
る、請求項３記載の相補差動増幅器。
【請求項５】前記相補差動増幅器の初段の前記第１の
内部差動増幅手段は、前記第１の電源と前記電流源との間に、第３の内部出力
ノードを介して直列に接続される第１導電型の第７のＭ
ＯＳトランジスタおよび第２導電型の第８のＭＯＳトラ
ンジスタと、前記第１の電源と前記電流源との間に、第４の内部入出
力ノードを介して直列に接続される第１導電型の第９の
ＭＯＳトランジスタおよび第２導電型の第１０のＭＯＳ
トランジスタとをさらに含み、前記第８のＭＯＳトランジスタのゲートは、前記第５の
ＭＯＳトランジスタのゲートと共通に、前記相補入力の
一方を受け、前記第７のＭＯＳトランジスタのゲートは、前記第２の
内部出力ノードと接続し、前記第１０のＭＯＳトランジスタのゲートは、前記第６
のＭＯＳトランジスタのゲートと共通に、前記相補入力
の他方を受け、前記第９のＭＯＳトランジスタのゲートは、前記第１の
内部出力ノードと接続し、前記第３および第４の内部出力ノードは、次段の入力と
接続する、請求項３記載の相補差動増幅器。
【請求項６】前記相補差動増幅器は、第１および第２の内部差動増幅手段からなる２段増幅器
であり、前記第１の内部差動増幅手段の前記第３および第４の内
部出力ノードが、それぞれ前記第２の内部差動増幅手段
の駆動手段中の第５および第６のＭＯＳトランジスタの
ゲートに接続され、前記第２の内部差動増幅手段の第１および第２の内部出
力ノードの電位が、前記相補出力として出力される、請
求項５記載の相補差動増幅器。
【請求項７】前記第１の内部差動増幅手段の電流源
は、ゲートに差動増幅器活性化信号受ける、第２導電型
ＭＯＳトランジスタである、請求項４または６記載の相
補差動増幅器。
【請求項８】前記第２の内部差動増幅手段の電流源
は、ゲートに差動増幅器活性化信号を受ける、第２導電
型ＭＯＳトランジスタである、請求項４または６記載の
相補差動増幅器。
【請求項９】複数のワード線、前記複数のワード線に
交差する複数のビット線対およびそれらのワード線とビ
ット線対とに接続された複数のメモリセルを含むメモリ
セルアレイと、前記ビット線対のそれぞれにスイッチング手段を介して
接続された複数の入出力線対と、前記複数の入出力線対のそれぞれに対応して設けられて
選択的に動作し、各々が対応する入出力線の電位差を増
幅して出力する、複数の請求項４または６記載の相補差
動増幅器を備える、半導体メモリ装置。
【請求項１０】前記相補差動増幅器の相補出力のう
ち、第１の出力信号を伝送するための第１のデータ線
と、前記相補差動増幅器の相補出力のうち、第２の出力信号
を伝送するための第２のデータ線と、前記第１および第２の出力信号をそれぞれ第１および第
２のデータ線に伝達するドライブ手段と、前記第１および第２のデータ線から信号を受け、それら
の信号の電位に応答して、高インピーダンス状態および
信号出力状態のいずれかの状態に制御される出力バッフ
ァ手段とをさらに備え、前記出力バッファ手段は、前記第１および第２のデータ
線からの信号レベル差に応じて、前記高インピーダンス
状態から前記信号出力状態に遷移する、請求項９記載の
半導体メモリ装置。