JPH05303894A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05303894A JPH05303894A JP4104799A JP10479992A JPH05303894A JP H05303894 A JPH05303894 A JP H05303894A JP 4104799 A JP4104799 A JP 4104799A JP 10479992 A JP10479992 A JP 10479992A JP H05303894 A JPH05303894 A JP H05303894A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- capacitance
- transistor
- sense amplifier
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2427—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 メインセンスアンプＳＡmainの入力トランジ
スタＴｒB ，ＴｒC のベース電位に容量補整素子ＣBase
´を設ける。ＣBase´はカスケード配線部Ｄ1 ，notＤ1
が主に容量を形成している電位Ｖssに対して容量を形
成するものとし、ｎチャネルＭＯＳトランジスタＴｒG
により構成する。このＣBase´のサイズはＶcc降下時の
ＴｒB ，ＴｒC のベース電位降下時間とＤ1 ， notＤ1
の電位降下時間とを等しくするように決定する。 【効果】 Ｖccの降下が発生してもＴｒB ，ＴｒC のカ
ットオフ状態を生じさせず、読出し速度の律速を防止さ
れる。特に、ＣBase´をＭＯＳＴｒにより構成すること
で、その極薄ゲート絶縁膜を誘電体として使用すること
ができ、チップサイズの増加を抑制することができる。
スタＴｒB ，ＴｒC のベース電位に容量補整素子ＣBase
´を設ける。ＣBase´はカスケード配線部Ｄ1 ，notＤ1
が主に容量を形成している電位Ｖssに対して容量を形
成するものとし、ｎチャネルＭＯＳトランジスタＴｒG
により構成する。このＣBase´のサイズはＶcc降下時の
ＴｒB ，ＴｒC のベース電位降下時間とＤ1 ， notＤ1
の電位降下時間とを等しくするように決定する。 【効果】 Ｖccの降下が発生してもＴｒB ，ＴｒC のカ
ットオフ状態を生じさせず、読出し速度の律速を防止さ
れる。特に、ＣBase´をＭＯＳＴｒにより構成すること
で、その極薄ゲート絶縁膜を誘電体として使用すること
ができ、チップサイズの増加を抑制することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】従来、バイポーラトランジスタやＭＯＳ
トランジスタ等により構成されるカスケードセンスアン
プを用いてセクションセルアレイのデータを読出すよう
になっている半導体記憶装置がある。
トランジスタ等により構成されるカスケードセンスアン
プを用いてセクションセルアレイのデータを読出すよう
になっている半導体記憶装置がある。
【０００３】図４は、この種の従来の半導体記憶装置に
ついて回路構成を示すものである。
ついて回路構成を示すものである。
【０００４】この図において、Ｃａはセクションセルア
レイであり、各セルアレイＣａにはセクション別センス
アンプＳＡsec が対設されている。このセンスアンプＳ
Ａsec はｎｐｎ型トランジスタＴｒD ，ＴｒE からなる
差動対とｎｃｈＭＯＳトランジスタＴｒF からなる定電
流源とを備えている。
レイであり、各セルアレイＣａにはセクション別センス
アンプＳＡsec が対設されている。このセンスアンプＳ
Ａsec はｎｐｎ型トランジスタＴｒD ，ＴｒE からなる
差動対とｎｃｈＭＯＳトランジスタＴｒF からなる定電
流源とを備えている。
【０００５】トランジスタＴｒD ，ＴｒE のエミッタは
共通にトランジスタＴｒF のドレインに接続されてお
り、このトランジスタＴｒF のゲートにはセクションセ
ルアレイ選択信号が入力される。トランジスタＴｒE の
ベースはセルアレイＣａからのデータ線ＤINに接続さ
れ、トランジスタＴｒD のベースはセルアレイＣａから
のデータ線 notＤINに接続されている。これにより、デ
ータ線ＤINが論理“１”、データ線 notＤINが論理
“０”であって、かつトランジスタＴｒF のゲートへの
選択信号が論理“１”の場合、トランジスタＴｒE がオ
ン、トランジスタＴｒDがオフとなり、トランジスタＴ
ｒE にのみトランジスタＴｒF の定電流源で決まる値の
電流が流れる。また、データ線ＤINが論理“０”、デー
タ線 notＤINが論理“１”であって、かつトランジスタ
ＴｒF のゲートへの選択信号が論理“１”の場合、トラ
ンジスタＴｒE がオフ、トランジスタＴｒD がオンとな
り、トランジスタＴｒD にのみトランジスタＴｒF の定
電流源で決まる値の電流が流れる。
共通にトランジスタＴｒF のドレインに接続されてお
り、このトランジスタＴｒF のゲートにはセクションセ
ルアレイ選択信号が入力される。トランジスタＴｒE の
ベースはセルアレイＣａからのデータ線ＤINに接続さ
れ、トランジスタＴｒD のベースはセルアレイＣａから
のデータ線 notＤINに接続されている。これにより、デ
ータ線ＤINが論理“１”、データ線 notＤINが論理
“０”であって、かつトランジスタＴｒF のゲートへの
選択信号が論理“１”の場合、トランジスタＴｒE がオ
ン、トランジスタＴｒDがオフとなり、トランジスタＴ
ｒE にのみトランジスタＴｒF の定電流源で決まる値の
電流が流れる。また、データ線ＤINが論理“０”、デー
タ線 notＤINが論理“１”であって、かつトランジスタ
ＴｒF のゲートへの選択信号が論理“１”の場合、トラ
ンジスタＴｒE がオフ、トランジスタＴｒD がオンとな
り、トランジスタＴｒD にのみトランジスタＴｒF の定
電流源で決まる値の電流が流れる。
【０００６】トランジスタＴｒD のコレクタは全セクシ
ョン別センスアンプＳＡsec に共通のカスケード配線部
Ｄ1 に接続され、トランジスタＴｒE のコレクタも同じ
く全セクション別センスアンプＳＡsec に共通のカスケ
ード配線部 notＤ1 に接続されている。
ョン別センスアンプＳＡsec に共通のカスケード配線部
Ｄ1 に接続され、トランジスタＴｒE のコレクタも同じ
く全セクション別センスアンプＳＡsec に共通のカスケ
ード配線部 notＤ1 に接続されている。
【０００７】カスケード配線部Ｄ1 ， notＤ1 の終端部
にはメインセンスアンプＳＡmainが配されている。この
メインセンスアンプＳＡmainは、差動対を形成するｎｐ
ｎ型トランジスタＴｒB ，ＴｒC と、ダイオード接続の
バイアス用ｎｐｎ型トランジスタＴｒA と、差動対の各
トランジスタＴｒB ，ＴｒC 対応バイアス用の定電流源
ｉ0 と、トランジスタＴｒA バイアス用の定電流源ｉ0
´と、出力抵抗Ｒとから構成されている。
にはメインセンスアンプＳＡmainが配されている。この
メインセンスアンプＳＡmainは、差動対を形成するｎｐ
ｎ型トランジスタＴｒB ，ＴｒC と、ダイオード接続の
バイアス用ｎｐｎ型トランジスタＴｒA と、差動対の各
トランジスタＴｒB ，ＴｒC 対応バイアス用の定電流源
ｉ0 と、トランジスタＴｒA バイアス用の定電流源ｉ0
´と、出力抵抗Ｒとから構成されている。
【０００８】トランジスタＴｒA は電源Ｖccとトランジ
スタＴｒB ，ＴｒC のベースとの間に挿入され、定電流
源ｉ0 ´と共にこれらトランジスタＴｒB ，ＴｒC のベ
ースをバイアスするようになっている。カスケード配線
部Ｄ1 はトランジスタＴｒBのエミッタに接続されてお
り、これによって、トランジスタＴｒB のコレクタには
定電流源ｉ0 とセンスアンプＳＡsec のトランジスタＴ
ｒD のコレクタ電流とで決まる値の電流が流れる。カス
ケード配線部 notＤ1 はトランジスタＴｒC のエミッタ
に接続されており、このトランジスタＴｒC のコレクタ
には定電流源ｉ0 とセンスアンプＳＡsec のトランジス
タＴｒE のコレクタ電流とで決まる値の電流が流れるよ
うにされている。
スタＴｒB ，ＴｒC のベースとの間に挿入され、定電流
源ｉ0 ´と共にこれらトランジスタＴｒB ，ＴｒC のベ
ースをバイアスするようになっている。カスケード配線
部Ｄ1 はトランジスタＴｒBのエミッタに接続されてお
り、これによって、トランジスタＴｒB のコレクタには
定電流源ｉ0 とセンスアンプＳＡsec のトランジスタＴ
ｒD のコレクタ電流とで決まる値の電流が流れる。カス
ケード配線部 notＤ1 はトランジスタＴｒC のエミッタ
に接続されており、このトランジスタＴｒC のコレクタ
には定電流源ｉ0 とセンスアンプＳＡsec のトランジス
タＴｒE のコレクタ電流とで決まる値の電流が流れるよ
うにされている。
【０００９】抵抗ＲはそれらトランジスタＴｒB ，Ｔｒ
C の各コレクタと電源Ｖccとの間に挿入され、各コレク
タ電流は各抵抗Ｒにより電圧に変換される。トランジス
タＴｒB のコレクタ抵抗Ｒの出力は出力線Ｄout に出力
され、トランジスタＴｒC のコレクタ抵抗Ｒの出力は出
力線 notＤout に出力される。
C の各コレクタと電源Ｖccとの間に挿入され、各コレク
タ電流は各抵抗Ｒにより電圧に変換される。トランジス
タＴｒB のコレクタ抵抗Ｒの出力は出力線Ｄout に出力
され、トランジスタＴｒC のコレクタ抵抗Ｒの出力は出
力線 notＤout に出力される。
【００１０】このように構成された装置の一つのセクシ
ョンセルアレイが選択されたときの回路動作を図５に示
す。
ョンセルアレイが選択されたときの回路動作を図５に示
す。
【００１１】なお、セルアレイＣａからのデータ線ＤI
N， notＤINにおける論理“１”は（Ｖcc−２ＶBI）で
表される。ここで、ＶBIはＰＮ接合のビルトイン電圧で
ある。そして、セルアレイＣａからのデータ線ＤIN， n
otＤINにおける論理“０”は（Ｖcc−２ＶBI）−数十ｍ
Ｖとされている。図５（ａ）は、そのデータ線ＤIN， n
otＤINの電位を示すもので、その中の（Ｖcc−２ＶBI）
は論理“１”に対応し、これより数十ｍＶ低い側のレベ
ルが論理“０”に対応することとなる。
N， notＤINにおける論理“１”は（Ｖcc−２ＶBI）で
表される。ここで、ＶBIはＰＮ接合のビルトイン電圧で
ある。そして、セルアレイＣａからのデータ線ＤIN， n
otＤINにおける論理“０”は（Ｖcc−２ＶBI）−数十ｍ
Ｖとされている。図５（ａ）は、そのデータ線ＤIN， n
otＤINの電位を示すもので、その中の（Ｖcc−２ＶBI）
は論理“１”に対応し、これより数十ｍＶ低い側のレベ
ルが論理“０”に対応することとなる。
【００１２】また、カスケード配線部Ｄ1 ， notＤ1 に
おける論理“１”はトランジスタＴｒA とトランジスタ
ＴｒB （ｏｒＴｒC ）とのビルトイン電圧によって（Ｖ
cc−２ＶBI）が論理“１”に対応し、これより数十ｍＶ
低いレベルが論理“０”に対応することとなる。
おける論理“１”はトランジスタＴｒA とトランジスタ
ＴｒB （ｏｒＴｒC ）とのビルトイン電圧によって（Ｖ
cc−２ＶBI）が論理“１”に対応し、これより数十ｍＶ
低いレベルが論理“０”に対応することとなる。
【００１３】さらに、センス出力線Ｄout ， notＤout
における論理“１”は（Ｖcc−Ｒ・ｉ0 ）、論理“０”
は（Ｖcc−Ｒ（ｉ0 ＋Ｉ0 ））で表される。
における論理“１”は（Ｖcc−Ｒ・ｉ0 ）、論理“０”
は（Ｖcc−Ｒ（ｉ0 ＋Ｉ0 ））で表される。
【００１４】さて、まず、データ線ＤINが論理“１”、
データ線 notＤINが論理“０”であるときには、前述の
ごとくトランジスタＴｒE がオン、トランジスタＴｒD
がオフとなるので、図５（ｂ）に示すように、トランジ
スタＴｒE には電流Ｉ0 が流れ、トランジスタＴｒD に
は電流は流れない。よって、カスケード配線部 notＤ1
には電流Ｉ0 が流れ、カスケード配線部Ｄ1 には電流が
流れず、図５（ｃ）に示すように、カスケード配線部Ｄ
1 の電位ＶD1は（Ｖcc−２ＶBI）、カスケード配線部 n
otＤ1 の電位ＶnD1 は（Ｖcc−２ＶBI−数十ｍＶ）とな
る。そのため、図５（ｄ）に示すように、トランジスタ
ＴｒC には、カスケード配線部 notＤ1の電流Ｉ0 と定
電流源の電流ｉ0 とが流れ、トランジスタＴｒB には、
定電流源の電流ｉ0 のみが流れる。よって、トランジス
タＴｒC のコレクタ抵抗Ｒでの電圧降下はＲ（ｉ0 ＋Ｉ
0 ）となり、出力線 notＤout の電位ＶnDout は（Ｖcc
−Ｒ（ｉ0 ＋Ｉ0 ））となる。一方、トランジスタＴｒ
B のコレクタ抵抗Ｒでの電圧降下はＲ（ｉ0 ）となり、
出力線Ｄout の電位ＶDoutは（Ｖcc−Ｒ・ｉ0 ）とな
る。
データ線 notＤINが論理“０”であるときには、前述の
ごとくトランジスタＴｒE がオン、トランジスタＴｒD
がオフとなるので、図５（ｂ）に示すように、トランジ
スタＴｒE には電流Ｉ0 が流れ、トランジスタＴｒD に
は電流は流れない。よって、カスケード配線部 notＤ1
には電流Ｉ0 が流れ、カスケード配線部Ｄ1 には電流が
流れず、図５（ｃ）に示すように、カスケード配線部Ｄ
1 の電位ＶD1は（Ｖcc−２ＶBI）、カスケード配線部 n
otＤ1 の電位ＶnD1 は（Ｖcc−２ＶBI−数十ｍＶ）とな
る。そのため、図５（ｄ）に示すように、トランジスタ
ＴｒC には、カスケード配線部 notＤ1の電流Ｉ0 と定
電流源の電流ｉ0 とが流れ、トランジスタＴｒB には、
定電流源の電流ｉ0 のみが流れる。よって、トランジス
タＴｒC のコレクタ抵抗Ｒでの電圧降下はＲ（ｉ0 ＋Ｉ
0 ）となり、出力線 notＤout の電位ＶnDout は（Ｖcc
−Ｒ（ｉ0 ＋Ｉ0 ））となる。一方、トランジスタＴｒ
B のコレクタ抵抗Ｒでの電圧降下はＲ（ｉ0 ）となり、
出力線Ｄout の電位ＶDoutは（Ｖcc−Ｒ・ｉ0 ）とな
る。
【００１５】このような状態から、データ線ＤINが論理
“０”の電位、データ線 notＤINが論理“１”の電位に
反転すると、トランジスタＴｒD の電流が０からＩ0 と
なり、トランジスタＴｒE の電流がＩ0 から０になる。
すると、カスケード配線部 notＤ1 はトランジスタＴｒ
E が電流を流さなくなるので、トランジスタＴｒC によ
り数十ｍＶ程度の電位分が充電されて（Ｖcc−２ＶBI）
となる。一方、カスケード配線部Ｄ1 は、トランジスタ
ＴｒD が電流Ｉ0 を流し始めるため、（Ｖcc−２ＶBI）
から数十ｍＶ程度の電位分が下がる。そのため、トラン
ジスタＴｒC には定電流源の電流ｉ0 が流れ、トランジ
スタＴｒB には、カスケード配線部Ｄ1の電流Ｉ0 と定
電流源の電流ｉ0 とが流れる。よって、トランジスタＴ
ｒC のコレクタ抵抗Ｒでの電圧降下はＲ・ｉ0 となり、
出力線 notＤout の電位ＶnDoutは（Ｖcc−Ｒ・ｉ0 ）
となる。一方、トランジスタＴｒB のコレクタ抵抗Ｒで
の電圧降下はＲ・（ｉ0 ＋Ｉ0 ）となり、出力線Ｄout
の電位ＶDoutは（Ｖcc−Ｒ（ｉ0 ＋Ｉ0 ））となる。
“０”の電位、データ線 notＤINが論理“１”の電位に
反転すると、トランジスタＴｒD の電流が０からＩ0 と
なり、トランジスタＴｒE の電流がＩ0 から０になる。
すると、カスケード配線部 notＤ1 はトランジスタＴｒ
E が電流を流さなくなるので、トランジスタＴｒC によ
り数十ｍＶ程度の電位分が充電されて（Ｖcc−２ＶBI）
となる。一方、カスケード配線部Ｄ1 は、トランジスタ
ＴｒD が電流Ｉ0 を流し始めるため、（Ｖcc−２ＶBI）
から数十ｍＶ程度の電位分が下がる。そのため、トラン
ジスタＴｒC には定電流源の電流ｉ0 が流れ、トランジ
スタＴｒB には、カスケード配線部Ｄ1の電流Ｉ0 と定
電流源の電流ｉ0 とが流れる。よって、トランジスタＴ
ｒC のコレクタ抵抗Ｒでの電圧降下はＲ・ｉ0 となり、
出力線 notＤout の電位ＶnDoutは（Ｖcc−Ｒ・ｉ0 ）
となる。一方、トランジスタＴｒB のコレクタ抵抗Ｒで
の電圧降下はＲ・（ｉ0 ＋Ｉ0 ）となり、出力線Ｄout
の電位ＶDoutは（Ｖcc−Ｒ（ｉ0 ＋Ｉ0 ））となる。
【００１６】以上、要するに、上記半導体記憶装置は、
センスアンプＳＡsec においてデータの論理状態を数十
ｍＶの振幅でセンスし、これをメインセンスアンプＳＡ
mainによりＩ0 ・Ｒの振幅まで増幅して出力することに
より、カスケード配線部Ｄ1， notＤ1 上では電位の変
動を小さく抑え、カスケード配線部Ｄ1 ， notＤ1 の金
属配線と半導体基板との間の寄生容量による反転速度の
低下を極力抑えようとしているのである。
センスアンプＳＡsec においてデータの論理状態を数十
ｍＶの振幅でセンスし、これをメインセンスアンプＳＡ
mainによりＩ0 ・Ｒの振幅まで増幅して出力することに
より、カスケード配線部Ｄ1， notＤ1 上では電位の変
動を小さく抑え、カスケード配線部Ｄ1 ， notＤ1 の金
属配線と半導体基板との間の寄生容量による反転速度の
低下を極力抑えようとしているのである。
【００１７】このことを図６をも参照しつつ少し具体的
に説明する。
に説明する。
【００１８】この図に示すようにカスケード配線部Ｄ1
， notＤ1 にはそれぞれ寄生容量ＣD1，ＣnD1 が存在
する。そのため、カスケード配線部Ｄ1 ， notＤ1 の電
位ＶD1，ＶnD1 の反転時間は次のように表される。 ｔ0 ＝ΔＶD1×ＣD1（またはＣnD1 ）／Ｉ0 ただし、ｔ0 は反転時間、ΔＶD1はカスケード配線部Ｄ
1 ， notＤ1 の電位変化分を示す。よって、電位変化分
ΔＶD1が小さければ、それだけ反転時間が短く、高速読
出しが可能となるのである。
， notＤ1 にはそれぞれ寄生容量ＣD1，ＣnD1 が存在
する。そのため、カスケード配線部Ｄ1 ， notＤ1 の電
位ＶD1，ＶnD1 の反転時間は次のように表される。 ｔ0 ＝ΔＶD1×ＣD1（またはＣnD1 ）／Ｉ0 ただし、ｔ0 は反転時間、ΔＶD1はカスケード配線部Ｄ
1 ， notＤ1 の電位変化分を示す。よって、電位変化分
ΔＶD1が小さければ、それだけ反転時間が短く、高速読
出しが可能となるのである。
【００１９】
【発明が解決しようとする課題】ところが、近年の半導
体記憶装置の、上述したような高速化により、データ読
出しサイクル期間がますます短縮される傾向にあるた
め、このサイクル期間中に活性化される回路のノイズに
よってＶccやＶssの変動が起きやすくなっており、これ
が高速読出しに対する新たな阻害要因となっている。
体記憶装置の、上述したような高速化により、データ読
出しサイクル期間がますます短縮される傾向にあるた
め、このサイクル期間中に活性化される回路のノイズに
よってＶccやＶssの変動が起きやすくなっており、これ
が高速読出しに対する新たな阻害要因となっている。
【００２０】すなわち、電源Ｖccの変動が無ければ、図
８に示すように、メインセンスアンプＳＡmainのセンス
出力がカスケード配線部Ｄ1 ， notＤ1 の反転に忠実に
追従する。
８に示すように、メインセンスアンプＳＡmainのセンス
出力がカスケード配線部Ｄ1 ， notＤ1 の反転に忠実に
追従する。
【００２１】しかし、データ線ＤIN， notＤINの電位反
転時に電源Ｖccの降下が発生すると、図９に示す不良現
象が発現する。この現象を解析すると次のようになる。
転時に電源Ｖccの降下が発生すると、図９に示す不良現
象が発現する。この現象を解析すると次のようになる。
【００２２】まず、図６に示すように、カスケード配線
部Ｄ1 ， notＤ1 に寄生容量ＣD1，ＣnD1 が存在すると
同時に、トランジスタＴｒB ，ＴｒC のベースと半導体
基板との間にも寄生容量ＣBaseが存在する。
部Ｄ1 ， notＤ1 に寄生容量ＣD1，ＣnD1 が存在すると
同時に、トランジスタＴｒB ，ＴｒC のベースと半導体
基板との間にも寄生容量ＣBaseが存在する。
【００２３】そして、電源Ｖccの変動が発生したとき、
カスケード配線部ＣD1， notＣD1及びトランジスタＴｒ
B ，ＴｒC のベース電位はその変動に追従することとな
るが、そのトランジスタＴｒB ，ＴｒC のベース電位変
動時間ｔ1 とカスケード配線部ＣD1， notＣD1における
電位変動時間ｔ2 とは、それぞれ、 ｔ1 ＝ＣBase×ΔＶcc／ｉ0 ´ ｔ2 ＝ＣD1（またはＣnD1 ）×ΔＶcc／Ｉ0 で表される。よって、電位変動時間ｔ1 ，ｔ2 は容量Ｃ
Base，ＣD1（またはＣnD1 ）の値が大きな決定要因にな
っているもので、この容量ＣBase，ＣD1（またはＣnD1
）に大小関係が存在するのが問題を生み出しているの
である。
カスケード配線部ＣD1， notＣD1及びトランジスタＴｒ
B ，ＴｒC のベース電位はその変動に追従することとな
るが、そのトランジスタＴｒB ，ＴｒC のベース電位変
動時間ｔ1 とカスケード配線部ＣD1， notＣD1における
電位変動時間ｔ2 とは、それぞれ、 ｔ1 ＝ＣBase×ΔＶcc／ｉ0 ´ ｔ2 ＝ＣD1（またはＣnD1 ）×ΔＶcc／Ｉ0 で表される。よって、電位変動時間ｔ1 ，ｔ2 は容量Ｃ
Base，ＣD1（またはＣnD1 ）の値が大きな決定要因にな
っているもので、この容量ＣBase，ＣD1（またはＣnD1
）に大小関係が存在するのが問題を生み出しているの
である。
【００２４】すなわち、カスケード配線部Ｄ1 ， notＤ
1 の寄生容量ＣD1，ＣnD1 はカスケード配線部Ｄ1 （ n
otＤ1 ）の引回しに要する配線容量Ｃl とセクションセ
ルアレイＣａ毎に必然的に付加されるバイポーラトラン
ジスタのコレクタ容量Ｃj とから大略構成され、メモリ
大容量化に伴うセンスアンプＳＡsec の多さ、そしてカ
スケードＤ1 ， notＤ1 のチップ上での長距離引回しの
ために、配線容量Ｃl、コレクタ容量Ｃj が共に大き
く、メインセンスアンプＳＡmainとの数やこれを構成す
るバイポーラトランジスタの個数からも明らかなよう
に、容量ＣBaseとＣD1（またはＣnD1 ）との間の大小関
係はＣBase＜ＣD1（またはＣnD1 ）というものとなる。
因みに、ＣD1（またはＣnD1 ）が２〜３ｐＦであるのに
対し、ＣBaseは０．１ｐＦ程度と非常に差がある。
1 の寄生容量ＣD1，ＣnD1 はカスケード配線部Ｄ1 （ n
otＤ1 ）の引回しに要する配線容量Ｃl とセクションセ
ルアレイＣａ毎に必然的に付加されるバイポーラトラン
ジスタのコレクタ容量Ｃj とから大略構成され、メモリ
大容量化に伴うセンスアンプＳＡsec の多さ、そしてカ
スケードＤ1 ， notＤ1 のチップ上での長距離引回しの
ために、配線容量Ｃl、コレクタ容量Ｃj が共に大き
く、メインセンスアンプＳＡmainとの数やこれを構成す
るバイポーラトランジスタの個数からも明らかなよう
に、容量ＣBaseとＣD1（またはＣnD1 ）との間の大小関
係はＣBase＜ＣD1（またはＣnD1 ）というものとなる。
因みに、ＣD1（またはＣnD1 ）が２〜３ｐＦであるのに
対し、ＣBaseは０．１ｐＦ程度と非常に差がある。
【００２５】この容量ＣBase，ＣD1（またはＣnD1 ）の
大小関係により電位変動時間ｔ1 ，ｔ2 間にも大小関係
（ｔ1 ＜ｔ2 ）が発生し、その差分Δｔに因り、トラン
ジスタＴｒB （またはＴｒC ）のベース・エミッタ間電
圧ＶBEの不足状態を生ずる。
大小関係により電位変動時間ｔ1 ，ｔ2 間にも大小関係
（ｔ1 ＜ｔ2 ）が発生し、その差分Δｔに因り、トラン
ジスタＴｒB （またはＴｒC ）のベース・エミッタ間電
圧ＶBEの不足状態を生ずる。
【００２６】ここで、ベース・エミッタ間電圧ＶBEは、 ＶBE＝ＶB −ＶE ＝（Ｖcc−ＶBI）−（Ｖcc−２ＶBI＋
α）＝ＶBI−α と表すことができる。αは未達の電位降下分（ΔＶ＞
α）であり、トランジスタＴｒB （またはＴｒC ）がオ
ン状態を維持するためには、 ＶBE≧ＶBI−α の関係
が満たさなければならないのに対し、電源Ｖccの降下が
生じたときには、トランジスタＴｒB （またはＴｒC ）
のベース電位がカスケード配線部Ｄ1 ， notＤ1 より速
く降下してしまうために、Δｔの間において、 ＶBE＜
ＶBI−α の状態が発生し、その間はトランジスタＴｒ
B （またはＴｒC ）がカットオフ状態となる。そのた
め、図９（ｃ）に示すように、かかるΔｔの期間はセン
ス出力ＶDout，ＶnDout が不定状態となり、データ読出
し不能となる。よって、データ読出しがそのΔｔの期間
だけ遅れ、その分、読出し速度が律速してしまうことと
なるのである。
α）＝ＶBI−α と表すことができる。αは未達の電位降下分（ΔＶ＞
α）であり、トランジスタＴｒB （またはＴｒC ）がオ
ン状態を維持するためには、 ＶBE≧ＶBI−α の関係
が満たさなければならないのに対し、電源Ｖccの降下が
生じたときには、トランジスタＴｒB （またはＴｒC ）
のベース電位がカスケード配線部Ｄ1 ， notＤ1 より速
く降下してしまうために、Δｔの間において、 ＶBE＜
ＶBI−α の状態が発生し、その間はトランジスタＴｒ
B （またはＴｒC ）がカットオフ状態となる。そのた
め、図９（ｃ）に示すように、かかるΔｔの期間はセン
ス出力ＶDout，ＶnDout が不定状態となり、データ読出
し不能となる。よって、データ読出しがそのΔｔの期間
だけ遅れ、その分、読出し速度が律速してしまうことと
なるのである。
【００２７】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは、電源Ｖ
ccの降下が発生してもメインセンスアンプの差動対のカ
ットオフ状態を生じさせず、もって読出し速度の律速を
防止し、高速読出しを維持することができる半導体記憶
装置を提供することにある。
みてなされたもので、その目的とするところは、電源Ｖ
ccの降下が発生してもメインセンスアンプの差動対のカ
ットオフ状態を生じさせず、もって読出し速度の律速を
防止し、高速読出しを維持することができる半導体記憶
装置を提供することにある。
【００２８】
【課題を解決するための手段】本発明の半導体記憶装置
は、各セクションセルアレイに対設され、それぞれ対応
するセクションセルアレイのデータをセンスする複数の
センスアンプと、この複数のセンスアンプの出力を共通
に接続するカスケード配線部と、このカスケード配線部
からのセンス出力を増幅するメインセンスアンプと、こ
のメインセンスアンプのデータ入力部を構成するバイポ
ーラトランジスタのベース電位の容量を補整する容量補
整素子とを備えている。
は、各セクションセルアレイに対設され、それぞれ対応
するセクションセルアレイのデータをセンスする複数の
センスアンプと、この複数のセンスアンプの出力を共通
に接続するカスケード配線部と、このカスケード配線部
からのセンス出力を増幅するメインセンスアンプと、こ
のメインセンスアンプのデータ入力部を構成するバイポ
ーラトランジスタのベース電位の容量を補整する容量補
整素子とを備えている。
【００２９】容量補整素子はカスケード配線部が主に容
量を形成している電位と同一電位に対して容量を形成す
る構成とすることができる。
量を形成している電位と同一電位に対して容量を形成す
る構成とすることができる。
【００３０】また、容量補整素子はｎチャネルＭＯＳト
ランジスタにより構成することができる。
ランジスタにより構成することができる。
【００３１】更に、この容量補整素子は高電位側電位が
降下したときのメインセンスアンプのバイポーラトラン
ジスタのベース電位の降下時間とカスケード配線部の電
位降下時間とを等しくするようにそのサイズを決定する
のが望ましい。
降下したときのメインセンスアンプのバイポーラトラン
ジスタのベース電位の降下時間とカスケード配線部の電
位降下時間とを等しくするようにそのサイズを決定する
のが望ましい。
【００３２】
【作用】本発明によれば、メインセンスアンプのデータ
入力部を構成するバイポーラトランジスタのベース電位
の容量が容量補整素子により補整することで、高電位側
電源電位の降下が発生したときのカスケード配線部の電
位降下時間とベース電位の降下時間とを等しく設定する
ことができるので、電源Ｖccの降下が発生してもメイン
センスアンプの差動対のカットオフ状態を生じさせず、
もって読出し速度の律速を防止し、高速読出しを維持す
ることができる。
入力部を構成するバイポーラトランジスタのベース電位
の容量が容量補整素子により補整することで、高電位側
電源電位の降下が発生したときのカスケード配線部の電
位降下時間とベース電位の降下時間とを等しく設定する
ことができるので、電源Ｖccの降下が発生してもメイン
センスアンプの差動対のカットオフ状態を生じさせず、
もって読出し速度の律速を防止し、高速読出しを維持す
ることができる。
【００３３】また、特に、容量補整素子をＭＯＳトラン
ジスタにより構成することで、その極薄いゲート絶縁膜
を誘電体として使用することができ、チップサイズの増
加を抑制することができる。
ジスタにより構成することで、その極薄いゲート絶縁膜
を誘電体として使用することができ、チップサイズの増
加を抑制することができる。
【００３４】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００３５】図１は本発明の一実施例に係る半導体記憶
装置の回路構成を示すものである。なお、この図におい
て図６に示すものと同一の構成要素については同一符号
を付してその説明は省略する。
装置の回路構成を示すものである。なお、この図におい
て図６に示すものと同一の構成要素については同一符号
を付してその説明は省略する。
【００３６】図１において、符号ＣBase´が本発明に係
る容量補整素子であり、この容量補整素子ＣBase´は、
メインセンスアンプＳＡmainのデータ入力端を構成する
差動対バイポーラトランジスタＴｒB ，ＴｒC のベース
とＧＮＤ電位（Ｖss）との間に設けられている。よっ
て、容量補整素子ＣBase´は寄生容量ＣBaseと並列に接
続される。
る容量補整素子であり、この容量補整素子ＣBase´は、
メインセンスアンプＳＡmainのデータ入力端を構成する
差動対バイポーラトランジスタＴｒB ，ＴｒC のベース
とＧＮＤ電位（Ｖss）との間に設けられている。よっ
て、容量補整素子ＣBase´は寄生容量ＣBaseと並列に接
続される。
【００３７】この容量補整素子ＣBase´は、ここではｎ
チャネルＭＯＳトランジスタＴｒGからなり、そのゲー
トがトランジスタＴｒB ，ＴｒC のベースに接続されて
おり、ソース及びドレインがＧＮＤ電位に接続されてい
る。よって、その誘電体はトランジスタＴｒG のゲート
酸化膜によって構成されることとなる。この容量補整素
子ＣBase´は高電位側電位が降下したときのトランジス
タＴｒB ，ＴｒC のベース電位の降下時間とカスケード
配線部Ｄ1 ， notＤ1 の電位降下時間とを等しくするよ
うにその容量値が設定される。
チャネルＭＯＳトランジスタＴｒGからなり、そのゲー
トがトランジスタＴｒB ，ＴｒC のベースに接続されて
おり、ソース及びドレインがＧＮＤ電位に接続されてい
る。よって、その誘電体はトランジスタＴｒG のゲート
酸化膜によって構成されることとなる。この容量補整素
子ＣBase´は高電位側電位が降下したときのトランジス
タＴｒB ，ＴｒC のベース電位の降下時間とカスケード
配線部Ｄ1 ， notＤ1 の電位降下時間とを等しくするよ
うにその容量値が設定される。
【００３８】よって、本実施例によれば、図２に示すよ
うに、電源Ｖccの降下が発生したとしても、電源Ｖccの
電位降下が発生したときのカスケード配線部Ｄ1 ， not
Ｄ1の電位降下時間ｔ2 とベース電位ＶB の降下時間ｔ1
とが等しくなる。
うに、電源Ｖccの降下が発生したとしても、電源Ｖccの
電位降下が発生したときのカスケード配線部Ｄ1 ， not
Ｄ1の電位降下時間ｔ2 とベース電位ＶB の降下時間ｔ1
とが等しくなる。
【００３９】これにより、電源Ｖccの降下を生じてもト
ランジスタＴｒB ，ＴｒC に関するベース・エミッタ間
電圧ＶBEについてＶBE≧ＶBI−α の関係を満足させる
ことができ、トランジスタＴｒB ，ＴｒC のオン状態を
維持することができる。
ランジスタＴｒB ，ＴｒC に関するベース・エミッタ間
電圧ＶBEについてＶBE≧ＶBI−α の関係を満足させる
ことができ、トランジスタＴｒB ，ＴｒC のオン状態を
維持することができる。
【００４０】したがって、図３に示すように、メインセ
ンスアンプＳＡmainの出力も不定状態になることはな
く、電源Ｖccの降下が発生してもトランジスタＴｒB ，
ＴｒCのカットオフ状態を生じさせず、もって読出し速
度の律速を防止し、高感度で高速の読出しが可能とな
る。
ンスアンプＳＡmainの出力も不定状態になることはな
く、電源Ｖccの降下が発生してもトランジスタＴｒB ，
ＴｒCのカットオフ状態を生じさせず、もって読出し速
度の律速を防止し、高感度で高速の読出しが可能とな
る。
【００４１】また、特に、容量補整素子をＭＯＳトラン
ジスタにより構成しており、そのゲート酸化膜からなる
薄い誘電体を有するため、占有面積が小さく、チップサ
イズの増大を抑制することができる。
ジスタにより構成しており、そのゲート酸化膜からなる
薄い誘電体を有するため、占有面積が小さく、チップサ
イズの増大を抑制することができる。
【００４２】特筆すべきことに、ＭＯＳトランジスタを
容量補整素子として使用する構成にすることで、ＭＯＳ
トランジスタの微細化に追従して、容量補整素子の微細
化も実現される。よって、この容量補整素子は、将来的
な更なるチップサイズの小形化あるいは高集積化を妨げ
るものとはならず、極めて有望で実用価値が高い。
容量補整素子として使用する構成にすることで、ＭＯＳ
トランジスタの微細化に追従して、容量補整素子の微細
化も実現される。よって、この容量補整素子は、将来的
な更なるチップサイズの小形化あるいは高集積化を妨げ
るものとはならず、極めて有望で実用価値が高い。
【００４３】以上、本発明の実施例について説明したが
本発明はこれに限定されるものではない。
本発明はこれに限定されるものではない。
【００４４】例えば、上記実施例では、容量補整素子が
ｎチャネルＭＯＳトランジスタにより構成されている
が、ｐチャネルＭＯＳトランジスタにより構成しても良
い。また、ＭＯＳに限らず、ＭＩＳ型トランジスタであ
れば採用することができる。
ｎチャネルＭＯＳトランジスタにより構成されている
が、ｐチャネルＭＯＳトランジスタにより構成しても良
い。また、ＭＯＳに限らず、ＭＩＳ型トランジスタであ
れば採用することができる。
【００４５】更に、トランジスタで構成することに限定
されず、カスケード配線部と同様の金属電極を基板上に
形成することによってコンデンサを構成するか、あるい
はトレンチ形コンデンサで構成するようにしても良い。
要するに、容量補整素子の形態は各種可能である。
されず、カスケード配線部と同様の金属電極を基板上に
形成することによってコンデンサを構成するか、あるい
はトレンチ形コンデンサで構成するようにしても良い。
要するに、容量補整素子の形態は各種可能である。
【００４６】また、上記実施例では容量補整素子は高電
位側電位が降下したときのメインセンスアンプのバイポ
ーラトランジスタのベース電位の降下時間ｔ1 とカスケ
ード配線部の電位降下時間ｔ2 とを等しくするようにそ
の容量値を設定しているが、ｔ1 ＞ｔ2 となるように設
定されていてもかまわない。
位側電位が降下したときのメインセンスアンプのバイポ
ーラトランジスタのベース電位の降下時間ｔ1 とカスケ
ード配線部の電位降下時間ｔ2 とを等しくするようにそ
の容量値を設定しているが、ｔ1 ＞ｔ2 となるように設
定されていてもかまわない。
【００４７】
【発明の効果】以上説明したように本発明によれば、メ
インセンスアンプのデータ入力部を構成するバイポーラ
トランジスタのベース電位の容量が容量補整素子により
補整することで、高電位側電源電位の降下が発生したと
きのカスケード配線部の電位降下時間とベース電位の降
下時間とを等しく設定することができるので、電源Ｖcc
の降下が発生してもメインセンスアンプの差動対のカッ
トオフ状態を生じさせず、もって読出し速度の律速を防
止し、高速読出しを維持することができる。
インセンスアンプのデータ入力部を構成するバイポーラ
トランジスタのベース電位の容量が容量補整素子により
補整することで、高電位側電源電位の降下が発生したと
きのカスケード配線部の電位降下時間とベース電位の降
下時間とを等しく設定することができるので、電源Ｖcc
の降下が発生してもメインセンスアンプの差動対のカッ
トオフ状態を生じさせず、もって読出し速度の律速を防
止し、高速読出しを維持することができる。
【００４８】また、特に、容量補整素子をＭＯＳトラン
ジスタにより構成することで、その極薄いゲート絶縁膜
を誘電体として使用することができ、チップサイズの増
加を抑制することができる。
ジスタにより構成することで、その極薄いゲート絶縁膜
を誘電体として使用することができ、チップサイズの増
加を抑制することができる。
【図１】本発明の一実施例に係る半導体記憶装置の容量
構成を示す回路図。
構成を示す回路図。
【図２】図１に示す装置において電源電位が降下した時
の、メインセンスアンプを構成する入力トランジスタの
ベース電位の降下並びにカスケード配線部の電位降下の
波形追従状態を示すタイムチャート。
の、メインセンスアンプを構成する入力トランジスタの
ベース電位の降下並びにカスケード配線部の電位降下の
波形追従状態を示すタイムチャート。
【図３】図１に示す装置において電源電位降下が発生し
た時のデータ線電位反転時におけるカスケード配線部の
電位とメインセンスアンプのセンス出力との波形追従状
態を示すタイムチャート。
た時のデータ線電位反転時におけるカスケード配線部の
電位とメインセンスアンプのセンス出力との波形追従状
態を示すタイムチャート。
【図４】従来のバイポーラトランジスタやＭＯＳトラン
ジスタ等により構成されるカスケードセンスアンプを用
いてセクションセルアレイのデータを読出すようになっ
ている半導体記憶装置の構成を示す回路図。
ジスタ等により構成されるカスケードセンスアンプを用
いてセクションセルアレイのデータを読出すようになっ
ている半導体記憶装置の構成を示す回路図。
【図５】図４に示す装置の基本動作を示すタイムチャー
ト。
ト。
【図６】図４に示す装置の容量構成を示す回路図。
【図７】図６に示す装置において電源電位が降下した時
の、メインセンスアンプを構成する入力トランジスタの
ベース電位の降下並びにカスケード配線部の電位降下の
波形追従状態を示すタイムチャート。
の、メインセンスアンプを構成する入力トランジスタの
ベース電位の降下並びにカスケード配線部の電位降下の
波形追従状態を示すタイムチャート。
【図８】図６に示す装置において電源電位降下が発生し
ていない時のデータ線電位反転時におけるカスケード配
線部の電位とメインセンスアンプのセンス出力との波形
追従状態を示すタイムチャート。
ていない時のデータ線電位反転時におけるカスケード配
線部の電位とメインセンスアンプのセンス出力との波形
追従状態を示すタイムチャート。
【図９】図６に示す装置において電源電位降下が発生し
た時のデータ線電位反転時におけるカスケード配線部の
電位とメインセンスアンプのセンス出力との波形追従状
態を示すタイムチャート。
た時のデータ線電位反転時におけるカスケード配線部の
電位とメインセンスアンプのセンス出力との波形追従状
態を示すタイムチャート。
Ｃａ セクションセルアレイ ＤIN， notＤIN データ線 ＳＡsec セクション別センスアンプ Ｄ1 ， notＤ1 カスケード配線部 ＣD1，ＣnD1 カスケード配線部の寄生容量 ＳＡmain メインセンスアンプ ＴｒB ，ＴｒC メインセンスアンプの入力バイポーラ
トランジスタ ＣBase メインセンスアンプの入力トランジスタのベー
ス寄生容量 ＣBase´ 容量補整素子 ＴｒG 容量補整素子としてのｎチャネルＭＯＳトラン
ジスタ
トランジスタ ＣBase メインセンスアンプの入力トランジスタのベー
ス寄生容量 ＣBase´ 容量補整素子 ＴｒG 容量補整素子としてのｎチャネルＭＯＳトラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中 村 健 一 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (4)
- 【請求項１】各セクションセルアレイに対設され、それ
ぞれ対応するセクションセルアレイのデータをセンスす
る複数のセクション別センスアンプと、 該複数のセクション別センスアンプの出力端を共通に接
続するカスケード配線部と、 該カスケード配線部からのセクション別センス出力を増
幅するメインセンスアンプと、 該メインセンスアンプのデータ入力端を構成するバイポ
ーラトランジスタのベース電位の容量を補整する容量補
整素子とを備えている半導体記憶装置。 - 【請求項２】容量補整素子はカスケード配線部が主に容
量を形成している電位と同一電位に対して容量を形成す
る素子により構成されている請求項１記載の半導体記憶
装置。 - 【請求項３】容量補整素子はｎチャネルＭＯＳトランジ
スタである請求項１、２のうちいずれか１項に記載の半
導体記憶装置。 - 【請求項４】容量補整素子は高電位側電位が降下したと
きのメインセンスアンプのバイポーラトランジスタのベ
ース電位の降下時間とカスケード配線部の電位降下時間
とを等しくするようにその容量値が決定されている請求
項１〜３のうちいずれか１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104799A JPH05303894A (ja) | 1992-04-23 | 1992-04-23 | 半導体記憶装置 |
| US08/051,305 US5345122A (en) | 1992-04-23 | 1993-04-22 | Cascade sense amplifier for reading out data stored in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104799A JPH05303894A (ja) | 1992-04-23 | 1992-04-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303894A true JPH05303894A (ja) | 1993-11-16 |
Family
ID=14390493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104799A Pending JPH05303894A (ja) | 1992-04-23 | 1992-04-23 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5345122A (ja) |
| JP (1) | JPH05303894A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3519499B2 (ja) * | 1995-05-11 | 2004-04-12 | 株式会社ルネサステクノロジ | 相補差動増幅器およびそれを備える半導体メモリ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299983A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
| JPH0344133A (ja) * | 1989-07-11 | 1991-02-26 | Nec Software Ltd | 集荷指示システム |
| JPH04120225A (ja) * | 1990-09-07 | 1992-04-21 | Kobe Steel Ltd | Ｔｉ―Ａｌ系合金の製造方法 |
| JPH05140669A (ja) * | 1991-11-15 | 1993-06-08 | Kobe Steel Ltd | 低酸素Ｔｉ−Ａｌ系合金およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4991141A (en) * | 1990-02-08 | 1991-02-05 | Texas Instruments Incorporated | Sense amplifier and method for sensing the outputs of static random access memory cells |
-
1992
- 1992-04-23 JP JP4104799A patent/JPH05303894A/ja active Pending
-
1993
- 1993-04-22 US US08/051,305 patent/US5345122A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299983A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
| JPH0344133A (ja) * | 1989-07-11 | 1991-02-26 | Nec Software Ltd | 集荷指示システム |
| JPH04120225A (ja) * | 1990-09-07 | 1992-04-21 | Kobe Steel Ltd | Ｔｉ―Ａｌ系合金の製造方法 |
| JPH05140669A (ja) * | 1991-11-15 | 1993-06-08 | Kobe Steel Ltd | 低酸素Ｔｉ−Ａｌ系合金およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5345122A (en) | 1994-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4604533A (en) | Sense amplifier | |
| US4527077A (en) | Output circuit of a semiconductor device | |
| KR900006191B1 (ko) | 반도체 기억장치 | |
| US5834974A (en) | Differential amplifier with reduced current consumption | |
| KR930000813B1 (ko) | 반도체기억장치 | |
| JPH08181598A (ja) | 半導体装置 | |
| JP3779341B2 (ja) | 半導体メモリ装置 | |
| JP3103154B2 (ja) | サンプル・ホールド回路 | |
| KR0135712B1 (ko) | 반도체 집적 회로 장치 | |
| EP0503524B1 (en) | Semiconductor memory device | |
| JPS62132419A (ja) | センス増幅器 | |
| JPH0462437B2 (ja) | ||
| US5508966A (en) | Sense amplifier circuit for semiconductor memory device | |
| US20060229839A1 (en) | Temperature sensing and monitoring technique for integrated circuit devices | |
| KR950006336B1 (ko) | 반도체 메모리장치의 전류센싱회로 | |
| US5412607A (en) | Semiconductor memory device | |
| JPH05303894A (ja) | 半導体記憶装置 | |
| JPH06168594A (ja) | 半導体記憶装置 | |
| KR100326236B1 (ko) | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 | |
| JP3461257B2 (ja) | 検出回路およびこの検出回路を用いた装置 | |
| JPH0241112B2 (ja) | ||
| JP3154502B2 (ja) | 信号増幅回路及びこれを用いた半導体メモリ装置 | |
| JPS6226114B2 (ja) | ||
| JPH0359520B2 (ja) | ||
| JP2006310871A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970318 |