JPS6226114B2 - - Google Patents
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- JPS6226114B2 JPS6226114B2 JP57232503A JP23250382A JPS6226114B2 JP S6226114 B2 JPS6226114 B2 JP S6226114B2 JP 57232503 A JP57232503 A JP 57232503A JP 23250382 A JP23250382 A JP 23250382A JP S6226114 B2 JPS6226114 B2 JP S6226114B2
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- Japan
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- power supply
- bit line
- transistor
- circuit
- memory device
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- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- 230000009291 secondary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特にスタテイ
ツク型メモリのビツト線プリチヤージ回路に関す
る。
ツク型メモリのビツト線プリチヤージ回路に関す
る。
第１図は、従来のスタテイツク型メモリの一部
を示すもので、Ｍはメモリセルアレイにおける１
個のメモリセル、Ｗは１本のワード線、Ｂおよび
は１対のビツト線、T1は上記１対のビツト線
に負荷回路として接続された通常オン状態のプリ
チヤージ用MOSトランジスタ、T2は１対のビツ
ト線選択用トランジスタ、ＣBはビツト線容量で
ある。上記メモリセルＭは、たとえば第２図に示
すように、２個の駆動用MOSトランジスタ２
１，２２と、２個の負荷用MOSトランジスタ２
３，２４と、２個の転送ゲート用MOSトランジ
スタ２５，２６とからなる。なお、上記トランジ
スタはそれぞれエンハスメント型であり、このう
ちトランジスタ２３および２４はＰチヤンネル形
であり、その他はＮチヤンネル形である。また、
ＶDDおよびＶSSは電源電位であり、ＶDD＞ＶSSの
関係にある。また、プリチヤージ用トランジスタ
T1は、それぞれゲートにＶDDが与えられて通常
オン状態になつている。
を示すもので、Ｍはメモリセルアレイにおける１
個のメモリセル、Ｗは１本のワード線、Ｂおよび
は１対のビツト線、T1は上記１対のビツト線
に負荷回路として接続された通常オン状態のプリ
チヤージ用MOSトランジスタ、T2は１対のビツ
ト線選択用トランジスタ、ＣBはビツト線容量で
ある。上記メモリセルＭは、たとえば第２図に示
すように、２個の駆動用MOSトランジスタ２
１，２２と、２個の負荷用MOSトランジスタ２
３，２４と、２個の転送ゲート用MOSトランジ
スタ２５，２６とからなる。なお、上記トランジ
スタはそれぞれエンハスメント型であり、このう
ちトランジスタ２３および２４はＰチヤンネル形
であり、その他はＮチヤンネル形である。また、
ＶDDおよびＶSSは電源電位であり、ＶDD＞ＶSSの
関係にある。また、プリチヤージ用トランジスタ
T1は、それぞれゲートにＶDDが与えられて通常
オン状態になつている。
いま、メモリセルＭが非選択のとき、ビツト線
容量ＣBはプリチヤージ用トランジスタT1により
充電され、ビツト線のハイレベル電位はＶDD−Ｖ
THNになつている。ここで、ＶTHNは、Ｎチヤンネ
ルMOSトランジスタの閾値電圧である。次に、
ビツト線選択用トランジスタT2がそのゲートに
列デコード出力Ｃ／Ｄが印加されてオン状態にさ
れ、ワード線Ｗが行デコーダにより選択駆動され
てメモリセルＭが選択されたとき、メモリセルＭ
における転送ゲート用トランジスタ２５，２６が
オンになり、メモリセルＭの記憶内容がビツト線
Ｂ，に読み出される。即ち、予めメモリセルＭ
においてトランジスタ２１がオン、トランジスタ
２２がオフであつたとすれば、メモリセル選択時
に一方のビツト線Ｂ→トランジスタ２５→トラン
ジスタ２１→ＶSS電源に電流が流れて上記ビツト
線Ｂはローレベル電位に低下する。そして、ビツ
ト線Ｂ，間の電位の変化（振幅）ΔＶBがセン
スアンプ（図示せず）によつてセンスされる。次
に、上記メモリセルＭとは記憶内容が逆の別のメ
モリセルが選択されたとすると、今度は他方のビ
ツト線がローレベル電位に低下し、一方のビツ
ト線Ｂが充電されてハイレベル電位に上昇し、ビ
ツト線Ｂ，の電位はたとえば第３図に示すよう
に遷移する。
容量ＣBはプリチヤージ用トランジスタT1により
充電され、ビツト線のハイレベル電位はＶDD−Ｖ
THNになつている。ここで、ＶTHNは、Ｎチヤンネ
ルMOSトランジスタの閾値電圧である。次に、
ビツト線選択用トランジスタT2がそのゲートに
列デコード出力Ｃ／Ｄが印加されてオン状態にさ
れ、ワード線Ｗが行デコーダにより選択駆動され
てメモリセルＭが選択されたとき、メモリセルＭ
における転送ゲート用トランジスタ２５，２６が
オンになり、メモリセルＭの記憶内容がビツト線
Ｂ，に読み出される。即ち、予めメモリセルＭ
においてトランジスタ２１がオン、トランジスタ
２２がオフであつたとすれば、メモリセル選択時
に一方のビツト線Ｂ→トランジスタ２５→トラン
ジスタ２１→ＶSS電源に電流が流れて上記ビツト
線Ｂはローレベル電位に低下する。そして、ビツ
ト線Ｂ，間の電位の変化（振幅）ΔＶBがセン
スアンプ（図示せず）によつてセンスされる。次
に、上記メモリセルＭとは記憶内容が逆の別のメ
モリセルが選択されたとすると、今度は他方のビ
ツト線がローレベル電位に低下し、一方のビツ
ト線Ｂが充電されてハイレベル電位に上昇し、ビ
ツト線Ｂ，の電位はたとえば第３図に示すよう
に遷移する。
いま、ビツト線のローレベル電位をＶBで表わ
すと、１つのプリチヤージトランジスタT1に流
る電流ｉBは ｉB＝βμＣＧ／２（ＶDD−ＶTHN−ＶB）２ …(1) 但し、β＝Ｗ／Ｌ（Ｗ；チヤンネル幅、Ｌ；チヤン ネル長） μ；移動度 ＣG；ゲート容量 で示される。ここで、プリチヤージ用トランジス
タT1は、基板バイアス効果によりＶTHNが基板バ
イアス零状態の値（約0.8V）よりもかなり大き
い値（約2.0V）になつており、ＶDD＝5Vとした
場合にＶB＝ＶDD−ＶTHN3Vになる。このよう
に、ＶBが3V付近まで低い値になるにつれて容量
ＣBに対する充電能力が急激に減少し、上記容量
ＣBの充電時間は長くなり、ビツト線電位遷移時
間が大幅に増加する。これを避けるためにビツト
線電位振幅ΔＶBを大きくとれば、読み出し速度
の低下をまねくことになる。また、プリチヤージ
用トランジスタT1にＰチヤンネルのものを用い
れば、その閾値電圧ＶTHPには基板バイアス効果
はなく、そのゲート・ソースには一定の電圧ＶDD
がかかるので、ビツト線電流ｉBを大きくとれ、
ビツト線容量ＣBの充電時間を早めることが可能
である。しかし、この場合にはビツト線電位のハ
イレベル電位はＶDDまで上がり、ビツト線選択用
トランジスタT2の通過電圧がＶDD−ＶTHNである
ことを考えると、ビツト線電位振幅はＶDDから
（ＶDD−ＶTHN−ＶB）へと大きくとらざるを得
ず、前述したように読み出し速度の低下をまねく
ことになる。そこで、ビツト線選択用トランジス
タT2としてＰチヤンネルのものを用いればその
通過電圧を高くすることができるが、メモリセル
Ｍへのデータ書き込みに際して問題が生じる。こ
の問題が生じないように、ビツト線選択用トラン
ジスタT2としてＮチヤンネルのものとＰチヤン
ネルのものとを並列に用いることが考えられる
が、回路が複雑になり、半導体チツプ上の占有面
積が増え、上記並列トランジスタによる容量増加
がメモリ動作の高速化に対して不利になる。
すと、１つのプリチヤージトランジスタT1に流
る電流ｉBは ｉB＝βμＣＧ／２（ＶDD−ＶTHN−ＶB）２ …(1) 但し、β＝Ｗ／Ｌ（Ｗ；チヤンネル幅、Ｌ；チヤン ネル長） μ；移動度 ＣG；ゲート容量 で示される。ここで、プリチヤージ用トランジス
タT1は、基板バイアス効果によりＶTHNが基板バ
イアス零状態の値（約0.8V）よりもかなり大き
い値（約2.0V）になつており、ＶDD＝5Vとした
場合にＶB＝ＶDD−ＶTHN3Vになる。このよう
に、ＶBが3V付近まで低い値になるにつれて容量
ＣBに対する充電能力が急激に減少し、上記容量
ＣBの充電時間は長くなり、ビツト線電位遷移時
間が大幅に増加する。これを避けるためにビツト
線電位振幅ΔＶBを大きくとれば、読み出し速度
の低下をまねくことになる。また、プリチヤージ
用トランジスタT1にＰチヤンネルのものを用い
れば、その閾値電圧ＶTHPには基板バイアス効果
はなく、そのゲート・ソースには一定の電圧ＶDD
がかかるので、ビツト線電流ｉBを大きくとれ、
ビツト線容量ＣBの充電時間を早めることが可能
である。しかし、この場合にはビツト線電位のハ
イレベル電位はＶDDまで上がり、ビツト線選択用
トランジスタT2の通過電圧がＶDD−ＶTHNである
ことを考えると、ビツト線電位振幅はＶDDから
（ＶDD−ＶTHN−ＶB）へと大きくとらざるを得
ず、前述したように読み出し速度の低下をまねく
ことになる。そこで、ビツト線選択用トランジス
タT2としてＰチヤンネルのものを用いればその
通過電圧を高くすることができるが、メモリセル
Ｍへのデータ書き込みに際して問題が生じる。こ
の問題が生じないように、ビツト線選択用トラン
ジスタT2としてＮチヤンネルのものとＰチヤン
ネルのものとを並列に用いることが考えられる
が、回路が複雑になり、半導体チツプ上の占有面
積が増え、上記並列トランジスタによる容量増加
がメモリ動作の高速化に対して不利になる。
本発明は上記の事情に鑑みてなされてもので、
ビツト線電位振幅が小さく、しかもビツト線充電
時間が小さく、読み出し速度の高速化が可能な半
導体記憶装置を提供するものである。
ビツト線電位振幅が小さく、しかもビツト線充電
時間が小さく、読み出し速度の高速化が可能な半
導体記憶装置を提供するものである。
即ち、本発明の半導体記憶装置は、メモリセル
アレイにおける各ビツト線に負荷回路として接続
される通常オン状態のプリチヤージ回路を、第１
電源にドレインおよびゲートが接続されソースが
ビツト線に接続されたＮチヤンネルトランジスタ
と、ドレインが上記ビツト線に接続されゲートが
第２電源に接続され、ソースに所定の電源回路か
ら前記第１電源の電位より低い所定電圧が供給さ
れるＰチヤンネルトランジスタとにより構成した
ことを特徴とするものである。
アレイにおける各ビツト線に負荷回路として接続
される通常オン状態のプリチヤージ回路を、第１
電源にドレインおよびゲートが接続されソースが
ビツト線に接続されたＮチヤンネルトランジスタ
と、ドレインが上記ビツト線に接続されゲートが
第２電源に接続され、ソースに所定の電源回路か
ら前記第１電源の電位より低い所定電圧が供給さ
れるＰチヤンネルトランジスタとにより構成した
ことを特徴とするものである。
これによつて、ビツト線をローレベルからハイ
レベルに遷移させるときに、先ず駆動能力の大き
いＮチヤンネルトランジスタによつてビツト線が
充電され、ビツト線電位が所定値付近になるとＰ
チヤンネルトランジスタの駆動能力が加算されて
ビツト線電位の立ち上がりが急峻になる。したが
つて、ビツト線電位遷移時間が小さくなり、また
ビツト線のハイレベル電位は第１電源より小さい
ので、読み出し速度の高速化が可能になる。
レベルに遷移させるときに、先ず駆動能力の大き
いＮチヤンネルトランジスタによつてビツト線が
充電され、ビツト線電位が所定値付近になるとＰ
チヤンネルトランジスタの駆動能力が加算されて
ビツト線電位の立ち上がりが急峻になる。したが
つて、ビツト線電位遷移時間が小さくなり、また
ビツト線のハイレベル電位は第１電源より小さい
ので、読み出し速度の高速化が可能になる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第４図はスタテイツク型メモリの一部を示すも
ので、第１図を参照して前述したメモリに比べて
プリチヤージ用トランジスタ部を変更すると共に
電源回路４０を付加したものであり、その他は同
じであるので第４図中第１図中と同一符号を付し
てその説明を省略し、以下異なる部分を中心に説
明する。プリチヤージ回路４１は、１個のＮチヤ
ンネルトランジスタＴNと１個のＰチヤンネルト
ランジスタＴPとからなる。即ち、上記Ｎチヤン
ネルトランジスタＴNは、ドレインおよびゲート
がＶDD電源に接続され、ソースがビツト線に接続
されており、前記ＰチヤンネルトランジスタＴP
は、ドレインがビツト線に接続され、ゲートがＶ
SS電源（たとえば接地電位であつてＶSS（ＶDD）
に接続され、ソースが電源回路４０の出力ノード
Ｎに接続されている。この電源回路４０は、ＶDD
電源が与えられており、たとえばNPN形のバイ
ポーラトランジスタを用いてＶDD電圧より低い電
圧を出力するものである。即ち、電源回路４１に
おいて、Q1およびQ2はダーリントン接続された
第１および第２のNPNトランジスタであつてそ
れぞれコレクタがＶDD電源に接続されており、第
２のトランジスタQ2のベース・エミツタ間に抵
抗R1が接続され、エミツタは抵抗R2およびＮチ
ヤンネルトランジスタT3よりなる定電流源を介
してＶSS電源に接続され、前記エミツタが出力ノ
ードＮとなつている。上記Ｎチヤンネルトランジ
スタT3は、メモリチツプのエネーブル時にゲー
トに“１”論理レベルのCE信号が与えられてオ
ンになり、メモリチツプのデイセーブル時にゲー
トに“０”論理レベルが与えられてオフになる。
ので、第１図を参照して前述したメモリに比べて
プリチヤージ用トランジスタ部を変更すると共に
電源回路４０を付加したものであり、その他は同
じであるので第４図中第１図中と同一符号を付し
てその説明を省略し、以下異なる部分を中心に説
明する。プリチヤージ回路４１は、１個のＮチヤ
ンネルトランジスタＴNと１個のＰチヤンネルト
ランジスタＴPとからなる。即ち、上記Ｎチヤン
ネルトランジスタＴNは、ドレインおよびゲート
がＶDD電源に接続され、ソースがビツト線に接続
されており、前記ＰチヤンネルトランジスタＴP
は、ドレインがビツト線に接続され、ゲートがＶ
SS電源（たとえば接地電位であつてＶSS（ＶDD）
に接続され、ソースが電源回路４０の出力ノード
Ｎに接続されている。この電源回路４０は、ＶDD
電源が与えられており、たとえばNPN形のバイ
ポーラトランジスタを用いてＶDD電圧より低い電
圧を出力するものである。即ち、電源回路４１に
おいて、Q1およびQ2はダーリントン接続された
第１および第２のNPNトランジスタであつてそ
れぞれコレクタがＶDD電源に接続されており、第
２のトランジスタQ2のベース・エミツタ間に抵
抗R1が接続され、エミツタは抵抗R2およびＮチ
ヤンネルトランジスタT3よりなる定電流源を介
してＶSS電源に接続され、前記エミツタが出力ノ
ードＮとなつている。上記Ｎチヤンネルトランジ
スタT3は、メモリチツプのエネーブル時にゲー
トに“１”論理レベルのCE信号が与えられてオ
ンになり、メモリチツプのデイセーブル時にゲー
トに“０”論理レベルが与えられてオフになる。
したがつて、メモリデイセーブル時には、電源
回路４０はオフ状態になつてスタンドバイ電流は
流れない。これに対して、メモリエネーブル時に
は、電源回路４０はオン状態になり、出力電圧は
ＶDDは−2Vf3.4になる。ここで、ＶfはNPNト
ランジスタにおけるベース・エミツタ間PN接合
の順方向電圧（約0.8V）であり、上記出力電圧
はプリチヤージ回路４１におけるＮチヤンネルト
ランジスタＴNのソース電位（ＶDD−ＶTHN）
3Vより僅かに高めになつている。
回路４０はオフ状態になつてスタンドバイ電流は
流れない。これに対して、メモリエネーブル時に
は、電源回路４０はオン状態になり、出力電圧は
ＶDDは−2Vf3.4になる。ここで、ＶfはNPNト
ランジスタにおけるベース・エミツタ間PN接合
の順方向電圧（約0.8V）であり、上記出力電圧
はプリチヤージ回路４１におけるＮチヤンネルト
ランジスタＴNのソース電位（ＶDD−ＶTHN）
3Vより僅かに高めになつている。
なお、上記メモリを製造するCMOSプロセスに
おいては、上述のNPN形トランジスタQ1，Q2を
比較的容易に実現可能であり、そのベース・エミ
ツタ間電圧Ｖfは安定であるので出力電圧は安定
であり、しかもその駆動能力は大きいので、
MOSトランジスタのみで構成する場合よりも性
能の良い電源回路４０が実現可能である。
おいては、上述のNPN形トランジスタQ1，Q2を
比較的容易に実現可能であり、そのベース・エミ
ツタ間電圧Ｖfは安定であるので出力電圧は安定
であり、しかもその駆動能力は大きいので、
MOSトランジスタのみで構成する場合よりも性
能の良い電源回路４０が実現可能である。
上述したようなメモリにおいては、通常オン状
態のプリチヤージ回路４１によつてそれぞれ対応
するビツト線Ｂ又はの電位をローレベルからハ
イレベルへ遷移させるときに、先ず駆動能力の大
きいＮチヤンネルトランジスタＴNによる充電が
行なわれ、ビツト線電位が上昇してＶDD−ＶTHN
付近になると、ＰチヤンネルトランジスタＴPに
よる駆動能力が加算される。したがつて、ビツト
線充電時間が短かくなり、ビツト線電位の立ち上
がりが急峻になる。この様子を第５図中に実線で
示しており、一点鎖線はＮチヤンネルトランジス
タのみによる従来の立ち上がり特性、点線はメモ
リセルＭから低電位データを読み出すときのビツ
ト線電位の立ち下がり特性を示している。したが
つて、センスアンプによるデータセンス点、つま
りビツト線電位立ち上がり特性とビツト線電位立
ち上がり特性との交点が従来のt1からt0へと変化
し、その分だけ従来よりも高速にアクセスするこ
とが可能になる。また、ビツト線電位のハイレベ
ルはＶDD電位より低くほぼＶDD−2Vfであるの
で、ビツト線電位振幅は小さい。
態のプリチヤージ回路４１によつてそれぞれ対応
するビツト線Ｂ又はの電位をローレベルからハ
イレベルへ遷移させるときに、先ず駆動能力の大
きいＮチヤンネルトランジスタＴNによる充電が
行なわれ、ビツト線電位が上昇してＶDD−ＶTHN
付近になると、ＰチヤンネルトランジスタＴPに
よる駆動能力が加算される。したがつて、ビツト
線充電時間が短かくなり、ビツト線電位の立ち上
がりが急峻になる。この様子を第５図中に実線で
示しており、一点鎖線はＮチヤンネルトランジス
タのみによる従来の立ち上がり特性、点線はメモ
リセルＭから低電位データを読み出すときのビツ
ト線電位の立ち下がり特性を示している。したが
つて、センスアンプによるデータセンス点、つま
りビツト線電位立ち上がり特性とビツト線電位立
ち上がり特性との交点が従来のt1からt0へと変化
し、その分だけ従来よりも高速にアクセスするこ
とが可能になる。また、ビツト線電位のハイレベ
ルはＶDD電位より低くほぼＶDD−2Vfであるの
で、ビツト線電位振幅は小さい。
なお、第５図に示した特性は、プリチヤージ回
路４１におけるＰチヤンネルトランジスタＴPの
チヤンネル幅ＷPを10μｍ、Ｎチヤンネルトラン
ジスタＴNのチヤンネル幅ＷNを５μｍとした場合
であるが、この値はメモリセルにおけるMOSト
ランジスタのデメンジヨンと密接な関係がある。
路４１におけるＰチヤンネルトランジスタＴPの
チヤンネル幅ＷPを10μｍ、Ｎチヤンネルトラン
ジスタＴNのチヤンネル幅ＷNを５μｍとした場合
であるが、この値はメモリセルにおけるMOSト
ランジスタのデメンジヨンと密接な関係がある。
また、メモリセルＭへのデータ書き込み時に
は、ビツト線を接地電位に落とす必要があるので
プリチヤージ回路４１からビツト線への供給電流
が増加するが、モビリテイーの差によりｎチヤン
ネルトランジスタのｇnの方がＰチヤンネルのＩn
より大きい為、上記供給電流の殆んどはＮチヤン
ネルトランジスタＴNから流れる。したがつて、
書き込み時に電源回路４０に負担をかけることは
ない。
は、ビツト線を接地電位に落とす必要があるので
プリチヤージ回路４１からビツト線への供給電流
が増加するが、モビリテイーの差によりｎチヤン
ネルトランジスタのｇnの方がＰチヤンネルのＩn
より大きい為、上記供給電流の殆んどはＮチヤン
ネルトランジスタＴNから流れる。したがつて、
書き込み時に電源回路４０に負担をかけることは
ない。
また、電源回路４０は、メモリセルアレイの各
ビツト線に接続されたプリチヤージ回路の全てに
共通に電源電圧を供給するものであり、第６図に
示すようにメモリセルアレイ６０の両側に電流供
給部（NPN形トランジスタQ1，Q2および抵抗
R1）６１と定電流源６２とを分散して配置して両
者間にワード線方向に沿う電源供給線６３を配置
している。このようにすれば、一般に長い電源供
給線６３における電位が、メモリセルアレイ６０
の内側に電源回路を配置した場合に必要とする電
源供給線における電位よりも安定するので望まし
い。
ビツト線に接続されたプリチヤージ回路の全てに
共通に電源電圧を供給するものであり、第６図に
示すようにメモリセルアレイ６０の両側に電流供
給部（NPN形トランジスタQ1，Q2および抵抗
R1）６１と定電流源６２とを分散して配置して両
者間にワード線方向に沿う電源供給線６３を配置
している。このようにすれば、一般に長い電源供
給線６３における電位が、メモリセルアレイ６０
の内側に電源回路を配置した場合に必要とする電
源供給線における電位よりも安定するので望まし
い。
また、プリチヤージ回路におけるＮチヤンネル
トランジスタＴNとＰチヤンネルトランジスタＴP
とを第６図に示すようにメモリセルアレイ６０の
両側に分散して配置する方が片側にまとめて配置
するよりも望ましい。これは、各ビツト線Ｂ，
は実際には浮遊容量と配線抵抗との分布定数ライ
ンとなつており、その一端側（片側）からプリチ
ヤージ回路により充電する場合に比べて、これと
同等の駆動能力を有するプリチヤージ回路をビツ
ト線両端側に分離配置して両端部から充電する方
がビツト線電位遷移時間が理論的に１／４に短縮
されるからである。
トランジスタＴNとＰチヤンネルトランジスタＴP
とを第６図に示すようにメモリセルアレイ６０の
両側に分散して配置する方が片側にまとめて配置
するよりも望ましい。これは、各ビツト線Ｂ，
は実際には浮遊容量と配線抵抗との分布定数ライ
ンとなつており、その一端側（片側）からプリチ
ヤージ回路により充電する場合に比べて、これと
同等の駆動能力を有するプリチヤージ回路をビツ
ト線両端側に分離配置して両端部から充電する方
がビツト線電位遷移時間が理論的に１／４に短縮
されるからである。
また、前述したようなプリチヤージ回路によれ
ば、ビツト線のハイレベルがＶDD−2Vf以上には
ならない。したがつて、メモリセルＭにおける転
送ゲート用トランジスタ（第３図２５，２６）の
ドレイン電圧も低い。このことは、スケーリング
によりMOSトランジスタを微細化した場合にお
けるホツトエレクトロンなどの問題点に対して従
来同様のMOS構造のままで解消し得ることにな
る。換言すれば、転送ゲート用トランジスタ２
５，２６に対してスケーリング時に発生する問題
点に対する考慮が不必要であり、メモリの設計に
おけるパターンレイアウトが容易になり、プロセ
スにおける工程数の増加を必要としないなどの副
次的な効果がある。
ば、ビツト線のハイレベルがＶDD−2Vf以上には
ならない。したがつて、メモリセルＭにおける転
送ゲート用トランジスタ（第３図２５，２６）の
ドレイン電圧も低い。このことは、スケーリング
によりMOSトランジスタを微細化した場合にお
けるホツトエレクトロンなどの問題点に対して従
来同様のMOS構造のままで解消し得ることにな
る。換言すれば、転送ゲート用トランジスタ２
５，２６に対してスケーリング時に発生する問題
点に対する考慮が不必要であり、メモリの設計に
おけるパターンレイアウトが容易になり、プロセ
スにおける工程数の増加を必要としないなどの副
次的な効果がある。
上述したように本発明の半導体記憶装置によれ
ば、ビツト線電位振幅が小さく、しかもビツト線
充電時間が小さくなるので、読み出し速度の高速
化を実現することができる。
ば、ビツト線電位振幅が小さく、しかもビツト線
充電時間が小さくなるので、読み出し速度の高速
化を実現することができる。
第１図は従来のスタテイツク型メモリの一部を
示す構成説明図、第２図は第１図のメモリセルを
取り出してその一例を示す回路図、第３図は第１
図のメモリの読み出しデータの変化に伴なうビツ
ト線レベル遷移の一例を示す図、第４図は本発明
に係る半導体記憶装置の一実施例の一部を示す構
成説明図、第５図は第４図のビツト線レベル遷移
の一例を示す図、第６図は本発明の他の実施例を
示す構成説明図である。 Ｍ…メモリセル、Ｂ，…ビツト線、Ｗ…ワー
ド線、ＴN…Ｎチヤンネルトランジスタ、ＴP…Ｐ
チヤンネルトランジスタ、Q1，Q2…NPN形トラ
ンジスタ、R1…抵抗、４０…電源回路、４１…
プリチヤージ回路、６０…メモリセルアレイ、６
１…電流供給部、６２…定電流源、６３…電源供
給線。
示す構成説明図、第２図は第１図のメモリセルを
取り出してその一例を示す回路図、第３図は第１
図のメモリの読み出しデータの変化に伴なうビツ
ト線レベル遷移の一例を示す図、第４図は本発明
に係る半導体記憶装置の一実施例の一部を示す構
成説明図、第５図は第４図のビツト線レベル遷移
の一例を示す図、第６図は本発明の他の実施例を
示す構成説明図である。 Ｍ…メモリセル、Ｂ，…ビツト線、Ｗ…ワー
ド線、ＴN…Ｎチヤンネルトランジスタ、ＴP…Ｐ
チヤンネルトランジスタ、Q1，Q2…NPN形トラ
ンジスタ、R1…抵抗、４０…電源回路、４１…
プリチヤージ回路、６０…メモリセルアレイ、６
１…電流供給部、６２…定電流源、６３…電源供
給線。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイにおける各ビツト線の負荷
回路として通常オン状態のプリチヤージ回路が接
続される半導体記憶装置において、上記プリチヤ
ージ回路は、第１電源にドレインおよびゲートが
接続されソースがビツト線に接続されたＮチヤン
ネルのMOSトランジスタと、ドレインが上記ビ
ツト線に接続されゲートが第２電源に接続されソ
ースに所定の電源回路から前記第１電源の電位よ
り低い所定電圧が供給されるＰチヤンネルの
MOSトランジスタとを具備することを特徴とす
る半導体記憶装置。 ２ 前記電源回路の出力電圧は、第１電源の電位
ＶDDと前記ＮチヤンネルのMOSトランジスタの
閾値電圧ＶTHNとの差（ＶDD−ＶTHN）にほぼ等し
いことを特徴とする前記特許請求の範囲第１項記
載の半導体記憶装置。 ３ 前記電源回路は、バイポーラトランジスタの
PN接合の順方向電圧を用いて出力電圧を決定す
ることを特徴とする前記特許請求の範囲第１項記
載の半導体記憶装置。 ４ 前記電源回路は、第１電源にコレクタが接続
されてダーリントン接続された第１、第２の
NPN形トランジスタおよび上記第２のトランジ
スタのベース・エミツタ間に接続された抵抗から
なる電流供給部と、この電流供給部にバイアスを
与える定電流源とを具備し、上記第２のトランジ
スタのエミツタから出力電圧を供給することを特
徴とする前記特許請求の範囲第３項記載の半導体
記憶装置。 ５ 前記定電流源は、チツプエネーブル信号によ
りオン状態に制御され、スタンドバイ時にはオフ
状態に制御されることを特徴とする前記特許請求
の範囲第４項記載の半導体記憶装置。 ６ 前記電流供給源および定電流源は、この両者
間の接続がメモリセルアレイのワード線方向に沿
つて配置される電源供給線によりなされることを
特徴とする前記特許請求の範囲第４項記載の半導
体記憶装置。 ７ 前記プリチヤージ回路のＮチヤンネルトラン
ジスタおよびＰチヤンネルトランジスタは、メモ
リセルアレイを間にして互いに反対側に分散して
配置されてなることを特徴とする前記特許請求の
範囲第１項または第６項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232503A JPS59116986A (ja) | 1982-12-23 | 1982-12-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232503A JPS59116986A (ja) | 1982-12-23 | 1982-12-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116986A JPS59116986A (ja) | 1984-07-06 |
| JPS6226114B2 true JPS6226114B2 (ja) | 1987-06-06 |
Family
ID=16940342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232503A Granted JPS59116986A (ja) | 1982-12-23 | 1982-12-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116986A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754167A (en) * | 1985-04-04 | 1988-06-28 | Cecil Conkle | Programmable reference voltage generator for a read only memory |
| US4751680A (en) * | 1986-03-03 | 1988-06-14 | Motorola, Inc. | Bit line equalization in a memory |
| JPH01211394A (ja) * | 1988-02-19 | 1989-08-24 | Sony Corp | メモリ装置 |
| KR910007740B1 (ko) * | 1989-05-02 | 1991-09-30 | 삼성전자 주식회사 | 비트라인 안정화를 위한 전원전압 추적회로 |
-
1982
- 1982-12-23 JP JP57232503A patent/JPS59116986A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116986A (ja) | 1984-07-06 |
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