JPS61142594A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、大容量ダイナミック屋半導体記憶装置に関し
、特に高速の動作速度を実現しようとするものである。

〔発明の背景〕

半導体記ｔ！１装置において高速性と大容量化を実現す
るためにメモリセルｆ：絶縁ゲート型電界効果トランジ
スタ（以下ではＭＩＳ）ランジスタと記載する。）によ
り構成し、記憶セルと信号の授受を行なう周辺回路はバ
イポーラトランジスタを含んで構成したものとして特開
昭５５−１２９９９４号公報、特開昭５６−５８１９３
号公報、特開昭５７−２３３５６４　、特開昭５９−７
５４８７号公、報に示されたものが挙げられる。このう
ち、特開昭５５−１２９９９４号公報、特開昭５６−５
８１９３号公報、特開昭５７−２３３５６４に示された
発明によれば、スタティック型半導体記憶装置において
大容量と高速動作が実現できる。

しかし、スタティック型半導体記憶装置では。

記憶情報を保持するためメモリセルをフリップ７０ツブ
で構成する。すなわちメモリセルｔＭＩ８トランジスタ
で構成しても例釆ば第１図に示したように各セルに４個
のＭＩｓトランジスタを必要とする。このためメモリセ
ルの占有面積が大きく。

大容量化が図りにくい。

一方１％開昭５９−７５４８７号公報には、メモリセル
をピット機とワード線間にドレイン・ソースが接続され
たＭＩＳトランジスタで構成したテ−パ・アイソレーテ
ッド型ダイナミックＲＡＭ等のワード線駆動回路に大電
流を流す必要のある半導体記憶装置において、バイポー
ラトランジスタからなる駆動回路を用いる事により、大
容量化と高速動作が実現できることが述べられている。

上記テーパアイル−テッド型ダイナミックＲＡＭのメモ
リセルは、１個のＭＩＳ）ランジスタで構成されている
ため、上記スタティック几ＡＭに比べると大容量化の点
では有利である。

しかし、高速性を保ったまま大容量化をさらに進めると
、上記ワード線駆動回路に流れる電流が増大するので高
信頼性を保つため該ワード線駆動回路に用いるバイポー
ラトランジスタを大きな寸法にしなくてはならなくなり
、チップ面積の増大を招いてしまう。したがって大容量
化の利点が損なわれる。

〔発明の目的〕

本発明は、上記欠点に鑑みてなされたもので。

その目的は、高速でかつ大容量の半導体記憶装置を提供
することにある。

〔発明の概要〕

本発明によれば、・ＩＨ報を記憶するメモリセルと該メ
モリセルとの間で信号の授受を行なう周辺回路金有する
半導体記憶装置において、メモリセルとして少数のＭＩ
Ｓトランジスタで構成可能なダイナミック型メモリセル
のうち特にワード線を通してセルに大きな電流の流れる
ことのないメモリセルを用い、上記周辺回路をパイボー
２トランジスタを含んで構成することにより、高速動作
と大容量化を実現する。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第２図は、メモリセルにＭＩＳ）ランジスタで構成した
ダイナミック型メモリセル会用いて大容量化を図り、該
メモリセルとの間で信号の授受を行なう周辺回路にバイ
ポーラトランジスタ金倉んで構成して両速化を実現した
本発明によるＮピットダイナミック型半導体記憶装置の
ｌ実施例のブロック図である。６はメモリセルアレーを
示す。

該メモリセルアレー６には、ｉ本のワード線Ｗとｊ本の
データ線りが交差配列され、該ワード線とデータ線の交
点のうちＮ個にメモリセルＣが配置されている。アドレ
スバッフ１回路５Ｘ、５Ｙには各々アドレス人力Ｘｏ　
＝Ｘ、、Ｙｏ−Ｙ−が入力され、その出力が、デコーダ
・ドライバ回路８Ｘ、８Ｙに伝達される。該デコーダ・
ドライバ回路８Ｘ、８Ｙのうち８ｘによりワード線が、
８Ｙにより書き込み・読み出し回路７が駆動されメモリ
セルアレー６内の選択され九メモリセルＣへの情報の誉
き込みあるいは該メモリセルＣからの情報の読み出しを
行なう。９は書き込み・読み出し制御回路で、該回路９
は、チップセレクト信号Ｃ８、書き込み動作制御信号Ｗ
Ｅ、入力信号ＤＩによって前記デコーダ・−ドライバ回
路８Ｘ。

８Ｙ、４き込み・読み出し回路７．出力回路１０ｔ−Ｉ
ｆｔ制御する。該出力回路１０は、前記薔き込み・読み
出し回路７により読み出されたｆｆ！を報を外部へ出力
するための回路である。なお上記書き込み・読み出し回
路７は、後述するように、その一部を。

デコーダ・ドライバ回路８Ｙと反対側のメモリセルアレ
ー６の端に配置して、デコーダ・ドライバ回路８Ｙρ為
らの制−７ｇ号をメモリセルアレー６の上を通して制御
することもできる。第２図においては、Ｘ系のアドレス
人力Ｘｏ〜Ｘ、と、Ｙ系のアドレス人力Ｙ　ｏ　＝　Ｙ
−と金別々の入力端子より入力しているが、これらの入
力端子を共用とし時間差を設けて入力する方式、いわゆ
るＩアドレスマルチプレックス方式′を採用することも
できる。

又、以下の実Ｎ例では、外部インタフェイスは、エミッ
タ結合ロジック（以下でＵＥＣＬと記す。）レベルとす
るが１本発明はトランジスタトランジスタロジック（以
下ではＴＴＬと記す。）にも応用できる。なお、以下に
示す実施例では、メモリセルＣとして第３図に、示す１
個のＭ工Ｓトランジスタを用いたダイナミック型メモリ
セルｔ−ｍいるが、本発明は、該メモリセルを用いる事
に限足されるものではなく、例えば第４図に示す３個の
ＭＩＳト９ンジスタｒ用いたメモリセル等、ワード線が
Ｍ工Ｓトランジスタのゲートに接続されたダイナミック
型メモリセルに対しても実施できる。

これらのメモリセルは、従来より、周辺回路を含めてＭ
工Ｓトランジスタで構成したダイナミック型半尋体記憶
装置に用いられてきたもので、大容量メモリーの将来、
テレビジョン学会誌、３３ｐｐ、　４６６−４７３　、
６　（１９７９）　、　　あるいは伊藤・角内：高集積
ダイナミックＲＡＭ実現の基礎となるメモリセルの設計
１日経エレクトロニクス、ｐｐ、１６９−１９３．７（
１９８３）に詳細がある。なお。

＄３図、第４図のメモリセルは、ＰチャンネルＭＩＳ　
トランジスタを用いて構成することもできる。

以下では、上記各回路のうち、書き込み・読み出し回路
７および出力回路ｌＯにりき具体的に説明する。なお、
デコーダ・ドライバ回路８Ｘに用いてワード線を駆動す
るのに効果的なバイポーラトランジスタを含む回路につ
いては、′駆動回路ｌと称する筆者らによる先願の特許
願に実施例がある。

まず第５図、第６図に示したセンス回路１１と上記出力
回路１０につき説明する。該センス回路１１は、後述す
る督き込み回路１２と合わせて前記書き込み・読み出し
回路７を構成する回路で、情報の読み出し・動作と後述
する再書き込み動作を行なう。該センス回路１１は前記
メモリセルアレー６中の一対のｆ−タａＤ、Ｄ毎に設置
されるサブセンス回路１１ｆ９により構成されている。

該サブセンス回路ｌＩＳにおいてＨＰはプリチャージ回
路、ＳＡＩは第１の差ｗＪ噌巾器、８Ａ２はｄＸ２の差
動増巾器でめる該サブセンス回路１１８の出力は、抵抗
几３．Ｒ４を通して接地された出力線０．０を通してバ
イポーラトランジスタを含む出力回路１０に伝達される
。出力回路１０の構成例を第６図に示す。なお、第１の
差ｍ増巾器ＳＡＩにおけるＮチャンネルＭＩＤ）ランジ
スタＱ１７゜Ｑ１９は従来、センスアンプと称するもの
で、ＰチャンネルＭＩＳトランジスタＱ１６．Ｑ１８は
従来、アクティブリストア回路と称するものであるが、
これらは−ｄの増巾器なのでここでは総称して第１の差
動増巾器ＳＡＩと称する。

次に、第５図、ｓ６図に示した上記センス回路１１なら
びに出力回路ｌＯによる読み出し動作を第７図を用いて
説明する。読み出し動作を始めるにあたり％第１の差動
増巾器ＳＡＩに接続された充電＠Ｈならびに放電線りの
電位をＭＩ８）ランジスタＱ１６〜Ｑ１９がオフする電
位たとえば’Ｖｚｍ　　に設定して該第１の差動増巾器
８Ａ１をオフし、プリチャージ信号φＰを高レベルに設
定してプリチャージ回路ＨＰを起動しておく。この結果
プリチャージ信号φＰにより、ＮチャンネルＭＩＳトラ
ンジスタＱｌｌ、Ｑ１２．Ｑ１３が導通し、Ｄｏ　、Ｄ
ｏ　ｈるいはＤｔ　、Ｄｔ等のデータ線対は短絡される
とともにプリチャージ電圧Ｖｇに電位が設定される。該
プリチャージ電圧ＶＩＥは、負電源Ｖ　ｚ　ｍの電圧の
約半分の値にしておく。チップセレクト信号Ｃ８が低レ
ベルとなり読み出し動作が始まると該チップセレクト信
号Ｃ８を検出してグリチャージ信号φｔを立ち下げプリ
チャージ回路ＨＰをオフし、前記アドレス信号Ｘ、、％
Ｘ、。

Ｙｏ〜Ｙ、によって選択されたワード線Ｗｏ　とＹ選択
信号φτ０を高レベルに遷移させる。このとき第５図に
示されていない非選択のワード線ならびに非選択のデー
タ線対り、Ｄｌ等のＹ選択信号φＴ１等は低レベルに設
定する。ワードｍｌ　Ｗ　ｏの電位が高レベルとなると
、Ｗｅに接続されたすべてのメモリセル２（第３図）の
ＭＩ８トランジスタＱ８が導通し、容ｔＣｍと該メモリ
セル２の接続されたデータ線との間に電荷が流れて該デ
ータ線電位がわずかに変動する。データ線対Ｄｏ　、　
Ｄ。

に注目すると上記の結果、データｌｌ１ｌ　Ｄ　ｏの電
位が変動し、データ線Ｄｏの電位は前記プリチャージ電
圧ｖｍのまま変化しない。例えばデータ線り。

とワード＄ＩＷｏ　とに接続されたメモリセルの容量Ｃ
Ｂに高レベルの電位（ＯＶ）が蓄えられていたとすると
ｓ７図の実線で示したように該データ線Ｄｏの電位は、
Ｄｏの電位よりわずかに高くなる。

その結果抵抗几４を通して前記第２の差動増巾器ＳＡ２
のＭＩＳ）ランジスタＱ２１を流れる電流が、抵抗Ｒ３
を通してＭＩ　８　）ランジスタＱ２２に流れる電流よ
り多くなり、出力＠０の電位は、出力線０の電位より低
レベルに遷移する。このときデータ線対Ｄｏ　、Ｄｏ以
外の非選択データ線対に接続された第２の差動増巾器Ｓ
Ａ２は、φ！１等のＹ選択信号が低レベルにあるため動
作しない。

出力線０．０に生じた電位差は、第６図に示した出力回
路１０に伝達され、バイポーラトランジスタＱ５０．Ｑ
５１のベースに電位差が生じる。出力線０．０の電位は
、バイポーラトランジスタＱ５０．ダイオードＱＤＩ、
ならびにバイポーラトランジスタＱ５１．　ダイオード
ＱＤ２によりそれぞれベースエミッタ間順方向電圧Ｖ　
ｓ　ｍの２倍、約１．６Ｖ下がってバイボー２トランジ
スタＱ５２゜Ｑ５３のベースに印加される。ここでは出
力線０の′電位が出力線０より高いため、バイポーラト
ランジスタＱ５２がオンし、バイポーラトランジスタＱ
５３がオフする。この丸め、定電流源工３による電流は
主にバイポーラトランジスタＱ５２を通して流れ、バイ
ポーラトランジスタＱ５４のベース成位が上昇し、出力
ＤＯに高レベルが出力される。該出力回路ｌＯにおいて
パイボーラド２ンジスタＱ５０．Ｑ５１．ダイオードＱ
ＤＩ、ＱＤ２により出力線電位を下げたのは、バイポー
ラトランジスタＱ５２．Ｑ５３の飽和を防ぐためである
。

又、これらバイポーラトランジスタＱ５０．Ｑ５１、に
よって、配線２６．２７の容量は、第２の差動増巾器Ｓ
Ａ２の負荷としてはおよそ該バイポーラトランジスタの
直流電流増巾率６１１分の−に軽減される。この事は高
速化を促進するとともにレイアウトの自由度を増す。な
お、上記出力回路１０において出力線ＯＩＯの電位差の
検出はバイポーラトランジスタＱ５２．Ｑ５３によって
行なわれる。このため、出力線０．０に生ずる電位差を
数ｉ　０ｍＶという小さな電位差のうちより検出し出力
できる。又、出力トランジスタＱ５４にバイポーラトラ
ンジスタを用いたことにより、大きな駆動能力を容易に
得ることができる。以上の読み出し動作の説明では、出
力ＤＯに高レベルが出力される。いわゆる１１読み出し
”について説明したが、第７図に破線で示した出力ＤＯ
に低レベルが出力される＠Ｏ読み出し”についても同様
である。

該出力回路１０を多少変更する事により、第２図の制御
信号発生回路９の信号を用いて待機時あるいは、後述す
る書き込み動作時に出力ＤＯの電位を制御することも可
能である。さらに、データ線毎に、いわゆるダミーセル
を設け、ワード線が立ち上る時のデータ線とのカップリ
ングによる雑音を低減したｎ、”ｏａ、み出し”と″ｌ
読み出し”の信号量を等しくしたりできることはもちろ
んである。又、プリチャージ回路ＨＰは、プリチャージ
信号φｐ、プリチャージ電圧ｖＩを適当に設定すること
によりＰチャンネルＭＩＤ）ランジスタで構成すること
も可能である。ところで１本実施例では、メモリセルに
第３図の２を用いた。このようなメモリセルにおいては
、よく知られているように、読み出し動作時に再書き込
み動作が必要となる。つまり前記読み出し動作では、ワ
ード線電位が高レベルに遷移すると、該ワード線に接続
されたすべてのメモリセルにおいてメモリセル容量Ｃ−
と、データ線の間が短絡され、該メモリセル容ｊｔ　Ｃ
ｓの電位が変化する。このため、記憶情報を保持するに
は、メモリセル容量Ｃｍの電位を回復する必要がるる。

それには、全てのデータ線対についてデータ線対に生じ
た微小電位差を増巾し、高電位側のデータ線電位をＯｖ
に、低電位側のデータ線電位をＶｍｍに遷移して該デー
タ線に短絡されたメモリセル容量Ｃ１の電位を回復すれ
ばよい。本実施例では、第１の差動増巾器ＳＡＩにより
、上記再書き込み動作を行なう。すなわち、第７図にお
いて、データ線対に微小な電位差が生じたのち、駆動回
路１５．１６により第１０差動増巾器ＳＡＩに接続され
ている光電線ＨをＯｖに、放ｔｌＬをＶｍｍに駆動する
。このとき、クリップ７０ツブを成す１対のＰチャンネ
ルＭＩ８トランジスタＱ１６．Ｑｌｇのうち、ゲートが
低電位側のデータ線に接続されたＰチャンネルＭＩＳ）
ランジスタの相互コンダクタンスｇ、は、ゲートが鳩電
位側のデータ線に接続されたＰチャンネル間工Ｓトラン
ジスタの相互コンダクタンスｇ、より大きく、又、フリ
ップ７０ツブを成す１対のＮチャンネルＭＩ８）う／ジ
スタＱ１７．Ｑ１９のうち、ゲートが高く位側のデータ
線に接続されたＮチャンネルＭＩＳ）ランジスタの相互
コンターフタンスｇ１は、ゲートが低電位側のデータ線
に接続されたＮチャンネルＭ工Ｓトランジスタの相互コ
ンダクタンスｇ、より大きい。し次がって高電位側のデ
ータ、線には、充電線Ｈより１流が流れ込み、低電位側
のデータ線からは、放電線り全通して電流が流れ出す。

その結果データ線対に生じた微小な電位差は増巾され、
上記相互コンダクタンスの差は増大して高電位側のデー
タ勝１位はＯｖに、低電位側のデータ線電位はｖｇｇま
で達して前記再書き込み動作が成される。上記４１の差
動増巾器ＳＡＩは、ＭＩＳ）ランジスタで構成したため
占有面積が小さく、データ線対の間に容易にレイアウト
することができる。又％ＰチャンネルＭｊＳ）ランジス
タＱ１６．Ｑ１８によりデータ線を充電し、Ｎチャンネ
ルＭＩＳ）ランジスタＱ１７．Ｑ１９によりデータ線を
放電するので。

データ線の電位をＭＩＳ）ランジスタのしきい電圧に依
らずに電源電圧いっばいに増巾できる。このためメモリ
セル容量Ｃｇに再書き込みするレベルが旨くなり、α線
によるソフトエ２−にも強くなる。ところで、上記再−
Ｉき込み動作の終了時には、データ線対のうち片方の電
位はＯｖになるため非選択のデータ線に接続されたＭＩ
ＳトランジスタのＱ２１６るいはＱ２２ゲートと出力線
に接続された接点には、＄２の差動増巾器ＳＡ２の設計
によっては、これらのＭＩＳ）ッ／ジスタのしきい電圧
Ｖ　ｔ　１以上の電圧のかかる場合がるる。その場合に
は、出力線０，０の容量が増して読み出し動作に悪影響
の出ることもあり得る。そのときには、出力線０，０の
電位がＭ■ＳトランジスタＱ２１．Ｑ２２のしきい電圧
Ｖ　ｔ　ｍ以上に下がらないように抵抗几３．ル４、第
２０差動増巾器ＳＡ２を設計すればよい。

以上のように、本実施例においては、データ線対毎に差
動増巾器を２つ設けて、４１の差動増巾器ＳＡＩにより
再書き込み動作を行ない、第２０差動増巾器ＳＡ２によ
り出力線０．０を通して出力回路１０へ情ｍｔ−ｇみ出
す、出力回路１０では。

前記したように出力線０．０へ読み出された電位差をバ
イポーラトランジスタにより高感度でかつ高速に検出し
出力できる。したがって、再書き込み用の第１の差動増
巾器ＳＡＩが動作する以前に第２の差動増巾器８Ａ２を
斧して出力ＤＯを得ることが可能でろる。なお、第５図
に示したように。

渠２の差動増巾器ＳＡ２では、データ線対をＭＩＳトラ
ンジスタＱ２１とＱ２２のゲートに廣続しているので、
データ線を通して該第２の差動増巾器ＳＡ２に電流が流
れない。このため、第１の差動増巾器ＳＡＩが起動する
以前に第２の差動増巾器ＳＡ２を起動してもデータ線電
位が変動せず、第１の差動増巾器ＳＡＩの誤動作を招く
おそれはない。さらに、ワード線ｔ−高レベルとしたま
ま第２の惹動増巾器を起動するφｙＱ　＋　φ！１等Ｙ
選択信号を切り換えると、出力線０．０には、新しく起
動された第２の差動増巾器につながるデータ線対から１
ｎ報が読み出される。したがってワード線を高レベルと
したまま、Ｙ選択信号を切り換えることにより、該ワー
ド線に接続されたメモリセルの情報を続けて読み出すこ
とができる。すなわちよく知られているページモード動
作やスタティック力２ムモードの動作が可能となる。こ
れらの動作については、馬場・望月・宮坂：メモリ・シ
ステムを容易に高速化できるスタティック・コラム方式
６４にダイナミックＲＡＭ、　　日経エレクトロニクス
％ｐｐ、１５３−１７５％９（１９８３）に詳細がある
。

ところで、前記したように第６図に示した出力回路１０
は、第２０差動増巾器ＳＡ２により出力線０，０に生じ
た電位差が、数１０ｍＶに達すれば動作する。しかし、
バイポーラトランジスタの特性によっては、出力線０．
０の電位差をある程度大きくする必要のある場合がある
。低速にすることなくこれを実現するには％第８図に示
したように、バイポー２トランジスタｔｔんで構成した
第３の差動増巾器ＳＡ３を膜数のデータ線毎に設けると
よい。第８図において、出力線Ｏｓ−，０＋あるいはＯ
ｓ、０２は、複数のデータ線対毎に設けた、レベルシフ
ト回路Ｌ８．第３の差動増巾器ＳＡ３を通して出力回路
１０に接続される。なお第８図において、レベルシフト
回路ＬＳは、第３の差動増巾器８Ａ３のバイポーラトラ
ンジスタＱ３０．Ｑ３１ｔ−飽和させないように、出力
線０１　ｅ　０１や（ｈ、ｃｈの電位を各々均等に下げ
るためのものでめる。第３の差動増巾器ＳＡ３は。

ＭＩ８）ランジスタＱ３２のゲートに印加される信号φ
１又はφ１等で制御される。例えば、データ線対Ｄ　ｌ
　＃　Ｄ　１に接続されているメモリセルが選択される
ときには、φ７１　、φ１を高レベルに遷移すれば、出
力線Ｏｓ　、Ｏｔの電位差として読み出された該メモリ
セルからの情報が、第３の差動増巾器によって出力回路
ｌＯへ伝達される。同じくデータＩＩ！Ｄ３＃Ｄ３に読
み出された情報を出力回路１０へ伝達するときには、φ
Ｙ３とφ２を高レベルに遷移すればよい。以上のような
構成によると、出力回路１０の人力に必要な電位差が大
きい場合にも、バイポーラトランジスタで構成した第３
の差動増巾器８Ａ３により高速な読み出しができる。又
、出力線Ｏ１Ｏを複数のデータ線ごとく設けることで、
第２の差動増巾器ＳＡ２に接続される出力線の配線容量
も小さくすることができる。

なお、第５図においては、第２０差動増巾器をＭＩＳ）
ランジスタで構成した。しかし、データ線ピッチ内に収
めることが可能であれば、第９図のように第２０差動増
巾器をバイポーラトランジスタを含んで構成してもよい
。第９図のようにバイポーラトランジスタのベースにデ
ータ線対を直接接続すると、データ線の電位差を高感度
に検出できる。ただし、前記したＭＩＳ）ランジスタの
ゲートに接続する場合と異なり、データ線からバイポー
ラトランジスタのベース電流を供給しなくてはならない
。該ベース電流はメモリセルの蓄積電荷ではまかなえな
いためこの場合には５４１の差動増巾器ＳＡＩが起動さ
れて前記ベース電流が供給できる状態とした後、第２の
差動増巾器８Ａ２を起動する必要がある。又、バイポー
ラトランジスタＱ２４．Ｑ２５の飽和が問題となる場合
にはデータ線り、Ｄにレベルシフト回路を設置してもよ
い。

第１θ図は、第５図に示した第１０差動増巾器８Ａ１の
駆動回路１５．１６の構成例である。第１０図において
光電線Ｈは、ＰチャンネルＭＩＳトランジスタＱ３４と
バイポーラトランジスタＱ３６を通して接地され、放電
線りは、ＮチャンネルｒＶＩ８）ランジスタＱ３７とバ
イポーラトランジスタＱ３９を通して負゛ＩＬ１１１ｉ
ｖ■に接続されている。又、バイポーラトランジスタＱ
３６とＱ３９のベースには、ベース電流制御用のＭＩＤ
）ランジスタＱ３５．Ｑ３８をそれぞれ接続しである。

第７図に示したように読み出し動作以前にはプリチャー
ジ信号φＰは高レベルにあるため、ＮチャンネルＭＩ８
トランジスタＱｌｓにより充電線Ｈと放電線ＬＦｉ短絡
され、光電線りと放電線Ｈの電位はほぼ１　／　２　Ｖ
ｍｍとなり第１の差動増巾器ＳＡＩは非動作状態にある
。このとき、駆動信号φ口１を高レベル、φ口１を低レ
ベルに設定し、＊ｄＩＳトランジスタＱ３４．Ｑ３７、
バイボー２トランジスタＱ３６．Ｑ３９を非導通状態と
しておく。

そのため、充電線Ｈと放電ＭＬを短絡しても電源ｖ■へ
貫通電流が流れることはない。読み出し動作が始まり、
プリチャージ信号φｔが低レベルとなり１選択ワード線
の電位が高レベルとなってデータ線対に微小な電位差が
生じた後に駆動信号φ口ｌを低レベルに、φ口１を高レ
ベルに遷移する。この結果、ＰチャシネルＭＩＳトラン
ジスタＱ３４とＱ３５が導通してバイポーラトランジス
タＱ３６とＭＩ８）う／ジスタＱ３４を通して充電線Ｈ
から高レベルにあるデータ線に電流が流れる。又、Ｎチ
ャンネルＭＩ８）？ンジスタＱ３７とＱ３８が導通して
低レベルにあるデータ線より放電＃Ｌを通じて負ｔ！Ｌ
源へ電流が流れる。こうして第１の差動増巾器ＳＡＩに
より、データ線対の電位差が増巾されてデータ線対り、
Ｄのうち高レベルのものは、Ｏｖに、低レベルのものは
、Ｖ１鳶に電位が達する。第１θ図に示した駆動回路１
５゜１６では、ＭＩＳトランジスタと、パイボー２トラ
ンジスタを並列に設置したため、データ線をバイポーラ
トランジスタで高速に充放′成できると同時に、最終的
なデータ線電位をＭＩＳトランジスタで電源電圧に等し
くすることができる。さらに、駆動能力の大きいバイポ
ーラトランジスタを用いることにより、ＭＩＤ）ランジ
スタのみで構成するよりも小さい占有面積で構成するこ
とができる。

なお、バイポーラトランジスタＱ３６とＱ３９のベース
に電荷が蓄積すると動作速度の低下を招く場合がある。

その場合には破線で示したＮチャンネルＭＩ８）ランジ
スタＱ３５ＢとＰチャンネルＭＩＳトランジスタＱ３８
Ｂを付加すればよい。

又、ＮチャンネルＭＩ８トランジスタＱ３８のドレイン
を接地してバイポーラトランジスタＱ３９のベース電流
を大きくすることも場合によっては可能である。その場
合には、バイポーラトランジスタＱ３９が飽和する可能
性かめるが、ベースに抵抗をそう人したり、ＭＩ８）ラ
ンジスタＱ３８の相互コンダクタンスｇ、を適当に選ん
だりあるいはＱ３８のドレイ／を接地するのではなく、
負１１　源Ｖ　ｘ　ｍとＯｖとの間の適当な電位に選ぶ
ことにより飽和を防止できる。

第１１図は、書き込み回路１２の構成例である。

書き込み回路１２は、データ線Ｄ１＋　Ｄｓ等に接続さ
れた第１の入力綴工と、データ線り、Ｄ、等に接続され
た第２の入力機ｆと、データ線対に各各直列に接続され
たＭＩ８）９ンジスタＱ４０〜Ｑ４３より構成される。

第１２図を用いてワード線Ｗ１　とデータ線Ｄ１とに接
続されたメモリセル２人に記憶されている情報＠１″を
“０”に書き換える場合につき、上記書き込み回路１２
の動作を説明する。′０”を書き込む場合には、書き込
み線工の電位をｖ■に、Ｉの電位をＯｖにする。

この状態で、前記読み出し動作を開始する。読み出し動
作が始まり、ワード線Ｗ１の電位が高レベルに遷移する
とデータ線対に電位差が生じ、第１の差動増巾器により
該電位差の増巾が開始される。

この時点で書き込み信号φｉｔｗを高レベルに遷移する
。その結果、データ線対、Ｄ　Ｉ　＋　Ｄ　Ｉの電位は
、督き込み線Ｉ、Ｉを通じて各々、低レベルと高レベル
に遷移し、データＩＩ　Ｄ　ｉの電位がメモリセル２人
に伝達されて該メモリセルに低レベル、すなわち１０”
が書き込まれる。上記動作において、書き込み信号φｍ
ｗが高レベルに遷移しても、非選択メモリセルが接続さ
れ九データ線対ＤＢ　ｍ　ＤＩ等のＹ選択信号φ！３等
は低レベルにあるため、該データ線に接続されたＭＩ８
ト；ＦンジスタＱ４２゜Ｑ４３に相当するトランジスタ
は非導通であり。

ワード１ｉｆｔ　Ｋ接続された非選択のメモリセルに情
報が１き込まれることはない。なお、書き込み信号φｍ
Ｗは、チップ外より印加される書き込み動作制御信号Ｗ
ｍより発生する。信号φＲＷの発生方法はよく知られて
いるので省略する。なお、第１２図に示した書き込み動
作例では、第１の差動増巾器８Ａ１が動作を開始してか
ら齋き込み信号φ鳳ｗを高レベルへ遷移したが、ａ信号
φ凰Ｗのタイミングは、必要に応じて早めてもよい。さ
らに書き込み信号φｍｙと選択ワード線を高レベルとし
たままＹ）ｌ！択倍信号切り換えると、一本のワード線
に接続されたメモリセルに連続に書き込みを行なうこと
も可能である。この際書き込む情報に応じて書き込み線
工、■の電位を切り換える事はもちろんでらる。

以上説明してきたように、メモリセルにＭＩＳトランジ
スタで構成されたダイナミック型のメモリセルを用い、
該メモリセルとの間で信号の授受を行なう周辺回路をバ
イボー２トランジスタを含んで構成することにより大容
量で高速動作の可能な半導体記憶装置を実現できる。し
かし、記憶容量を非常に大きくすると、データ線が長く
なりデータ線容量が増大する。よく知られているように
。

データ線に読み出される増巾直前の信号量Ｖ、、。

はメモリセル容量を０１％データ線容量をＣＤとしてＣ
ｓ／（Ｃ＊＋Ｃｏ　）に比例する。メモリセル容量Ｃｍ
を大きくすることでデータ線容量ＣＤの増大をおざなう
事Ｆｉ集積度の点から一般には限度がろる。したがって
データ線容量Ｃｏが増大すると、前記信号量Ｌ＋、が減
少する。信号量Ｖ　＠　Ｉ　ｇが減少すると信頼性の低
下はもちろん、その他にも前記第１の差動増巾器８Ａ１
に人力される初期の電位差が小さくなり、読み出し動作
速度の低下を招く等の問題が生じる場合がある。さらに
データ線容量ＣＤの増大は、第２０差動増巾器ＳＡ２に
よる再書き込み動作の時間の増加を招く場合もめる。デ
ータ線番ｆＣＤの増大に伴なう問題点は。

従来の半導体記憶装置においても指摘され、解決法の一
つとしてメモリセルアレーをデータ線方向に分けて設置
しデータ線を分割する方式が知られており、特開昭５７
−１９８５９２号等にお′いてその具体例が開示されて
いる。データ線を分割する方式は、本発明による周辺回
路にバイポーラトランジスタを含むダイナミック型半導
体記憶装置に対しても応用できる。第１３図と第１４図
にその一実施例を示す。第１３図においては、メモリセ
ルアレーをデータ線方向に２つのサブアレーに分割し該
サブアレーの各々に書き込み回路１２．センス回路１１
を設置して２つのブロックＡとＢに分ける。各々のブロ
ックからの出力線Ｏｉ、Ｏえ。

Ｏｓ　、Ｏｓ　Ｆｉ４１４図に示す出力回路２０に入力
される。４き込みあるいは読み出し動作を行なうときに
は、アレー上を通過するＹ選択信号φ丁はブロックＡの
一対のデータ線とブロックＢの一対のデータ線の各々の
書き込み回路１２８と４１の差動増巾器ＳＡＩに同時に
印加され、どちらのブロックを選択するかはアドレス信
号より発生するブロック選択信号φ■、とφｉａｍとで
制御する。

書き込み動作においては書き込み信号φＩ？および入力
線駆動信号φＷ、φＷは、ブロック選択信号φＩＩＩＡ
　＋φａｌｌｌｌ　とＡＮＤ論理をとって蓄き込み回路
１２へ印加される。したがって、Ｙ選択信号φ丁の印加
されているデータ線対のうち、ブロックＡの方のデータ
線対のメモリセルへ書き込みをするにはブロック選択信
号φ■１を高レベルにしφ１１を低レベルとしてブロッ
クＢを選択する場合には、φＩＩｍを高レベルとしてφ
ｌムを低レベルとすればブロックの選択ができる。又、
読み出し動作においては、第２の差動増巾器８Ａ２のｌ
ｄ　Ｉ　Ｓ　）ランジスタＱ２３と負電源Ｖ　ｍ　ｚと
の間にＮチャンネルＭＩＳ）、ｙンジスタを設置してブ
ロック選択信号によりどちらかの第２差動増巾器ＳＡ２
を動作させる。例えば、ブロック選択信号φ■＾を高レ
ベルとし、φａｍｓ　’ｆｒ：低レベルとすれば、φＴ
で選択された２りの差動増巾器８Ａ２のうちブロックＡ
のもののみが動作し、出力線０＾。

０１に電位差が読み出される。出力線０Ａ１０＆又はＯ
ｎ　、０ＩＩＫ！Ｉ！み出された電位差は、第１４図の
出力回路２０へ伝えられる。該出力回路２０においては
、ＮチャンネルＭ　Ｉ　Ｓ　）ランジスタＱ６４．Ｑ６
５により２つのブロックからの出力線対のどちらかを選
択して出力する。例えば、ブロック選択信号φ■１を低
レベルとしてφ８ａｍを高レベルとすれば、ＭＩＳ）？
ンジスタＱ６４が非導通、Ｑ６５と導通となり、バイポ
ーラトランジスタＱ６２．Ｑ６３により出力線Ｏｓ　、
Ｏｓの′電位差が増巾される。第１４図において、ＬＳ
は、バイポーラトランジスタ飽和防止用レベルシフト回
路であり、出力線Ｏ＾、０えとＯｎ、Ｏｍの電位差を変
えずに下げる回路である。該回路は例えば第６図におい
て出力線０．０の電位を下げたようにバイポーラトラン
ジスタを用いて容易に構成できる。なお、ＭＩＤ）ラン
ジスタＱ６４．Ｑ６５にバイポーラトランジスタを用い
ることも可能でるる。そのときにはパイボー２トランジ
スタを飽和させるようにφ３８Ａ、φｓｍｓのレベルを
変換する必要がある。

以上説明してきた実施例においては、負荷抵抗を、ＭＩ
８トランジスタに置き換える等の種々の変更の可能な事
はもちろんである。又１以上の実施例においてｄ、デー
タ線に情報を読み出す以前に、データ線の電位を電源電
圧のほぼ半分、約１Ｖｌｇに設定した。この方式は、消
費成力の低減に有効であるが、従来のダイナミック型半
導体記憶装置で用いられてきたようにデータ線電位を正
電源電圧（ｇＣＬではＯＶ、’１’ＴＬではＶｃｃ）に
設定する方式にも本発明は応用できる。その他事発明の
主旨を変えない範囲で禰々変形して実施可能な事はもち
ろんである。

〔発明の効果〕

以上述べたよプに本発明によれば、メモリセルとして少
数のＭＩＳ）う／ジスタで構成可能なダイナミック型メ
モリセルのうち特にワード線を通してセルに大きな電流
の流れることのないメモリセルで用いて、周辺回路をバ
イポーラトランジスタｋｔんで構成することｌこより、
メモリセルアレ−の面積を低減して大容量化を容易にし
、バイポーラトランジスタの高駆動能力と微小信号検出
能力を生かした高速動作が可能である。

【図面の簡単な説明】

第１図は、従来より知られているＭ工Ｓトランジスタで
構成したスタテック型メモリセルの回路図、第２図は本
発明による半導体記憶装置の一例を示すブロック図、第
３図、第４図は従来より知られているダイナミック型メ
モリセルの回路図。 ５ｇ５図は５ｇ２図中のセンス回路１１の例を示す回路
図、第６図は第２図中の出力回路１０の例を示す回路図
、第７図は第５図のセンス回路１１と第６図の出力回路
ｌＯの動作を示すタイミング図。 第８図はセンス回路１１の第２の構成例を示す回路図、
第９図はセンス回路１１における第２の差動増巾器ＳＡ
２の第２例を示す回路図、第１θ図は第５図に示す第１
の差動増巾器８Ａｌｔ−駆動する回路１５．１６の例を
示す回路図、第１１図は第５図の書き込み回路１２０例
を示す回路図、第１２図は第１１図の書き込み回路１２
の動作を示すタイミング図、４１３図はこのｘＡ明の他
の実施例を示す回路図、第１４図Ｆｉ第１３図における
出力回路２０の例紫示す回路図である。 ｌ・・・スタティック型メモリセル、２．３・・・ダイ
ナミック型メモリセル、Ｗ、ＷＷ、Ｗ几、Ｗ、。 Ｗｔ　、ｗ、　・・・ワード線、Ｄ、Ｄ、Ｄｏ　、Ｄｏ
　。 ５Ｙ・・・アドレスバッファ回路、６・・・メモリセル
アレー、７・・・書き込み・読み出し回路、８Ｘ、８Ｙ
・・・デコーダ・ドライバ回路、９・・・書き込み・読
み出し制御回路、１０．２０・・・出力回路、１１・・
・センス回路、１２・・・誓き込み回路、ＳＡＩ・・・
ｌＸｌの差動増巾器１．９Ａ２・・・５ｇ２の差動増巾
器、５Ａ３半１凹 １．２図 寥５呂 茅６目 Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
ＪｖＩ！ε− 答８因 竿９図 ９　　　　　　　　　Ｅ） ’４ｔｏｒ８ Ｌ　　　　　　　　、　　　　　　　Ｊ／ｌ 芽１１園 Ｖｔｚ図 築１３回

Claims (1)

1. 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタを含んで構成さ
   れたダイナミック型メモリセルを配列したセルアレーと
   該セルアレーとの間で信号の授受を行なう周辺回路を有
   する半導体記憶装置に於いて、前記ダイナミック型メモ
   リセルを構成する絶縁ゲート型電界効果トランジスタの
   少なくとも１個のゲートをワード線に接続し、前記セル
   アレーとの間で信号の授受を行なう前記周辺回路を少な
   くとも１個のバイポーラトランジスタを含んで構成した
   ことを特徴とする半導体記憶装置。 ２、前記ダイナミック型メモリセルを１個の絶縁ゲート
   型電界効果トランジスタと容量とにより構成したことを
   特徴とする特許請求第１項記載の半導体記憶装置。 ３、前記セルアレーとの間で信号の授受を行なう前記回
   路を一対のバイポーラトランジスタを差動入力素子とし
   て備えた差動増巾器を含んで構成したことを特徴とする
   特許請求第１項記載の半導体記憶装置。 ４、前記メモリセルからの読み出し電圧を検出あるいは
   増巾する差動増巾器を、前記データ線一対毎に２個有す
   ることを特徴とする特許請求第１項記載の半導体記憶装
   置。 ５、前記差動増巾器を絶縁ゲート型電界効果トランジス
   タで構成したことを特徴とする特許請求第４項記載の半
   導体記憶装置。 ６、前記一対のデータ線毎に設けた２つの差動増巾器の
   うち第１の差動増巾器に高電位にある前記データ線を所
   定の電位まで充電する機能を有したことを特徴とする特
   許請求第４項記載の半導体記憶装置。 ７、前記メモリセルからの読み出し電圧を増巾する前記
   ２つの差動増巾器のうち少なくとも１つが、少なくとも
   １つのバイポーラトランジスタを含んで構成されたこと
   を特徴とする特許請求第６項記載の半導体装置。 ８、前記２つの差動増巾器のうち第２の差動増巾器をバ
   イポーラトランジスタを含んで構成し、該第２の差動増
   巾器は動作開始時間を前記第１の差動増巾器の動作開始
   以降に設定したことを特徴とする特許請求第６項記載の
   半導体記憶装置。 ９、前記第１の差動増巾器を絶縁ゲート型電界効果トラ
   ンジスタで構成したことを特徴とする特許請求第６項記
   載の半導体記憶装置。 １０、前記第１の差動増巾器を異なる伝導特性をもつ絶
   縁ゲート型電界効果トランジスタより成るフリップフロ
   ップで構成したことを特徴とする特許請求第６項記載の
   半導体記憶装置。 １１、前記第２の差動増巾器を前記データ線がゲートに
   接続された絶縁ゲート型電界効果トランジスタを含んで
   構成したことを特徴とする特許請求第６項記載の半導体
   記憶装置。 １２、前記第２の差動増巾器を前記データ線がベースに
   接続されたバイポーラトランジスタを含んで構成したこ
   とを特徴とする特許請求第８項記載の半導体記憶装置。 １３、一対のバイポーラトランジスタを差動入力素子と
   して備えた第３の差動増巾器により、前記第２の差動増
   巾器の出力を増巾することを特徴とする特許請求第１１
   項記載の半導体記憶装置。 １４、前記第３の差動増巾器をデータ線複数毎に有する
   ことを特徴とする特許請求第１３項記載の半導体記憶装
   置。 １５、前記第１の差動増巾器をバイポーラトランジスタ
   を含む回路で駆動することを特徴とする特許請求第９項
   記載の半導体記憶装置。 １６、前記メモリセルの情報を前記データ線へ読み出す
   以前に該データ線の電位を前記メモリセルへの書き込み
   電圧の高低のほぼ中間に設定する手段を有する特許請求
   第１０項記載の半導体記憶装置。 １７、前記データ線の各々に絶縁ゲート型電界効果トラ
   ンジスタで構成され、アドレス選択信号で制御される情
   報入力回路を有する特許請求第１項記載の半導体記憶装
   置。 １８、差動のデータ入力信号で前記情報入力回路を制御
   する特許請求第１７項記載の半導体記憶装置。 １９、前記ワード線をバイポーラトランジスタを含む回
   路で駆動する特許請求第１項記載の半導体記憶装置。 ２０、前記データ線の方向に前記セルアレーを複数個の
   サブアレーに分割し該サブアレーに共通に制御信号を供
   給し、前記第２の差動増巾器と前記情報入力回路を制御
   することを特徴とした特許請求第１項記載の半導体記憶
   装置。