JPS59210589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59210589A JPS59210589A JP58082629A JP8262983A JPS59210589A JP S59210589 A JPS59210589 A JP S59210589A JP 58082629 A JP58082629 A JP 58082629A JP 8262983 A JP8262983 A JP 8262983A JP S59210589 A JPS59210589 A JP S59210589A
- Authority
- JP
- Japan
- Prior art keywords
- timing signal
- amplifying
- data lines
- pair
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
その周辺回路がＣＭＯ３（相補型ＭＯ３）回路によって
構成されたダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）におけるセンスアンプに有効な技術に関する
ものである。
その周辺回路がＣＭＯ３（相補型ＭＯ３）回路によって
構成されたダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）におけるセンスアンプに有効な技術に関する
ものである。
ダイナミンク型ＩマＡ Ｍにおいて使われるセンスアン
プとしては、第１図に示されているようなものが考えら
れる。すなわち、センスアンプは、互いに交差結線され
たＭＯ３ＦＥＴＱ１．Ｑ２と、ＭＯ３ＦＥＴＱＩ、Ｑ２
のソースに設けられたスイッチＭＯＳ Ｆ ＥＴとによ
って構成される。また、一対のデータ線が交差結線され
たＭＯＳＦＥＴ、Ｑｌ、Ｑ２のドレイン及びゲートに接
続される。このようなセンスアンプにおいては、一対の
データ線のプリチャニジレベルが低下されることによっ
て、ＭＯＳ−ＦＥＴＱＩ、Ｑ２のドレイン（ゲート）、
ソース間に印加される電圧が小さくなる。それにより、
ＭＯ３ＦＥＴＱＩ、Ｑ２のコンダクタンス特性が極端に
悪化してセンスアンプの感度が悪くなるという問題のあ
ることが本願発明者によって明らかにされた。このこと
は、減電圧特性を悪化させることの他、低消費電力化の
ために電源電圧を小さくすると大きな問題となる。
プとしては、第１図に示されているようなものが考えら
れる。すなわち、センスアンプは、互いに交差結線され
たＭＯ３ＦＥＴＱ１．Ｑ２と、ＭＯ３ＦＥＴＱＩ、Ｑ２
のソースに設けられたスイッチＭＯＳ Ｆ ＥＴとによ
って構成される。また、一対のデータ線が交差結線され
たＭＯＳＦＥＴ、Ｑｌ、Ｑ２のドレイン及びゲートに接
続される。このようなセンスアンプにおいては、一対の
データ線のプリチャニジレベルが低下されることによっ
て、ＭＯＳ−ＦＥＴＱＩ、Ｑ２のドレイン（ゲート）、
ソース間に印加される電圧が小さくなる。それにより、
ＭＯ３ＦＥＴＱＩ、Ｑ２のコンダクタンス特性が極端に
悪化してセンスアンプの感度が悪くなるという問題のあ
ることが本願発明者によって明らかにされた。このこと
は、減電圧特性を悪化させることの他、低消費電力化の
ために電源電圧を小さくすると大きな問題となる。
この発明の目的は、高感度のセンスアンプを含む半導体
記憶装置を提供することにある。
記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、増幅動作開始タイミングでは、コレクタ、ベ
ースが交差結線されたバ・ｆポーラ型増幅トランジスタ
により増幅動作を行い、その増幅レベルが大きくなった
時点でドレイン、ゲートが交差結線された増幅ＭＯ３Ｆ
ＥＴによる増幅動作に切り換えることによって、その感
度の向上を図るとともに読み出しハイレベルの落ち込み
を防止するものである。
ースが交差結線されたバ・ｆポーラ型増幅トランジスタ
により増幅動作を行い、その増幅レベルが大きくなった
時点でドレイン、ゲートが交差結線された増幅ＭＯ３Ｆ
ＥＴによる増幅動作に切り換えることによって、その感
度の向上を図るとともに読み出しハイレベルの落ち込み
を防止するものである。
第２図には、この発明の一実施例の回路図が示されてい
る。
る。
以下、ＭＯＳＦＥＴ（絶縁ゲート形電界効果トランジス
タ）は、ｎチャンネルＭ ＯＳ Ｆ Ｅ Ｔであるとし
て説明する。
タ）は、ｎチャンネルＭ ＯＳ Ｆ Ｅ Ｔであるとし
て説明する。
１ピノ１−のメモリセルＭＣは、その代表として示され
ているように情報記憶キャパシタＣＳとアトＬ／ス選択
用ＭＯ３ＦＥＴＱｍとからなり、論理″１″、″０″の
情報（よキャパシタＣｓに電荷が有るか無いかの形で記
憶される。
ているように情報記憶キャパシタＣＳとアトＬ／ス選択
用ＭＯ３ＦＥＴＱｍとからなり、論理″１″、″０″の
情報（よキャパシタＣｓに電荷が有るか無いかの形で記
憶される。
情報の読み出しは、Ｍ ＯＳ Ｆ Ｅ ＴＱ ｍをオン
状態にしてキャパシタＣｓを共通のデータ線ＤＬにつな
ぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積された
電荷量に応じてどのような変化が起きるかをセンスする
ことによって行われる。
状態にしてキャパシタＣｓを共通のデータ線ＤＬにつな
ぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積された
電荷量に応じてどのような変化が起きるかをセンスする
ことによって行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積人容最のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線Ｄ Ｌの浮遊容ＮＣｏとの関係は、Ｃｓ
／ Ｃｏの比が非常に小さな値になる。したがって、上
記キャパシタＣｓに蓄積された電荷量によるデータ線Ｄ
Ｌの電位変化は、非字に微少な信号となっている。
Ｌに多くのメモリセルをつないで高集積人容最のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線Ｄ Ｌの浮遊容ＮＣｏとの関係は、Ｃｓ
／ Ｃｏの比が非常に小さな値になる。したがって、上
記キャパシタＣｓに蓄積された電荷量によるデータ線Ｄ
Ｌの電位変化は、非字に微少な信号となっている。
このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同し設計定数で作られている。キャパ
シタＣｄば、アドレッシングに先立って、Ｍ ＯＳ Ｆ
Ｂ Ｔ Ｑ ｄ ’によって接地電位に充電される。
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同し設計定数で作られている。キャパ
シタＣｄば、アドレッシングに先立って、Ｍ ＯＳ Ｆ
Ｂ Ｔ Ｑ ｄ ’によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
上記相補データ線ＤＬ、ＤＬに結合されるメモリセルの
数は、検出精度を上げるため等しくされ、］）Ｌ、ＤＬ
のそれぞ才りに１１囚ずつのダミー七ルが結合されてい
る。また、各メモリセルＭ Ｃは、１本のワード線ＷＬ
と相？１ｆ対データ線の一方との間に結合される。各ワ
ード線ＷＬは双方のデータ線列と交差しているので、ワ
ード線Ｗ Ｌに生じる雑音成分が静電結合によりデータ
線にのっても、その雑音成分が双方のデータ線対ＤＬ、
ＩＩＬに等しく現れ、次に説明する差動型のセンスアン
プＳＡによって相殺される。
数は、検出精度を上げるため等しくされ、］）Ｌ、ＤＬ
のそれぞ才りに１１囚ずつのダミー七ルが結合されてい
る。また、各メモリセルＭ Ｃは、１本のワード線ＷＬ
と相？１ｆ対データ線の一方との間に結合される。各ワ
ード線ＷＬは双方のデータ線列と交差しているので、ワ
ード線Ｗ Ｌに生じる雑音成分が静電結合によりデータ
線にのっても、その雑音成分が双方のデータ線対ＤＬ、
ＩＩＬに等しく現れ、次に説明する差動型のセンスアン
プＳＡによって相殺される。
上記アドレッシングにおいて、相？）１ｊデーク線工Ｊ
ＤＬ、ＤＬの一方に結合されたメモリセルＭＣが選択さ
れた場合、他方のデータ線には必ずダミーセルＤＣが結
合されるように一列のダミーワード線ＤＷＬ、ＤＷＬの
一方が選択される。
ＤＬ、ＤＬの一方に結合されたメモリセルＭＣが選択さ
れた場合、他方のデータ線には必ずダミーセルＤＣが結
合されるように一列のダミーワード線ＤＷＬ、ＤＷＬの
一方が選択される。
センスアンプＳＡは、上記アドレッシングにより生しる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その回路構成及び動作
は後述する）、１対の平行に配置された相補データ線Ｄ
Ｌ、ＤＬにその入出力ノードが結合されている。上記セ
ンスアンプＳＡは、相補データ線ＤＬ、ＤＬに現れた微
少な信し・を差動的に増幅する。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その回路構成及び動作
は後述する）、１対の平行に配置された相補データ線Ｄ
Ｌ、ＤＬにその入出力ノードが結合されている。上記セ
ンスアンプＳＡは、相補データ線ＤＬ、ＤＬに現れた微
少な信し・を差動的に増幅する。
上記のアドレッシングの際、一旦破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。
しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃに対して一定以上落し込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリス１−子回路ＡＲである
。このアクティブリストア回路ＡＲは、タイミング信号
φｒｅｓにより起動され、ロウレベルの信号に対して何
ら影習を与えずハイＩ／ベルの信号にのみを選択的に電
源電圧Ｖｃｃの電位にブートストする働きがある。
ｃに対して一定以上落し込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリス１−子回路ＡＲである
。このアクティブリストア回路ＡＲは、タイミング信号
φｒｅｓにより起動され、ロウレベルの信号に対して何
ら影習を与えずハイＩ／ベルの信号にのみを選択的に電
源電圧Ｖｃｃの電位にブートストする働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．０．４を介して二Ｊモン相礼ｊデータ線対ＣＤＬ、
Ｃ百工に接続される。他の代表として示されているデー
タ線対についでも同様なＭＯ３ＦＥＴＱ５．Ｑ６を介し
てコモン相補データ線対ＣＤＬ、ＣＤＬに接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．０．４を介して二Ｊモン相礼ｊデータ線対ＣＤＬ、
Ｃ百工に接続される。他の代表として示されているデー
タ線対についでも同様なＭＯ３ＦＥＴＱ５．Ｑ６を介し
てコモン相補データ線対ＣＤＬ、ＣＤＬに接続される。
このコモン相補データ線対ＣＤＬ、Ｃ百〒には、出力ア
ンプを含むデータ出力バソフプＤＯＢの入力端子とデー
タ入カバッフプＤＩＢの出力端子が接続される。
ンプを含むデータ出力バソフプＤＯＢの入力端子とデー
タ入カバッフプＤＩＢの出力端子が接続される。
ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイ・ノチ選択信号を形成してメモリセル及びダ
ミーセルのアドレッシングを行う。すなわち、アドレス
バッファＡＤＢは、ロウアドレスストローブ信号ＲＡ、
Ｓにより形成されたタイミング信号φａｒに同期して外
部アドレス信号ＡＸＯ〜ＡＸｉを取込め、ロウデコーダ
Ｒ−Ｄ ＣＨに伝える。ロウデコーダＲ−Ｄ’ＣＲは、
外部アドレス信号ＡＸＯ−ＡＸｉに対応した内部相補ア
ドレス信号と、ワード線選択タイミング信号φＸとによ
って所定のワード線及びダミーワード線の選択動作を行
う。また、′アドレスバッフアＡＤＢは、カラムアドレ
スストローブ信号ＣＡＳにより形成されたタイミング信
号φａｃに同期して外部アドレス信号ＡＹＯ〜ＡＹｉを
アドレスバッファＡｌ）Ｂに取込み１．外部アドレス信
号ＡＹＯ〜ＡＹｉに対応した内部相補アドレス信号をカ
ラムデコーダＣ−ＤＣＲに伝える。カラムデコーダＣ−
ＤＣＲは、内部相補アドレス信号とデータ線選択夕・ｆ
ミンク信号φｙとによってデータ線の選択動作を行う。
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイ・ノチ選択信号を形成してメモリセル及びダ
ミーセルのアドレッシングを行う。すなわち、アドレス
バッファＡＤＢは、ロウアドレスストローブ信号ＲＡ、
Ｓにより形成されたタイミング信号φａｒに同期して外
部アドレス信号ＡＸＯ〜ＡＸｉを取込め、ロウデコーダ
Ｒ−Ｄ ＣＨに伝える。ロウデコーダＲ−Ｄ’ＣＲは、
外部アドレス信号ＡＸＯ−ＡＸｉに対応した内部相補ア
ドレス信号と、ワード線選択タイミング信号φＸとによ
って所定のワード線及びダミーワード線の選択動作を行
う。また、′アドレスバッフアＡＤＢは、カラムアドレ
スストローブ信号ＣＡＳにより形成されたタイミング信
号φａｃに同期して外部アドレス信号ＡＹＯ〜ＡＹｉを
アドレスバッファＡｌ）Ｂに取込み１．外部アドレス信
号ＡＹＯ〜ＡＹｉに対応した内部相補アドレス信号をカ
ラムデコーダＣ−ＤＣＲに伝える。カラムデコーダＣ−
ＤＣＲは、内部相補アドレス信号とデータ線選択夕・ｆ
ミンク信号φｙとによってデータ線の選択動作を行う。
なお、同図に示されている各種信号は、アドレスストロ
ーブ信号Ｒ’Ａ、Ｓ、ＣＡＳ等をもとに制御回路（図示
しない）で形成される。
ーブ信号Ｒ’Ａ、Ｓ、ＣＡＳ等をもとに制御回路（図示
しない）で形成される。
第３図には、上記センスアンプＳＡの具体的一実施例の
回路図が示されている。
回路図が示されている。
上記相補データ線対ＤＬ、ＤＬには、そのドレイン、ゲ
ートが交差結線された増幅Ｍ ＯＳ Ｆ Ｅ ＴＱｌ、
Ｑ２が設けられる。この増幅ＭＯ５ＦＥＴＱｌ、Ｑ２の
共通ソースは、他のセンスアンプを構成する同様な増幅
ＭＯ３ＦＥＴの共通ソースと共通化される。そして、共
通相補と回路の接地電位との間にタイミング信号φｐａ
２を受けるＭＯ３ＦＥＴＱ８が設けられる。
ートが交差結線された増幅Ｍ ＯＳ Ｆ Ｅ ＴＱｌ、
Ｑ２が設けられる。この増幅ＭＯ５ＦＥＴＱｌ、Ｑ２の
共通ソースは、他のセンスアンプを構成する同様な増幅
ＭＯ３ＦＥＴの共通ソースと共通化される。そして、共
通相補と回路の接地電位との間にタイミング信号φｐａ
２を受けるＭＯ３ＦＥＴＱ８が設けられる。
また、センスアンプの動作開始時の感度をｉｆ！ｉめる
ため、上記相補デーク線対ＤＬ、ＤＬは、スイッチＭＯ
３ＦＥＴＱＩ Ｏ，Ｑｌ １を介して交差結線されたバ
イポーラ型増幅トランジスタＴＬ Ｔ２のコレクタ、ベ
ースに接続される。これらの増幅トランジスタ′ｒｌ、
Ｔ２の共通エミッタは、他のセンスアンプを構成する同
様な増幅１〜ランジスタの共通エミッタと共通化される
。ぞして、共通エミッタと回路の接地電位との間にタイ
ミング信号φｐａｌを受けるＭＯ３ＦＥＴＱ７が設けら
れる。
ため、上記相補デーク線対ＤＬ、ＤＬは、スイッチＭＯ
３ＦＥＴＱＩ Ｏ，Ｑｌ １を介して交差結線されたバ
イポーラ型増幅トランジスタＴＬ Ｔ２のコレクタ、ベ
ースに接続される。これらの増幅トランジスタ′ｒｌ、
Ｔ２の共通エミッタは、他のセンスアンプを構成する同
様な増幅１〜ランジスタの共通エミッタと共通化される
。ぞして、共通エミッタと回路の接地電位との間にタイ
ミング信号φｐａｌを受けるＭＯ３ＦＥＴＱ７が設けら
れる。
上記スイッチＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １のゲート
には、他のセンスアンプを構成する同様なスイッチＭＯ
３ＦＥＴのゲートと共通化されるとともに１．上記タイ
ミング信号φｐａ２を受けるインへ−タＴＶで反転され
たタイミング信号φｐａ２が印加される。上記タイミン
グ信号φｐａ２は、上記タイミング信号φｐａｌの遅延
信号とされる。
には、他のセンスアンプを構成する同様なスイッチＭＯ
３ＦＥＴのゲートと共通化されるとともに１．上記タイ
ミング信号φｐａ２を受けるインへ−タＴＶで反転され
たタイミング信号φｐａ２が印加される。上記タイミン
グ信号φｐａ２は、上記タイミング信号φｐａｌの遅延
信号とされる。
この実施例回路の動作を第４図のタイミング図に従って
説明する。
説明する。
ワード線選択動作によって１・つのワード線ＷＬとこれ
に対応したダミーワード％Ｊ７ Ｄ Ｗ Ｌがハイレベ
ルになると、メモリセルとダミーセルの読み出し信号が
相補データ線対ＤＬ、ＤＬに現れる。
に対応したダミーワード％Ｊ７ Ｄ Ｗ Ｌがハイレベ
ルになると、メモリセルとダミーセルの読み出し信号が
相補データ線対ＤＬ、ＤＬに現れる。
次に、タイミング信号φ−ｐａｉがハイレベルになると
、ＭＯ５ＦＥＴＱ７がオン状態となって、増幅ｉ〜ラン
ジスクＴｌ、Ｔ２に動作電流を流すので、これらの増扁
トランジスタＴ１．Ｔ２の正帰還動作によって上記相補
データ線対のレベル差を大きくするような増幅動作が行
われる。この時タイミング信号φｐａ２はロウレベルで
あるので、その反転信号φｐａ２のハイレベルによって
上記スイッチＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １はオン状
態となっている。
、ＭＯ５ＦＥＴＱ７がオン状態となって、増幅ｉ〜ラン
ジスクＴｌ、Ｔ２に動作電流を流すので、これらの増扁
トランジスタＴ１．Ｔ２の正帰還動作によって上記相補
データ線対のレベル差を大きくするような増幅動作が行
われる。この時タイミング信号φｐａ２はロウレベルで
あるので、その反転信号φｐａ２のハイレベルによって
上記スイッチＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １はオン状
態となっている。
次いで、上記相補データ線対の電圧差がある程度大きく
なった時タイミング信号φｐａ２がハイレベルになり、
ＭＯ３ＦＥＴＱＢがオン状態となって上記増幅ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２に動作電流を流すので、これらの増幅Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ １、Ｑ２による正帰還動作に
よって上記低い方のデータ線電位が急速に低下する。こ
の時、上記タイミング信号φｐａ２の反転信号φｐａ２
のロウレベルによってスイッチＭＯ３ＦＥＴＱ１０．Ｑ
１．１がオフ状態となるので、上記増幅トランジスタＴ
Ｉ、Ｔ２での増幅動作が停止され、上記増１１５Ｍ０３
ＦＥＴＱｌ、Ｑ２による動作に切り換えられる。こうし
て低い方の電位が交差結合されたＭＯＳＦＥＴのしきい
値電圧以下に低下したとき上記増幅ＭＯ３ＦＥＴＱＩ、
Ｑ２による正帰還動作が終了し、高い方の電位の下降は
電源電圧Ｖｃｃより低く上記しきい値電圧より高い電位
に留まるとともに、低い方の電位は最終的に接地電位（
Ｏｖ）に到達する。
なった時タイミング信号φｐａ２がハイレベルになり、
ＭＯ３ＦＥＴＱＢがオン状態となって上記増幅ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２に動作電流を流すので、これらの増幅Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ １、Ｑ２による正帰還動作に
よって上記低い方のデータ線電位が急速に低下する。こ
の時、上記タイミング信号φｐａ２の反転信号φｐａ２
のロウレベルによってスイッチＭＯ３ＦＥＴＱ１０．Ｑ
１．１がオフ状態となるので、上記増幅トランジスタＴ
Ｉ、Ｔ２での増幅動作が停止され、上記増１１５Ｍ０３
ＦＥＴＱｌ、Ｑ２による動作に切り換えられる。こうし
て低い方の電位が交差結合されたＭＯＳＦＥＴのしきい
値電圧以下に低下したとき上記増幅ＭＯ３ＦＥＴＱＩ、
Ｑ２による正帰還動作が終了し、高い方の電位の下降は
電源電圧Ｖｃｃより低く上記しきい値電圧より高い電位
に留まるとともに、低い方の電位は最終的に接地電位（
Ｏｖ）に到達する。
この実施例のように、相補データ線対の電圧差がある程
度大きくなうた時点で、増幅トランジスタＴｌ、Ｔ２の
増幅動作を停止させるのは、バーＣポーラ型トランジス
タではベース電流が流れることによって、ハイレベル側
のデータ線の電位落ち込みを太きしてしまうからである
。
度大きくなうた時点で、増幅トランジスタＴｌ、Ｔ２の
増幅動作を停止させるのは、バーＣポーラ型トランジス
タではベース電流が流れることによって、ハイレベル側
のデータ線の電位落ち込みを太きしてしまうからである
。
なお、上記バイポーラ型トランジスタをＭＯＳＦＥＴと
同一の半導体基板に形成する技術は、公知であるので、
その説明は省略する。
同一の半導体基板に形成する技術は、公知であるので、
その説明は省略する。
（１）センスアンプの増幅動作開始時の入力信号電圧が
小さいときには高感度のバイポーラ型トランジスタによ
り増幅動作を行わせることによって、その高感度化を図
ることができるという効果が得られる。ちなみに、Ｍ
ＯＳ Ｆ Ｅ Ｔは、入力電圧に対するコンダクタンス
特性が２乗関数であるのに対し、バイポーラ型Ｉ−ラン
ジスクにあっては、入力電圧に対するコンダクタンス特
性が指数関数になるものである。
小さいときには高感度のバイポーラ型トランジスタによ
り増幅動作を行わせることによって、その高感度化を図
ることができるという効果が得られる。ちなみに、Ｍ
ＯＳ Ｆ Ｅ Ｔは、入力電圧に対するコンダクタンス
特性が２乗関数であるのに対し、バイポーラ型Ｉ−ラン
ジスクにあっては、入力電圧に対するコンダクタンス特
性が指数関数になるものである。
（２）上記相補データ線対の電圧差がある程度大きくな
った時点でバイポーラ型増幅トランジスタから増幅ＭＯ
３ＦＥＴでの増幅動作に切り換えることによって、読め
出しハイレベルの落ぢ込のを防止することかできるとい
う効果が１４１られる。
った時点でバイポーラ型増幅トランジスタから増幅ＭＯ
３ＦＥＴでの増幅動作に切り換えることによって、読め
出しハイレベルの落ぢ込のを防止することかできるとい
う効果が１４１られる。
（３）上記（１）の感度の向上により、高速動作化を実
現することができるというシｊ果が得られる。
現することができるというシｊ果が得られる。
（４）上記（１）及び＜７′！ｊによるセンスアンプの
感度の向上とハイレベルの畜ぢ込ゐの防止により、デー
タ線のプリチャージレベルを小さくできるから、減電圧
特性の改善又は低電源重圧化による低消費電力化を達成
することができるという効果が得られる。
感度の向上とハイレベルの畜ぢ込ゐの防止により、デー
タ線のプリチャージレベルを小さくできるから、減電圧
特性の改善又は低電源重圧化による低消費電力化を達成
することができるという効果が得られる。
（５）上記山により、記憶情報量力制へさくともそのセ
ンスを行うことかできるから、１ｆＪ報記悌用ギヤパシ
タの容量値を小ざく、言い候えれば、メモリセルのづイ
ズの小型化を図ることによって人証（ｊｌ容量化乃至旺
集砧ＥΣ化を達成できるという効果が得られる。
ンスを行うことかできるから、１ｆＪ報記悌用ギヤパシ
タの容量値を小ざく、言い候えれば、メモリセルのづイ
ズの小型化を図ることによって人証（ｊｌ容量化乃至旺
集砧ＥΣ化を達成できるという効果が得られる。
以上本発明芒によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ線への
プリチャージレベルは、電源電圧レベルとするものの他
、その１／２のレベルにプリチャージするものであって
もよい。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ線への
プリチャージレベルは、電源電圧レベルとするものの他
、その１／２のレベルにプリチャージするものであって
もよい。
このようなＶｃｃ／２のプリチャージ方式のもとでは、
必然的にプリチャージレベルが低下するので、この実施
例のような高感度のセンスアンプを用いることの怠義が
大きなものとなる。
必然的にプリチャージレベルが低下するので、この実施
例のような高感度のセンスアンプを用いることの怠義が
大きなものとなる。
この発明は、上記のような差動増幅回路で構成されたセ
ンスアンプを用いるダイナミック型ＲＡＭのような半導
体記憶装置に広く適用することができるものである。
ンスアンプを用いるダイナミック型ＲＡＭのような半導
体記憶装置に広く適用することができるものである。
第１図は、センスアンプとして考えられるものの一例を
示す回路図、 第２図は、この発明の一実施例を示す回路図、第３図は
、そのセンスアンプの具体的一実施例を示す回路図、 第４図は、その動作を説明するためのタイミング図であ
る。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ７１）ＣＲ・・ロウ／カラム
デコーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デ
ータ信号ハソファ、ＤＩＢ・・データ入力ハッファ 代理人弁理士 高１喬 門人７１１、 （） （−ど
示す回路図、 第２図は、この発明の一実施例を示す回路図、第３図は
、そのセンスアンプの具体的一実施例を示す回路図、 第４図は、その動作を説明するためのタイミング図であ
る。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ７１）ＣＲ・・ロウ／カラム
デコーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デ
ータ信号ハソファ、ＤＩＢ・・データ入力ハッファ 代理人弁理士 高１喬 門人７１１、 （） （−ど
Claims (1)
- 【特許請求の範囲】 １、一対のデータ線に交差結線されたドレイン。 ゲートが接続された増幅ＭＯ３ＦＥＴＱＩ、Ｑ２と、上
記一対のデータ線にスイッチＭＯ３ＦＥＴＱＩＯ，Ｑｌ
ｌを介して交差結線されたコレクタ。 ベースが接続されたバイポーラ型増Ｉｔｉｉｉ［・ラン
ジスタＴｌ、Ｔ２と、上記トランジスタＴＩ、Ｔ２の共
通エミッタと回路の接地電位との間に設けられ、第１の
タイミング信号を受けるＭＯ３ＦＥＴＱ７と、上記ＭＯ
Ｓ Ｆ ＥＴの共通ソースと回路の接地電位との間に設
けられ、上記第１のタイミング信号より遅れた第２のタ
イミング信号を受けるＭＯ３ＦＥＴＱ８とを含み、上記
第２のタイミング信号により上記ＭＯ３ＦＥＴＱ８に対
してスイッチＭＯ，５ＦＥＴＱ１０．Ｑｌ １を相補的
に動作させるセンスアンプを具備することを特徴とする
半導体記憶装置。 ２、上記一対のデータ線は、平行に配置され、同じ数の
１ＭＯ３型メモリセルとＮ！ｌｉｔのダミーセルとがそ
れぞれ接続された相補データ線対であることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 ３、上記ＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １のゲートには
、上記第２のタイミング信号の反転信号が印加されるも
のであることを特徴とする特許請求の範囲第１又は第２
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082629A JPS59210589A (ja) | 1983-05-13 | 1983-05-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082629A JPS59210589A (ja) | 1983-05-13 | 1983-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210589A true JPS59210589A (ja) | 1984-11-29 |
Family
ID=13779737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082629A Pending JPS59210589A (ja) | 1983-05-13 | 1983-05-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210589A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134993A (ja) * | 1984-12-03 | 1986-06-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | センス・アンプ |
| JPS61142594A (ja) * | 1984-12-17 | 1986-06-30 | Hitachi Ltd | 半導体記憶装置 |
| JPS61170992A (ja) * | 1985-01-23 | 1986-08-01 | Hitachi Ltd | 半導体記憶装置 |
| JPS62229595A (ja) * | 1986-03-28 | 1987-10-08 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| US4853899A (en) * | 1985-11-15 | 1989-08-01 | Hitachi, Ltd. | Semiconductor memory having amplifier including bipolar transistor |
-
1983
- 1983-05-13 JP JP58082629A patent/JPS59210589A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134993A (ja) * | 1984-12-03 | 1986-06-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | センス・アンプ |
| JPH0427635B2 (ja) * | 1984-12-03 | 1992-05-12 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS61142594A (ja) * | 1984-12-17 | 1986-06-30 | Hitachi Ltd | 半導体記憶装置 |
| JPS61170992A (ja) * | 1985-01-23 | 1986-08-01 | Hitachi Ltd | 半導体記憶装置 |
| US4853899A (en) * | 1985-11-15 | 1989-08-01 | Hitachi, Ltd. | Semiconductor memory having amplifier including bipolar transistor |
| JPS62229595A (ja) * | 1986-03-28 | 1987-10-08 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
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