JPS6325883A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えばセンスアンプを
構成する単位回路がＣＭＯＳラッチ回路により構成され
るものに利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルは
、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳＦＥ
ＴＱｍとからなり、論理“１″。

“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍ
をオン状態にしてキャパシタＣｓを共通のデータ線りに
つなぎ、データ線りの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。上記メモリセルの読み出し基
準電圧を形成する方式として、データ線のハーフプリチ
ャージ方式（又はダミーセルレス方式）が公知である〔
例えば、アイニスニスシーシー８４、ダイジェスト　オ
プ　テクニカル　ペーパーズ（ＩＳＳＣＣ８４、ＤＩＧ
ＴＳＴ　　ＯＦ　　ＴＥＣＨＮＩＣＡＬＰＡＰＥＲ５）
誌第２７６頁〜第２７７頁、日経マグロウヒル社１９８
５年２月１１日付「日経エレクトロニクス」第２４３頁
〜第２６３頁参照〕。

〔発明が解決しようとする問題点〕

上記ハーフプリチャージ方式におけるセンスアンプとし
てＣＭＯＳラッチ回路を用いた場合、ＣＭＯＳラッチ回
路に動作電圧を供給する共通ソース線に対しても、上記
同様なハーフプリチャージを行う必要がある。なぜなら
、センスアンプを構成するＣＭＯＳラッチ回路における
ＰチャンネルＭＯＳ　Ｆ　ＥＴ及びＮチャンネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔの共通ソース線の電位がそれぞれ電源電
圧及び回路の接地電位のままにあると、上記相補データ
線のハーフプリチャージレベルに応じて、これらのＭＯ
ＳＦＥＴが不所望にオン状態になって所望のプリチャー
ジ電位が得られなくなってしまう虞れがあるからである
。

そこで、相補データ線のプリチャージ動作のときに、上
記センスアンプの共通ソース線も同様に短絡して同様な
ハーフプリチャージ動作が行われる。しかしながら、Ｃ
Ｍ　ＯＳラッチ回路を構成するＰチャンネルＭＯＳ　Ｆ
　ＥＴとＮチャンネルＭＯＳＦＥＴとを通して大きな直
流電流が流れてしまうのを防ぐ等のためには、Ｐチャン
ネルＭＯＳＦＥＴ側のＭＯＳＦＥＴのサイズが小さく　
（コンダクタンスを小さく）設定される。このため、Ｎ
チャンネルＭＯＳＦＥＴ側の共通ソース線の寄生容量に
対してＰチャンネルＭＯ５ＦＥＴ側の共通ソース線の寄
生容量が小さくなり、上記プリチャージ動作のときに共
通ソース線の電位が上記両寄生容量の容量比に従ってロ
ウレベル側に偏倚してしまう。そこで、上記共通ソース
線の寄生容量を等しくして上記ハーフプリチャージ電圧
を得るために、ダミー容量を付加することが考えられる
。しかし、このようにすると、センスアンプの動作開始
時に上記共通ソース線を電源電圧レベルに持ち上げるた
めのピーク電流が増大するとともに、電源電圧線のノイ
ズレベルを大きくして誤動作の原因となる。

この発明の目的は、動作マージンを大きくしたＣＭＯＳ
センスアンプを含むダイナミック型ＲＡＭを提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
複数のＣＭＯＳラッチ回路に対して共通に回路の電源電
圧と接地電位をそれぞれ供給するＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴからなるパワースイッ
チ回路からなるセンスアンプにおける共通化された一方
の共通ソース線の寄生容量を他方の共通ソース線の寄生
容量とほり等しくさせるダミー容量を設けて、上記セン
スアンプが結合される相補データ線を短絡することによ
って行われるプリチャージ動作の時にオン状態にされる
スイッチＭＯＳ　Ｆ　ＥＴを介して上記ダミー容量を一
方の共通ソース線に接続し、センスアンプが動作状態の
ときにオン状態にされるスイッチＭＯＳ　Ｆ　ＥＴによ
り上記ダミー容量を回路の電源電圧にプリチャージする
。

〔作　用〕

上記した手段によれば、センスアンプの共通ソース線を
短絡するプリチャージ動作のときに、両ソース線の容量
が等しくされているため所望のプリチャージ電位が得ら
れるとともに、センスアンプが動作を開始した後に上記
ダミー容量に対するプリチャージ動作が行われるため、
センスアンプの動作開始時におけるピーク電流を小さく
抑えることができる。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭめ一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

同図において、チャンネル（バックゲート）部に矢印が
付加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネル領域　Ｓ　Ｆ　ＥＴの共通の基板ゲート
を構成する。Ｎ型ウェル領域は、その上に形成されたＰ
チャンネルＭＯＳ　Ｆ　ＥＴ（７４体ケートを構成する
。ＰチャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型
ウェル領域は、第１図の電源端子Ｖｃｃに結合される。

基板バイアス電圧発生回路ＶＢＧは、半導体基板に供給
すべき負のバックバイアス電圧−ｖｂｂを発生する。こ
れによって、ＮチャンネルＭＯＳＦＥＴの基板ゲートに
バンクバイアス電圧が加えられることになり、そのソー
ス、ドレインと基板間の寄生容量値が減少させられるた
め、回路の高速動作化が図られる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳ　Ｆ　ＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較厚い厚
さのフィ−ルド絶縁膜上鐐成されている。キャパシタ形
成領域は、特に制限されないが、キャパシタ形成領域上
には、比較的薄い厚さの絶縁膜（酸化膜）を介してＩＮ
目ポリシリコン層が形成されている。１層目ポリシリコ
ン層は、フィールド絶縁膜上まで延長されている。１層
目ポリシリコン層の表面には、それ自体の熱酸化によっ
て形成された薄い酸化膜が形成されている。キャパシタ
形成領域における半導体基板表面には、特に制限されな
いが、イオン打ち込み法によるＮ型領域（チャンネル領
域）が形成される。これによって、ＩＭ目ポリシリコン
層、薄い絶縁膜及びチャンネル領域からなるキャパシタ
が形成される。フィールド酸化膜上の１層目ポリシリコ
ン層は、１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配ｖＡ９７Ｊ域が形成
されてる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この層間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線）方式とされる。

第１図には、その一対の行が具体的に示されている。一
対の平行に配置された相補データ線（ピント線又はディ
ジット線）Ｄ、Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍ
と情報記憶用キャパシタＣｓとで構成された複数のメモ
リセルのそれぞれの入出力ノードが同図に示すように所
定の規則性をもって配分されて結合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ５のように、相補データ線り、　Ｄ間に設けられ
たＮチャンネル型のスイッチＭＯＳＦＥＴにより構成さ
れる。このＭＯＳＦＥＴＱ５は、そのゲートにチップ非
選択状態に発生されるプリチャージ信号φｐｃが供給さ
れることによってオン状態にされる。これにより、前の
動作サイクルにおいて、後述するセンスアンプＳＡの増
幅動作による相補データ線り、Ｄのハイレベルとロウレ
ベルを短絡して、相補データ線り、Ｄを約Ｖｃｃ／２の
ハーフプリチャージ電圧とする。なお、ＲＡＭがチップ
非選択状態にされ、上記プリチャージＭＯＳ　Ｆ　ＥＴ
Ｑ　５等がオン状態にされる前に、上記センスアンプＳ
Ａは非動作状態にされる。これにより、上記相補データ
ｉＤ、Ｄはハイインピーダンス状態でハイレベルとロウ
レベルを保持スるものとなっている。また、ＲＡＭが動
作状態にされて、センスアンプＳＡが動作を開始する前
に上記プリチャージＭＯＳＦＥＴＱ５等はオフ状態にさ
れる。これにより、相補データｖＡＤ、Ｄは、ハイイン
ピーダンス状態で上記ハーフプリチャージレベルを保持
するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ！Ｄ、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作におてい、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カンプリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ７．Ｑ９
と、ＮチャンネルＭＯＳＦＥＴＱ６゜Ｑ８とからなるＣ
ＭＯＳラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線り。

Ｄに結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
Ｑ１２．Ｑ１３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１
を通して回路の接地電圧Ｖｓｓが供給される。これらの
パワースイッチＭＯＳＦＥＴＱＩＯ，Ｑｌｌ及びＭＯＳ
ＦＥＴＱ１２．Ｑ１３は、同じメモリマット内の他の同
様な行に設けられたＣ　Ｍ　ＯＳラッチ回路（単位回路
）に対して共通に用いられる。言い換えるならば、同じ
メモリマット内のＣＭＯＳラッチ回路におけるＰチャン
ネルＭＯＳ　Ｆ　ＥＴとＮチャンネルＭＯＳ　Ｆ　ＥＴ
のソースは、それぞれ共通ソース線ＰＳ及びＮＳに結合
される。上記ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｑ　７と
Ｑ９は、ＮチャンネルＭＯＳＦＥＴＱ６とＱ８に比べて
、そのサイズ（コンダクタンス）が小さく設定される。

これにより、センスアンプが動作開始したとき、上記Ｐ
チャンネルＭＯＳ　Ｆ　ＥＴＱ７、Ｑ９とＮチャンネル
ＭＯＳＦＥＴＱ（ｉ、Ｑ８とを通してそれぞれ流れる直
流電流を小さくしている。

上記ＭＯＳＦＥＴＱ１０．Ｑｌ　２のゲートには、動作
サイクルではセンスアンプＳＡを活性化させる相補タイ
ミングパルスφｐａｌ　、　　φｐａｌが印加され、Ｍ
ＯＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイ
ミングパルスφｐａｌ　、　　φｐａｌより遅れた、相
補タイミングパルスφｐａ２．　　φｐａ２が印加され
る。このようにすることによって、センスアンプＳＡの
動作は２段階に分けられる。タイミングパルスφｐａｌ
、φｐａｌが発生されたとき、すなわち第１段階におい
ては、比較的小さいコンダクタンスを持つＭＯＳＦＥＴ
ＱＩＯ及びＱｌ２による電流制限作用によってメモリセ
ルからの一対のデータ線間に与えられた微小読み出し電
圧は、不所望なレベル変動を受けることな（増幅される
。上記センスアンプＳＡでの増幅動作によって相補デー
タ線電位の差が大きくされた後、タイミングパルスφｐ
ａ２．φｐａ２が発生されると、すなわち第２段階に入
ると、比較的大きなコンダクタンスを持つＭＯＳＦＥＴ
ＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱ１１、
Ｑｌ３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

−　　この実施例では、上記のように各単位回路ＵＡＳ
におけるＰチャンネルＭＯＳ　Ｆ　ＥＴとＮチャンネル
ＭＯＳＦＥＴとの素子サイズが異なることによって、Ｐ
チャンネルＭＯＳ　Ｆ　ＥＴ側の共通ソースｖＡｐｓの
寄生容量値が、ＮチャンネルＭＯＳＦＥＴ側の共通ソー
ス線の寄生容量値に対して小さくされる。上記両共通ソ
ース線ＰＳとＮＳとの間には、上記プリチャージ信号φ
ｐｃを受けるＮチャンネル型のスイッチＭＯＳＦＥＴＱ
４５が設けられる。しかしながら、上記スイッチＭＯＳ
　Ｆ　ＥＴＱ４５によって両共通ソースＩＰｓとＮＳを
短絡しても、上記のような寄生容量値の相違によって上
記ハーフプリチャージ電位に等しくならない。

そこで、ＰチャンネルＭＯＳ　Ｆ　ＥＴ側の共通ソース
線ｐｓには、スイッチＭＯＳＦＥＴＱ４６を介してダミ
ー容量Ｃｐが選択的に接続される。このダミー容ＩＣｐ
の容量値は、それと上記ＰチャンネルＭＯＳＦＥＴｇＡ
の共通ソース線ＰＳの寄生容量（図示せず）との合成容
量値が、上記ＮチャンネルＭＯＳＦＥＴ側の寄生容量（
図示せず）の寄生容量値とほり等しくなるように設定さ
れる。

また、上記ダミー容ｆｆ１ｃｐに対するプリチャージ動
作は、センスアンプＳＡの動作開始タイミングでのピー
ク電済の増大を防ぐために、タイミング信号φｐを受け
るＰチャンネル型のスイッチＭＯＳＦＥＴＱ４７により
行われる。このタイミング信号φｐは、後述するように
センスアンプＳＡが動作を開始した後にハイレベルから
ロウレベルにされる。また、上記ＭＯＳＦＥＴＱ４７は
、そのコンダクタンスが比較的小さなコンダクタンスに
設定されることによって、ダミー容量Ｃｐに対して比較
的長い時間を費やしてそのプリチャージ動作を行う。

また、特に制限されないが、抵抗Ｒ１とＲ２によって比
較的正確に形成される電源電圧Ｖｃｃの１／２の電圧を
形成しておいて、上記プリチャージ動作のときにスイッ
チＭＯＳＦＥＴＱ４　Ｂを介して上記共通ソース線ＮＳ
にレベル補償用の電圧が供給される。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の単位回路
（ワード線４本分）ＵＤＣＲが代表として示されている
。図示の構成に従うと、アドレス信号ａ２〜ａｍは、直
列形態にされたＮチャンネル型の駆動ＭＯＳＦＥＴＭＯ
ＳＦＥＴＱ３２〜Ｑ３４のゲートに供給される。Ｐチャ
ンネル型のプリチャージＭＯＳＦＥＴＱ３５のゲートに
は、特に制限されないが、チップ非選択状態のときにロ
ウレベルにされるプリチャージ信号φが供給される。

上記プリチャージＭＯＳＦＥＴＱ３５と駆動ＭＯＳＦＥ
ＴＱ３２〜Ｑ３４によりダイナミック型のナンド（ＮＡ
ＮＤ）ゲート回路が構成され、上記４本分のワード線選
択信号が形成される。上記ナントゲート回路の出力は、
一方において、ＣＭＯＳインバータＩＶＩで反転されＮ
チャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１を通
して、スイッチ回路としてのＮチャンネル現伝送ゲート
ＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。

上記ナントゲート回路は、それ自体ダイナミック動作を
行うものであるので、その出力ノードのり−多電流によ
るレベル低下を補償するために、次のＭＯＳ　Ｆ　ＥＴ
が設けられる。上記ダイナミック型のナントゲート回路
の出力ノードには、特に制限されないが、上記出力信号
を送出するＣ　Ｍ　ＯＳインバータ回路ＩＶＩの出力信
号を受けるＰチャンネル型のスイッチＭＯＳＦＥＴＱ３
６が設けられる。このスイッチＭＯＳＦＥＴＱ３６には
、そのゲートが定常的に回路の接地電位に接続され、そ
のコンダクタンスが小さくされたＰチャンネル型の電流
源ＭＯＳＦＥＴＱ３７によって形成された微少電流が供
給される。特に制限されないが、この電流源ＭＯＳＦＥ
ＴＱ３７は、上記第２のロウデコーダＲ−ＤＣＲ２を構
成する他の各単位回路に対して共通に設けられる。この
ように電流源ＭＯＳＦＥＴＱ３７を多数の単位回路に対
して共通に用いる場合には、それぞれのリーク電流を補
うため、全体では比較的大きな電流を流すことが必要と
される。このため、１つの単位回路の微少電流のみを形
成する場合の電流源ＭＯＳ　Ｆ　ＥＴに比べて素子サイ
ズを小さくできる。すなわち、上記のような微少電流を
形成するめには、そのコンダクタンスを極めて小さく設
定することから、ＭＯＳＦＥＴのチャンネル長を長く設
定することになるため、その面積が比較的大きくされて
しまうからである。

上記単位回路ＵＤＣＲにおいては、上記ダイナミック型
のナントゲート回路の出力信号がハイレベル（非選択レ
ベル）にされたとき、ＣＭＯＳインバータ回路工ｖ１の
出力信号のロウレベルによって上記スイッチＭＯＳＦＥ
ＴＱ３６がオン状態にされる。これにより、ダイナミッ
ク型のナントゲート回路の出力ノードにＭＯＳＦＥＴＱ
３７により形成された微少電流が供給されるため、出力
信号を電源電圧Ｖｃｃのようなハイレベルに維持させる
ことができる。また、上記ナントゲート回路の出力信号
がロウレベル（選択レベル）なら、上記ＣＭＯＳインバ
ータ回路ＩＶＩの出力信号のハイレベルによってスイッ
チＭＯＳＦＥＴＱ３６はオフ状態にされる。これにより
、単位回路ＵＤＣＲは、ロウレベルの出力信号を形成す
るとき、上記レベル補償のための直流電流を消費しない
。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａＯ，ａｏ
及びａｔ、ａｌで形成されたデコード信号によって選択
される上記同様な伝送ゲー）ＭＯＳＦＥＴとカットＭＯ
ＳＦＥＴとからなるスイッチ回路を通してワード線選択
タイミング信号φＸから４通りのワード線選択タイミン
グ信号φｘｏＯないしφｘｌｌを形成する。これらのワ
ード線選択タイミング信号φｘ００〜φｘｌｌは、上記
伝送ゲート上記ＭＯ３ＦＦ、ＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。なお、ロウデコーダＲ−ＤＣ
Ｒ１は、ロウデコーダＲ−ＤＣＲ２と類似のデコーダ回
路を用いるもの、又は完全ＣＭＯＳスタティック型のデ
コーダであってもよい。

特に制限されないが、タイミング信号φχ００は、アド
レス信号ａＯ及び１１がハイレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号ａＯ及び丁１、及びａＯ及び
ａｌ、及びａＯ及びａｌがハイレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及びａｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯｌＷｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを識別するための一種のワード線群選
択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、ＭＯ
ＳＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯ５ＦＥＴ
ＱＩ〜Ｑ４が設けられており、リセットパルスφＩＪｗ
を受けてこれらのＭＯＳＦＥＴＱ１〜Ｑ４がオン状態と
なることによって、選択されたワード線がその両端から
接地レベルにリセットされろ。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
ＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯＳＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。

ロウアドレスバッファＲ−ＡＤＨは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号Ａ　Ｏ−
Ａｍを取り込み、それを保持するととに内部相補アドレ
ス信号ａ　Ｏ−ａ　ｍを形成して上記ロウアドレスデコ
ーダＲ−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。ここで、
上記外部端子から供給されたアドレス信号ＡＯと同相の
内部アドレス信号ａＱと逆相の内部アドレス信号ａＱと
を合わせて相補アドレス信号ａＱのように表している（
以下、同じ）。ロウアドレスデコーダＲ−ＤＣＲ１とＲ
−ＤＣＲ２は、上述のように上記相補アドレス信号ａＯ
−ａｍを解読して、ワード線選択タイミング信号φＸに
同期してワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外部端子から供給されたアドレス
信号ＡＯ〜Ａｎを取り込み、それを保持するととに内部
相補アドレス信号上０〜ａｎを形成してカラムアドレス
デコーダＣ−ＤＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、データｖＡ選択タイミン
グ信号φｙによってカラム選択タイミングが制御され、
カラムアドレスバッファＣ−ＡＤＢから供給される内部
アドレス信号ａＯ−ａｎと逆相のアドレス信号ａＱ−ａ
ｎからなる相補アドレス信号Ａ」〜ａｎを解読すること
によって上記カラムスイッチＣ−５Ｗに供給すべき選択
信号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＨのように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯＳＦＥＴＱ
４４が設けられている。この共通相補データ線ＣＤ、Ｃ
Ｄには、上記単位のセンスアンプＵＳＡと同様な回路構
成のメインアンプＭＡの一対の入出力ノードが結合され
ている。このメインアンプの出力信号は、データ出カバ
、ファＤＯＢを介して外部端子Ｄｏｕｔへ送出される。

読み出し動作ならば、データ出力バッファＤＯＢはその
タイミング信号φｒｔｖによって動作状態にされ、上記
メインアンプＭＡの出力信号を増幅して外部端子Ｄｏｕ
ｔから送出する。なお、書込み動作なら、上記タイミン
グ信号φｒｗによってデータ出カバソファＤＯＢの出力
はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入カバッフ
プＤＩＢの出力端子が結合される。書込み動作ならば、
データ人カバソファＤＩＢは、そのタイミング信号φｒ
ｗによって動作状態にされ、外部端子Ｄｉｎから供給さ
れた書込み信号に従った相補書込み信号を上記共通相補
データ線ＣＤ、ＣＤに伝えることにより、選択されたメ
モリセルへの書込みが行われる。なお、読み出し動作な
ら、上記タイミング信号φｒ−によってデータ入カバソ
ファＤＩＢの出力はハイインピーダンス状態にされる。

上記のようにアドレス選択用ＭＯＳＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値電圧により情
報記憶用キャパシタＯ３への書込みハイレベルのレベル
損失が生じないようにするため、ワード線選択タイミン
グ信号φＸによって起動されるワード線ブートストラン
プ回路（図示せず）が設けられる。このワード線ブート
ストラップ回路は、例えばワード線選択タイミング信号
φＸとその遅延信号を用いて、ワード線選択タイミング
信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベル
とする。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上記
一連の各種タイミングパルスを形成する。

回路記号ＲＥ　ＦＣで示されているのは、自動リフレッ
シュ回路であり、リフレッシュアドレスカウンタ、タイ
マー等を含んでいる。この自動リフレッシュ回路ＲＥＦ
Ｃは、特に制限されないが、アドレストスロープ信号Ｒ
ＡＳとＣＡＳを受ける論理回路により、ロウアドレスス
トローブ信号ＲＡＳがロウレベルにされる前にカラムア
ドレスストローブ信号ＣＡＳがロウレベルにされたとき
、それをリフレッシュモードとして判定し、上記ロウア
ドレスストローブ信号ＲＡＳをクロックとするアドレス
カウンタ回路により形成されたリフレッシュアドレス信
号ａＯ″〜ａｍ’　を送出させる。

このリフレッシュアドレス信号ａＯ”〜ａｍ’　は、マ
ルチプレクサ機能を持つ上記ロウアドレスバッファＲ−
ＡＤＨを介してロウアドレスデコーダ回路Ｒ−ＤＣＲ１
及びＲ−ＤＣＲ２に伝えられる。

このため、リフレッシュ制御回路ＲＥＦＣは、リフレッ
シュモードのとき、上記アドレスバッファＲ−ＡＤＢの
切り換えを行う制御信号を発生させる（図示せず）。こ
れによって、リフレッシュアドレス信号ａＱｌ　〜ａｍ
”に対応された一本のワード線選択によるリフレッシュ
動作が実行される（ＣＡＳビフォワーＲＡＳリフレッシ
ュ）。

第２図には、上記ダイナミック型ＲＡＭの動作の一例を
説明するためのタイミング図が示されている。

ロウ及びカラムアドレスストローブ信号ＲＡＳ。

ＣＡＳがロウレベルからハイレベルにされると、ＲＡＭ
はチップ非選択状態にされる。このチップ非選択状態に
おいては、ワード線タイミング信号φＸ及びセンスアン
プの動作タイミング信号φｐａ（φｐａＬφｐａ２）は
ロウレベルにされる。なお、図示しないが、Ｐチャンネ
ル型のパワースイッチＭＯＳＦＥＴＱ１２．Ｑｌ３のゲ
ートに供給されるタイミング信号φｐａｌとφｐａ２は
、ハイレベルにされる。これによって、パワースイッチ
ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１及びＱｌ２．Ｑｌ３が
オフ状態にされるため、センスアンプＳＡの動作が停止
される。これによって、センスアンプＳＡのの共通ソー
スｆｊＡＮＳ及びＰＳは、フローティング状態でロウレ
ベルとハイレベルを維持する。また、上記センスアンプ
ＳＡが非動作状態にされることに応じて、相補データＷ
ＡＤ、Ｄも、その前の動作サイクルに応じてフローティ
ング状態でハイレベルとロウレベルを維持する。上記ワ
ード線選択タイミング信号φＸのロウレベルによって、
選択されたワード線がハイレベルからロウレベルの非選
択レベルにされる。このようなワード線の非選択レベル
への立ち下がりを早くするために、タイミング信号φｐ
−がハイレベルになって、ワード線の遠端側に設けられ
たスイッチＭＯＳＦＥＴＱ３０ないしＱ４１等がオン状
態にされる。なお、上記チップ非選択状態とともにタイ
ミング信号φｐがロウレベルからハイレベルになって、
ダミー容１ｃｐにハイレベルのプリチャージ電圧を供給
するスイッチＭＯＳＦＥＴＱ４７がオフ状態にされる。

これによって、ダミー容量Ｃｐは、ハイインピーダンス
でプリチャージレベルを維持する。

この後、プリチャージ信号φｐｃがロウレベルからハイ
レベルにされる。これによって、相補データ線り、Ｄ間
を短絡するＭＯＳＦＥＴＱ５がオン状態になって、相補
データ線り、Ｄのハーフプリチャージ動作を行わせる。

これ同時に、センスアンプＳＡの共通ソース線ＰＳとＮ
Ｓを短絡するスイン＋ＭＯＳＦＥＴＱ４５と、上記ダミ
ー容量Ｃｐを共通ソース線ＰＳに結合させるスイッチＭ
ＯＳＦＥＴＱ４６がオン状態にされる。これによって、
共通ソース線ＰＳとＮＳの電位（プリチャージレベル）
は、上記ダミー容量Ｃｐが付加されることによって、上
記ハイレベルとロウレベルのはゾ中間電位に等しくされ
る。

そして、ロウアドレスストローブ信号ＲＡＳがハイレベ
ルからロウレベルにされると、ＲＡＭはチップ選択状態
にされる。この信号ＲＡＳのハイレベルからロウレベル
への立ち下がりタイミングで、アドレス端子から供給さ
れるアドレス信号ＡＸがロウアドレスバッファＲ−ＡＤ
Ｂに取り込まれる。このようなチップ選択状態に伴い、
上記プリチャージ動作が終了される。すなわち、タイミ
ング信号φｐ−はロウレベルにされ、ワード線遠端側ノ
リセットＭＯＳＦＥＴＱ３８ないしＱ４１をオフ状態に
して、ワード線のリセット状態を解除させる。また、プ
リチャージ信号φｐｃも同様にロウレベルにされ、上記
各ＭＯＳＦＥＴＱ５、Ｑ４４、Ｑ４５及びＱ４８がオフ
状態にされる。

そして、上記アドレスバッファＲ−ＡＤＢ及びデコーダ
Ｒ−ＤＣＲの動作時間を待ってワード線選択タイミング
信号φＸがハイレベルにされ、１本のワード線を選択状
態にさせる。これによって、選択されたメモリセルが結
合される一方のデータ線の電位は、上記ハーフプリチャ
ージ電位とメモリセルの情報記憶電荷に従った微小レベ
ルに変化する。このとき他方のデータ線は、上記ハーフ
プリチャージ電位のままにされる。

次に、センスアンプのタイミング信号φｐａ　（図示し
ないφｐａ）がハイレベル（図示しないロウレベル）に
されると、センスアンプＳＡが２つのタイミング信号φ
ｐａＬφｐａ２　（φｐａＬφｐａ２）による前述のよ
うな２段階にわたる増幅動作を開始する。

このようなセンスアンプＳＡが増幅動作を開始した後、
タイミング信号φｐがハイレベルからロウレベルにされ
る。これによって、ＰチャンネルＭＯ５ＦＥＴＱ４７が
オン状態にされ、上記ダミー容ｆｉｔｃｐに対するプリ
チャージ動作を開始するものである。

また、カラムアドレスストローブ信号ＣＡＳがハイレベ
ルからロウレベルへの立ち下がりタイミングで、アドレ
ス端子から供給されるアドレス信号ＡＹがカラムアドレ
スバッファＲ−ＡＤＢに取り込まれる。上記信号ＣＡＳ
に基づいて形成されるデータ線選択タイミング信号φｙ
が発生されると、これに同期して一対の相補データ線が
共通相補データ線ＣＤ、ＣＤに接続させるカラムスイッ
チＭＯＳ　Ｆ　ＥＴがオン状態にされ、データ線の選択
動作が行われる。

以下、図示しないが、ライトイネーブル信号Ｗ下がハイ
レベルにされる読み出し動作なら、メインアンプＭＡ、
及びデータ出カバソファＤＯＢがそれぞれのタイミング
信号に従って動作状態にされる。また、ライトイネーブ
ル信号ＷＥがロウレベルの書き込み動作なら、データ入
カバソファＤＩＢがそのタイミング信号に従って動作状
態にされ、その出力信号（書き込み信号）が共通相補デ
ータｉｃＤ、ＣＤ、カラムスイッチＭＯＳ　Ｆ　ＥＴ及
び相補データ線を通して選択されたメモリセルに伝えら
れる。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１）複数のＣＭＯＳラッチ回路に対して共通に回路の
電源電圧と接地電位をそれぞれ供給するＰチャンネルＭ
ＯＳＦＥＴとＮチャンネルＭＯ８ＦＥＴからなるパワー
スイッチ回路からなるセンスアンプにおける共通化され
た一方の共通ソース線の寄生容量を他方の共通ソース線
の寄生容量とはゾ等しくさせるダミー容量を設けて、上
記センスアンプが結合される相補データ線を短絡するこ
とによって行われるプリチャージ動作の時にオン状態に
されるスイッチＭＯＳＦＥＴを介して上記ダミー容量を
一方の共通ソース線に接続することによって、共通ソー
ス線の電位を相補データ線とはゾ同じハーフプリチャー
ジ電位にすることができるという効果が得られる。

（２）上記ダミー容量に対するプリチャージ動作をセン
スアンプが動作開始した後の適当なタイミングにより行
うとこによって、センスアンプの動作開始時におけるピ
ーク電流を小さく抑えることができる。これによって、
記憶情報に従った微小な読み出し信号の増幅動作を開始
するときに、電源電圧供給線に流れるピーク電流を抑え
ることによってノイズレベルを小さくできから、センス
アンプの動作マージンの向上を図ることができるという
効果が得られる。

（３）上記（１）により、センスアンプの共通ソース線
の電位をはゾ相補データ線と同じプリチャージレベルに
することができるから、必要に応じて設けられるレベル
補償用回路の電流供給能力を小さくできるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない９例えば、上記ダイナミ
ック型ＲＡＭを構成する他の周辺回路の具体的回路構成
は、種々の実施形態を採ることができるものである。例
えば、メモリアレイが複数個からなる場合、それに応じ
て複数のセンスアンプが設けられ、それぞれに前記実施
例のようなダミー容量が付加されるものである。また、
上記プリチャージ動作は、ＲＡＭが選択状態にされると
きのアドレスバッファやデコーダ回路の動作時間を利用
して行うようにするものであってもよい、さらに、アド
レス信号は、それぞれ独立した外部端子から供給するも
のであってもよい、自動リフレッシュ回路は、特に必要
とされるものではない。

この発明は、ＣＭＯＳラッチ回路を利用したセンスアン
プを含むハーフプリチャージ方式のダイナミック型ＲＡ
Ｍに広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、複数のＣＭＯＳラッチ回路に対して共通に
回路の電源電圧と接地電位をそれぞれ供給するＰチャン
ネルＭＯＳ　Ｆ　ＥＴとＮチャンネルＭＯＳＦＥＴから
なるパワースイッチ回路からなるセンスアンプにおける
共通化された一方の共通ソース線の寄生容量を他方の共
通ソース線の寄生容量とはゾ等しくさせるダミー容量を
設けて、上記センスアンプが結合される相補データ線を
短絡することによって行われるプリチャージ動作の時に
オン状態にされるスイッチＭＯＳＦＥＴを介して上記ダ
ミー容量を一方の共通ソース線に接続することによって
、共通ソース線の電位を相補データ線とほゞ同じハーフ
プリチャージ電位にすることができる。また、上記ダミ
ー容量に対するプリチャージ動作をセンスアンプが動作
開始した後の適当なタイミングにより行うとこによって
、センスアンプの動作開始時におけるピーク電流を小さ
く抑えることができる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２図は、その動作の一例を説明するためのタイミング
図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・ブリチ゛ヤージ
、ＳＡ・・センスアンプ、ＵＡＳ・・単位回路、Ｃ−５
Ｗ・・カラムスイッチ、Ｒ−ＡＤＢ・・ロウアドレスバ
ッファ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−
ＤＣＲＩ、Ｒ−ＤＣＲ２・・ロウアドレスデコーダ、Ｃ
−ＤＣＲ・・カラムアドレスデコーダ、ＭＡ・・メイン
アンプ、ＴＧ・・タイミング発生回路、ＲＥＦＣ・・自
動リフレッシュ回路、ＤＯＢ・・データ出力バッファ、
ＤＩＢ・・データ入カバソファ、ＶＢＧ・・基板バイア
ス発注回路

Claims (1)

1. 【特許請求の範囲】 １、ダイナミック型のメモリセルが結合される相補デー
   タ線に対応して設けられ、その入力と出力とが交差接続
   されるＣＭＯＳインバータ回路からなるＣＭＯＳラッチ
   回路と、複数の上記ＣＭＯＳラッチ回路に対して共通に
   回路の電源電圧と接地電位をそれぞれ供給するＰチャン
   ネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴからなる
   パワースイッチ回路からなるセンスアンプと、上記共通
   化されたＣＭＯＳラッチ回路の一方の共通ソース線の寄
   生容量を他方の共通ソース線の寄生容量とほゞ等しくさ
   せるダミー容量とを含み、上記相補データ線を短絡する
   ことによって行われるプリチャージ動作の時にオン状態
   にされるスイッチＭＯＳＦＥＴを介して上記ダミー容量
   を一方の共通ソース線に接続し、センスアンプが動作状
   態のときにオン状態にされるスイッチＭＯＳＦＥＴによ
   り上記ダミー容量を回路の電源電圧にプリチャージする
   ことを特徴とするダイナミック型ＲＡＭ。 ２、上記ＣＭＯＳラッチ回路は、ＰチャンネルＭＯＳＦ
   ＥＴがＮチャンネルＭＯＳＦＥＴに比べて小さなサイズ
   により構成されるものであり、上記ダミー容量はＰチャ
   ンネルＭＯＳＦＥＴの共通ソース線に対して設けられる
   ものであることを特徴とする特許請求の範囲第１項記載
   のダイナミック型ＲＡＭ。