JPS63175292A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）おけるリフレッシュアドレス信号を形成するカウ
ンタ回路に有効な技術に関するものである。

〔従来の技術〕

半導体基板上において形成されるダイナミック型メモリ
セルにおいては、情報記憶用キャパシタに蓄積された情
報電荷が、リーク電流等によって時間の経過とともに減
少してしまう。このため、常にメモリセルに正確な情報
を記憶させておくためには、メモリセルに記憶されてい
る情報を、その情報が失われてしまう前に読み出して、
これを増幅して再び同じメモリセルに書き込む動作、い
わゆるリフレッシュ動作を行う必要がある。このような
リフレッシュ動作の１つとしてＣＡＳビフォワーＲＡＳ
リフレッシュ動作がある。

このようなリフレッシュ機能を持つダイナミック型ＲＡ
Ｍの例として、例えば■日立製作所、昭和６０年９月発
行ｒ日立ＩＣメモリデータブックｊ頁２５４〜頁２６１
がある。

〔発明が解決しようとする問題点〕

本願発明者等は、この発明に先立って第５図に示すよう
なラッチ回路を用いて、上記リフレッシュ用のカウンタ
回路を構成することを考えた。この場合、そのゲートと
ドレインが交差接続された駆動ＭＯＳＦＥＴＱＩとＱ２
のうち、一方がオン状態にされるため、そのドレインに
設けられる負荷手段を介して直流電流が消費されてしま
う。そこで、本願発明者等は上記負荷手段として、同図
に例示的に示されているＭＯＳＦＥＴＱＩ　１ないしＱ
１３及びＱ１４ないしＱ１６のように、複数個のＭＯＳ
　Ｆ　ＥＴを直列形態にして、その合成コンダクタンス
を小さくして上記直流電流を削減することを考えた。

しかしながら、このように複数の直列形態にされた負荷
ＭＯＳＦＥＴＱＩ　１ないしＱ１３及びＱ１４ないしＱ
１６を用いると、ランチ回路の反転速度が遅くなってし
まうという問題が生じることが判明した。すなわち、上
記ＭＯＳＦＥＴＱＩ　１ないしＱ１３及びＱ１４なしい
Ｑ１６は、定常的にオン状態にされているため、そのゲ
ートとチャンネル間の比較的大きなゲート容量が、駆動
ＭＯ３Ｆ　ＥＴＱ　１及びＱ２のドレインに付加される
こととなって、そのチャージアップ及びディスチャージ
に比較的長い時間を費やすことが必要になるからである
。

この発明の目的は、低消費電力で高速動作化を実現した
ラッチ回路を含む半導体集積回路装置を提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、そのゲートとドレインが交差結線され、交差
結線されたそれぞれゲート、ドレインから出力信号を形
成する一対の駆動ＭＯＳ　Ｆ　ＥＴＱ　１　。

Ｑ２のドレインと電源電圧端子との間に、上記駆動ＭＯ
ＳＦＥＴのゲートに供給される入力信号の供給タイミン
グにおいてオフ状態にされる直列形態にされた複数から
なる負荷ＭＯＳ　Ｆ　ＥＴを設けてラッチ回路を構成す
るものである。

〔作　用〕

上記した手段によれば、直列形態にされた複数のＭＯＳ
ＦＥＴからなる負荷ＭＯＳＦＥＴを用いることによって
負荷手段のコンダクタンスを小さくできるから低消費電
力が図られるとともに、上記駆動ＭＯＳ　Ｆ　ＥＴのゲ
ートに入力信号を供給するとき、上記負荷ＭＯＳ　Ｆ　
ＥＴをオフ状態にすることによってそのゲート容量が駆
動ＭＯＳ　Ｆ　ＥＴのドレインに結合されるのを防止で
きるからラッチ回路の反転動作を高速にすることができ
る。

〔実施例〕

第３図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の回路図が示されている。

同図の各回路素子は、公知のＣＭＯ３集積回路の製造技
術によって、１個の単結晶シリコンのような半導体基板
上において形成される。同図において、チャンネル部分
に矢印が付加されたＭＯＳＦＥＴはＰチャンネル型であ
る。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐ
チャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型
ウェル領域は、第１図の電源端子Ｖｃｃに結合される。

基板バイアス電圧発生回路ＶＢＧは、半導体基板に供給
すべき負のバックバイアス電圧−ｖｂｂを発生する。こ
れによって、ＮチャンネルＭＯＳＦＥＴの基板ゲートに
バックバイアス電圧が加えられることになり、その結果
として、ＮチャンネルＭＯＳ　Ｆ　ＥＴのソース、ドレ
インと基板間の寄生容量値が減少させられるため回路の
高速動作化が図られるとともに、基板に発生するマイノ
リティ　（少数）キャリアが吸収され、情報記憶キャパ
シタに蓄積された情報電荷が失われることが軽減される
ためメモリセルのリフレッシュ周期を長くすることがで
きる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳ　Ｆ　Ｆ、Ｔのソース、ドレイン及びチャ
ンネル形成領域（ゲート形成領域）とされた表面部分以
外には、公知の選択酸化法によって形成された比較厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ［領域における半導体基板表面には、イオン打ち込み
法によるＮ型領域が形成されること、又は所定の電圧が
供給されることによってチャンネルが形成される。これ
によって、１層目ポリシリコン層、薄い絶縁膜及びチャ
ンネル領域からなるキャパシタが形成される。フィール
ド酸化膜上の１層目ポリシリコン層は、１種の配線とみ
なされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２Ｎ目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
いる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面上に比較的厚い厚さの層間絶縁膜が形成され、この眉
間絶縁膜上には、アルミニュウムからなるような導体層
が形成されている。導体層は、その下の絶縁膜に設けら
れたコンタクト孔を介してポリシリコン層、半導体領域
に電気的に結合されている。後で説明するメモリアレイ
におけるデータ線は、特に制限されないが、この眉間絶
縁膜上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルバッシベーション膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線又はディジット線）方式とされる
。第１図には、その一対のデータ線が具体的に示されて
いる。すなわち、一対の平行に配置された相補データ線
（ビット線又はディジット線）Ｄ、Ｄに、アドレス選択
用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構
成された複数のメモリセルのそれぞれの入出力ノードが
同図に示すように所定の規則性をもって配分されて結合
される。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ５のように、相補データ線り、　　Ｄ間に設けら
れたスイッチＭＯＳＦＥＴにより構成される。このＭＯ
ＳＦＥＴＱ５は、そのゲートにチップ非選択状態に発生
されるプリチャージ信号φｐＣが供給されることによっ
て、チップ非選択状態のときにオン状態にされる。これ
により、前の動作サイクルにおいて、後述するセンスア
ンプＳＡの増幅動作による相補データ線り、Ｄのハイレ
ベルとロウレベルを短絡して、相補データ線り。

Ｄを約Ｖｃｃ／２のプリチャージ電圧とする。なお、Ｒ
ＡＭがチップ非選択状態にされ、上記プリチャージＭＯ
ＳＦＥＴＱ５等がオン状態にされる前に、上記センスア
ンプＳＡは非動作状態にされる。これにより、上記相補
データｆｉＤ、Ｄはハイインピーダンス状態でハイレベ
ルとロウレベルを保持するものとなっている。また、Ｒ
ＡＭが動作状態にされると、センスアンプＳＡが動作状
態にされる前に上記プリチャージＭＯＳＦＥＴＱ５等は
オフ状態にされる。これにより、相補データ線り、　　
Ｄは、ハイインピーダンス状態で上記ハーフプリチャー
ジレベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作におてい、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ？、Ｑ９
と、ＮチャンネルＭＯ３ＦＢＴＱ６゜Ｑ８とからなるＣ
ＭＯＳラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線り。

Ｄに結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
ＱＩ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され
、並列形態のＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ
　１を通して回路の接地電圧Ｖｓｓが供給されろ。これ
らのパワースイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１及
びＭＯＳＦＥＴＱ１２．Ｑ１３は、同じメモリマット内
の他の同様な行に設けられたランチ回路（単位回路ＵＳ
Ａ）に対して共通に用いられる。

上記ＭＯＳＦＥＴＱＩＯ，Ｑ１２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化させる相補タイミ
ングパルスφｐａｌ　、　　φｐａｌが印加され、ＭＯ
ＳＦＥＴＱＩ　１．Ｑｌ　３（７）ゲートには、上記タ
イミングパルスφｐａｌ　、　　φｐａｌより遅れた、
相補タイミングパルスφｐａ２　、　　φｐａ２が印加
される。このようにすることによって、センスアンプＳ
Ａの動作は２段階に分けられる。タイミングパルスφｐ
ａ１．φｐａｌが発生されたとき、すなわち第１段階に
おいては、比較的小さいコンダクタンスを持つＭＯＳＦ
ＥＴＱＩＯ及びＱ１２による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることな（増幅さ
れる。上記センスアンプＳＡでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
φｐａ２．φｐａ２が発生されると、すなわち第２段階
に入ると、比較的大きなコンダクタンスを持つＭＯＳＦ
ＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱ１１、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の単位回路
（ワード線４本分）ＵＤＣＲが代表として示されている
。図示の構成に従うと、アドレス信号ａ２〜ａｍは、直
列形態にされたＮチャンネル型の駆動ＭＯＳＦＥＴＭＯ
ＳＦＥＴＱ３２〜Ｑ３４のゲートに供給される。Ｐチャ
ンネル型のプリチャージＭＯＳＦＥＴＱ３５のゲートに
は、特に制限されないが、チップ非選択状態のときにロ
ウレベルにされるプリチャージ信号φが供給される。

上記プリチャージＭＯ３ＦＦ、ＴＱ３５と駆動ＭＯＳＦ
ＥＴＱ３２〜Ｑ３４によりダイナミック型のナンド（Ｎ
ＡＮＤ）ゲート回路が構成され、上記４本分のワード線
選択信号が形成される。上記ナントゲート回路の出力は
、一方において、ＣＭＯＳインバータＩＶＩで反転され
Ｎチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１を
通して、スイッチ回路としてのＮチャンネル型伝送ゲー
トＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。

上記ナントゲート回路は、それ自体ダイナミック動作を
行うものであるので、その出力ノードのリーク電流によ
るレベル低下を補償するために、次のＭＯＳ　Ｆ　ＥＴ
が設けられる。上記ダイナミック型のナントゲート回路
の出力ノードには、特に制限されないが、上記出力信号
を送出するＣＭＯＳインバータ回路ＩＶＩの出力信号を
受けるＰチャンネル型のスイッチＭＯＳＦＥＴＱ３６が
設けられる。このスイッチＭＯＳＦＥＴＱ３６には、そ
のゲートが定常的に回路の接地電位に接続され、そのコ
ンダクタンスが小さくされたＰチャンネル型の電流源Ｍ
ＯＳＦＥＴＱ３７によって形成された微少電流が供給さ
れる。特に制限されないが、この電流源ＭＯＳＦＥＴＱ
３７は、上記第２のロウデコーダＲ−ＤＣＲ２を構成す
る他の各単位回路ＵＤＣＲに対して共通に設けられる。

このように電流源ＭＯＳＦＥＴＱ３７を多数の単位回路
ＵＤＣＲに対して共通に用いる場合には、それぞれのリ
ーク電流を補うため、全体では比較的大きな電流を流す
ことが必要とされる。このため、１つの単位回路ＵＤＣ
Ｒの微少電流のみを形成する場合の電流源ＭＯＳ　Ｆ　
ＥＴに比べて素子サイズを小さくできる。すなわち、上
記のような微少電流を形成するめには、そのコンダクタ
ンスを極めて小さく設定することから、ＭＯＳＦＥＴの
チャンネル長を長く設定することになるため、その面積
が比較的大きくされてしまうからである。

上記単位回路ＵＤＣＲにおいては、上記ダイナミック型
のナントゲート回路の出力信号がハイレベル（非選択レ
ベル）にされたとき、ＣＭＯＳインバータ回路ＩＶＩの
出力信号のロウレベルによって上記スイッチＭＯＳＦＥ
ＴＱ３６がオン状態にされる。これにより、ダイナミッ
ク型のナントゲート回路の出力ノードにＭＯＳＦＥＴＱ
３７により形成された微少電流が供給されるため、出力
信号を電源電圧Ｖｃｃのようなハイレベルに維持させる
ことができる。また、上記ナントゲート回路の出力信号
がロウレベル（選択レベル）なら、上記ＣＭＯＳインバ
ータ回路ＩＶＩの出力信号のハイレベルによってスイッ
チＭＯＳＦＥＴＱ３６はオフ状態にされる。これにより
、単位回路ＵＤＣＲは、ロウレベルの出力信号を形成す
るとき、上記レベル補償のための直流電流を消費しない
。

第１のロウデコーダＲ−ＤＣＲｌは、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａｏ、ａｏ
及びａｌ、丁１で形成されたデコード信号によって選択
される上記同様な伝送ゲー）ＭＯＳＦＥＴとカットＭＯ
Ｓ　Ｆ　ＥＴとからｆｔ　ルスイッチ回路を通してワー
ド線選択タイミング信号φＸから４通りのワード線選択
タイミング信号φｘ００ないしφｘｌｌを形成する。こ
れらのワード線選択タイミング信号φｘ００〜φｘｌｌ
は、上記伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を
介して各ワード線に伝えられる。なお、特に制限されな
いが、ロウデコーダＲ−ＤＣＲ１は、ロウデコーダＲ−
ＤＣＲ２と類似のデコーダ回路を用いるもの、又は完全
ＣＭＯＳスタティック型のデコーダであってもよい。

特に制限されないが、タイミング信号φｘＯＯは、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号ａＯがロウレベルにされてい
るときタイミング信号φＸに同期してハイレベルにされ
る。

これによって、アドレス信号ａｌ及びａｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯ，Ｗｌ、以下、第１ワード線
群と称する）と、データ＆％Ｄに結合されたメモリセル
に対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワー
ド線群と称する）とを識別するための一種のワード線群
選択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、ＭＯ
ＳＦＥＴＱ２０−Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＮチャンネル
ＭＯＳＦＥＴＱＩ〜Ｑ４が設けられており、リセットパ
ルスφｐ−を受けてこれらのＭＯＳＦＥＴＱＩ〜Ｑ４が
オン状態となることによって、選択されたワード線がそ
の両端から接地レベルにリセットされる。

カラムスイッチＣ−５Ｗは、代表として示されているＮ
チャンネルＭＯＳＦＥＴＱ４２．Ｑ４３のように、相補
データ線り、Ｄと共通相補データｖＡｃＤ、ＣＤを選択
的に結合させる。これらのＭＯＳＦＥＴＱ４２．Ｑ４３
のゲートには、後述するカラムデコーダＣ−ＤＣＲから
の選択信号が供給される。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＯにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号Ａ（１−
Ａｍを取り込み、それを保持するととに内部相補アドレ
ス信号ａｏ−ａｍを形成して上記ロウデコーダＲ−ＤＣ
ＲＩ及びＲ−ＤＣＲ２に伝える。ここで、上記外部端子
から供給されたアドレス信号ＡＯと同相の内部アドレス
信号ａＯと逆相の内部アドレス信号ａＯとを合わせて相
補アドレス信号ａＯのように表している（以下、同じ）
。ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２は、上述の
ように上記相補アドレス信号１０〜ａｍを解読して、ワ
ード線選択タイミング信号φＸに同期してワード線の選
択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＨは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外部端子から供給されたアドレス
信号ＡＯ〜Ａｎを取り込み、それを保持するととに内部
相補アドレス信号ａＱ−ａｎを形成してカラムアドレス
デコーダＣ−ＤＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、上記アドレスデコーダＲ
−ＤＣＲ２と顕像のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファＣ−ＡＤＨから供給される
内部アドレス信号ａ　Ｑ　ｗ　ａｎと逆相のアドレス信
号ａＯ〜ａｎからなる相補アドレス信号１０〜ａｎを解
読してデータ線選択タイミング信号φｙに同期して上記
カラムスイッチＣ−５Ｗに供給すべき選択信号を形成す
る。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＢのように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯＳＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＯＢを介して外部端子Ｄｏｕ
ｔへ送出される。読み出し動作ならば、データ出力バッ
ファＤＯＢはそのタイミング信号φｒｗによって動作状
態にされ、上記メインアンプＭＡの出力信号を増幅して
外部端子Ｉ１０から送出する。なお、書込み動作なら、
上記タイミング信号φｒ−によってデータ出力バッファ
ＤＯＢの出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入力バッフ
ァＤＩＢの出力端子が結合される。書込み動作ならば、
データ入力バッファＤＩＢは、そのタイミング信号φｒ
ｗによって動作状態にされ、外部端子Ｄｉｎから供給さ
れた書込み信号に従った相補書込み信号を上記共通相補
データ線ＣＤ、ＣＤに伝えることにより、選択されたメ
モリセルへの書込みが行われる。なお、読み出し動作な
ら、上記タイミング信号φｒ％１によってデータ入力バ
ッファＤＩＲの出力はハイインピーダンス状態にされる
。

上記のようにアドレス選択用ＭＯＳＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯＳＦＥＴＱｍ等のしきい値電圧により情報記
憶用キャパシタＣｓへの書込みハイレベルのレベル損失
が生じないようにするため、ワード線選択タイミング信
号φＸによって起動されるワード線ブートストラップ回
路（図示せず）が設けられる。このワード線ブートスト
ラップ回路は、ワード線選択タイミング信号φＸとその
遅延信号を用いて、ワード線選択タイミング信号φＸの
ハイレベルを電源電圧Ｖｃｃ以上の高レベルとする。

上述した各種タイミング信、号は、次のタイミング発生
回路ＴＧにより形成される。タイミング発生回路ＴＧは
、上記代表として示された主要なタイミング信号等を形
成する。すなわち、このタイミング発生回路ＴＧは、外
部端子から供給されたアドレスストローブ信号ＲＡＳ及
びＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上
記一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳをクロックとするアドレスカウンタ回路
により形成されたリフレッシュアドレス信号ａＯ°〜ａ
ｍ“を送出させる。このリフレッシュアドレス信号ａＱ
ｌ　〜ａｍ’　は、マルチプレクサ機能を持つ上記ロウ
アドレスバッファＲ−ＡＤＨを介してロウアドレスデコ
ーダ回路Ｒ−ＤＣＲ１及びＲ−ＤＣＲ２に伝えられる。

このため、リフレッシュ制御回路ＲＥＦＣは、リフレッ
シュモードのとき、上記アドレスバッファＲ−ＡＤＢの
切り換えを行う制御信号を発生させる（図示ぜす）。こ
れによって、リフレッシュアドレス信号ａＯ°〜ａｍ’
　に対応された一本のワード線選択によるリフレッシュ
動作が実行される（ＣＡＳビフォワーＲＡＳリフレッシ
ェ）。

第１図には、上記のリフレッシュ動作に用いられるリフ
レッシュアドレスカウンタ回路の単位回路の一実施例の
回路図が示されている。

同図においては、１つのフリップフロップ回路（単位回
路）がその代表として示されている。例えば、同図と同
様なｍ＋１個のフリップフロップ回路が縦列形態に接続
されることによって、前記のｍ＋ｌビットのリフレッシ
ュ用アドレス信号ａＯ゛〜ａｍ”を形成する。

駆動ＭＯＳ　Ｆ　ＥＴＱ　１とＣ２のドレインとゲート
は互いに交差結線される。そして、各ＭＯＳＦＥＴＱＩ
、Ｑ２のドレインと電源電圧ＶＣＣとの間には、それぞ
れ負荷手段として直列形態にされたＭＯＳＦＥＴＱＩ　
１ないしＣ１３及びＣ１４ないしＣ１６が設けられる。

このような直列ＭＯＳＦＥＴＱＩＩないしＣ１３及びＣ
１４ないしＣ１６を用いることによって、その合成コン
ダクタンスを小さくして、オン状態にされた駆動ＭＯＳ
ＦＥＴＱＩ又はＣ２を通して流れる直流電流を小さくし
て低消費電力化を図るものである。なお、同図におイテ
は、上記負荷ＭＯＳ　Ｆ　ＥＴは、ＭＯＳＦＥＴＱＩＩ
なしいＣ１３及びＣ１４ないしＣ１６のように、それぞ
れ３個のＭＯＳ　Ｆ　ＥＴからなるように示されている
が、実際は所望の微小電流を得るように上記３個以上の
多数のＭＯＳ　Ｆ　ＥＴが直列形態にされるものである
。

この実施例では、上記低消費電力化と高速動作化を図る
ために、上記直列形態にされた負荷ＭＯＳＦＥＴＱＩ　
１ないしＣ１３及びＣ１４ないしＣ１６のゲートには、
それぞれ後述するようなタイミング信号φが共通に供給
される。このようなラッチ回路はマスターフリップフロ
ップ回路として動作する。

一方、記憶用キャパシタＣＩ、Ｃ２と、書込み用ＭＯＳ
ＦＥＴＱ７．ＱＢと、上記キャパシタＣ１、Ｃ２の保持
レベルを受ける増幅用ＭＯＳＦＥＴＱ４．Ｑ６と、その
ドレイン側に設けられた読み出し用ＭＯＳＦＥＴＱ３．
Ｑ５とは、それぞれ３ＭＯ３型の記憶回路を構成し、ス
レーブフリップフロップ回路として動作する。すなわち
、上記ＭＯＳ　Ｆ　ＥＴＱ　７とＣ３（Ｃ８とＣ５）の
共通化されたドレインは入出力端子とされ、ラッチ回路
（マスターフリップフロップ回路）の入出力端子である
／−１’Ｎ１　　（ＭＯＳＦＥＴＱＩのドレイン）、ノ
ードＮ２　　（ＭＯＳＦＥＴＱ２のドレイン）にそれぞ
れ接続される。そして、上記読み出し用のＭＯＳＦＥＴ
Ｑ３．Ｃ５のゲートには、入力信号ａｉが供給され、上
記書込み用ＭＯＳＦＥＴＱ７．Ｑ８のゲートには、反転
の入力信号ａｔが供給される。

また、この実施例では、マスター側からスレーブ側への
情報転送時の高速動作化のため、上記ノードＮ１．Ｎ２
と電源電圧Ｖｃｃとの間に、タイミング信号φを受ける
チャージアップ用ＭＯＳＦＥＴＱ９．ＱＩＯがそれぞれ
設けられろ。上記タイミング信号φは、例えば、ロウア
ドレスストローブ信号ＲＡＳの変化に同期して形成され
る内部タイミング信号であり、反転のタイミング信号φ
は上記信号ＲＡＳと同相のタイミング信号とされ、非反
転のタイミング信号φは、それと逆相のタイミング信号
とされる。

ラッチ回路の各出力ノードＮ１とＮ２の信号は、プッシ
ュプル形態にされた接地電位側の出力ＭＯＳＦＥＴＱ１
８と電源電圧側の出力ＭＯＳ　Ｆ　ＥＴＱ１７のゲート
に供給され、これらの出力ＭＯＳＦＥＴＱ１７とＣ１８
を介して次段回路の入力に供給される出力信号ａｌ＋ｌ
が形成される。

次に、第２図のタイミング図に従って、この実施例回路
の動作を説明する。

ダイナミック型ＲＡＭにおけるロウアドレススロープ信
号ＲＡＳのロウレベルへの変化に先立ってカラムアドレ
スストローブ信号ＣＡＳがロウレベルになると、信号Ｒ
ＡＳに同期してタイミング信号φとその反転タイミング
信号φが形成される。

なお、上記入力信号ａｉとａｔは、初段回路にあっては
上記タイミング信号φ、φとされる。

いま、初期状態として、駆動ＭＯＳＦＥＴＱＩのオン状
態によってノードＮ１がロウレベル、駆動ＭＯＳＦＥＴ
Ｑ２のオフ状態によってノードＮ２がハイレベルで、か
つ前段からの出力信号ａｉ（初段回路ではφ）がハイレ
ベルならＭＯＳＦＥＴＱ７とＣ８がオン状態にされてい
るため、キャパシタＣ１にはノードＮｌのロウレベルが
書込まれ、キャパシタＣ２にはノードＮ２のハイレベル
が書込まれている。

上記リフレッシュモードのとき、信号ＲＡＳのロウレベ
ルへの変化に同期してタイミング信号φがハイレベル、
反転タイミング信号φがロウレベルに変化する。上記タ
イミング信号φのハイレベルへの変化によって、ＭＯ５
ＦＢＴＱ９とＱＩＯはオフ状態にされる。このとき、反
転のタイミング信号φのロウレベルへの変化によって負
荷ＭＯＳＦＥＴＱＩＩないしＱ１３及びＱ１４ないしＱ
ＩＯはオフ状態にされる。

初段回路においては、上記入力信号ａｔであるタイミン
グ信号φのハイレベルへの変化によって読み出し用のＭ
ＯＳＦＥＴＱ３及びＱ５がオン状態にされる。このとき
、増幅ＭＯＳＦＥＴＱ４は、上記キャパシタＣ１のロウ
レベルによってオフ状態であり、増幅ＭＯＳＦＥＴＱ６
は、上記キャパシタＣ２のハイレベルによってオン状態
となっている。したがって、ＭＯＳＦＥＴＱ５のオン状
態とともに、ノードＮ２のハイレベルがロウレベルに変
化させられるので駆動ＭＯＳＦＥＴＱＩがオン状態から
オフ状態に切り替えられる。このとき、タイミング信号
φのハイレベルによってチャージアンプ用ＭＯＳＦＥＴ
ＱＩ　Ｏがオン状態にされているけれども、そのコンダ
クタンスがＭＯＳＦＥＴＱ５とＱ６の合成コンダクタン
スに比べて十分小さく設定されているため、上記のよう
にノードＮ２はハイレベルからロウレベルに変化する。

これによって、ノードＮ１が上記チャージアップ用ＭＯ
ＳＦＥＴＱ９のオン状態によってロウレベルからハイレ
ベルに変化する。

次に、ロウアドレスストローブ信号ＲＡＳのロウレベル
からハイレベルへの変化に伴い、タイミング信号φがハ
イレベルからロウレベルに変化し、反転タイミング信号
φがロウレベルからハイレベルになると、上記ＭＯＳＦ
ＥＴＱ９とＱＩＯがオフ状態に、負荷ＭＯＳＦＥＴＱＩ
　１ないしＱ１３及びＱ１４ないしＱＩＯはオン状態に
なる。すなわち、上記のタイミングではランチ回路は保
持状態になる。初段回路にあっては、上記反転のタイミ
ング信号φのハイレベルによって書き込み用のＭＯＳＦ
ＥＴＱ７とＱ８がオン状態にされるため、キャパシタＣ
１にはハイレベルが書込まれ、キャパシタＣ２にはロウ
レベルが書込まれる。これによってキャパシタＣ１の保
持レベルはロウレベルからハイレベルに、キャパシタＣ
２の保持レベルはハイレベルからロウレベルに変化する
。

次に、ロウアドレスストローブ信号ＲＡＳが再びハイレ
ベルからロウレベルに変化すると、タイミング信号φが
ハイレベルに変化し、反転タイミング信号φがロウレベ
ルになる。これによって１、上記同様にチャージアップ
用のＭＯＳＦＥＴＱ９とＱＩＯと読み出し用のＭＯＳＦ
ＥＴＱ３とＱ５がオフ状態に、負荷ＭＯＳＦＥＴＱＩ　
ｌなしいＱ１３及びＱ１４ないしＱＩＯがオフ状態にな
る。

この場合には、増幅ＭＯＳＦＥＴＱ６は、上記キャパシ
タＣ２の保持レベルがロウレベルであることによってオ
フ状態であり、増幅ｐＯ３ＦＥＴＱ４は、上記キャパシ
タＣ１の保持レベルがハイレベルであることよりオン状
態となっている。したがって、上記ＭＯＳＦＥＴＱ３の
オン状態によりノードＮ１のハイレベルがロウレベルに
変化させられるので、駆動ＭＯＳＦＥＴＱ２はオン状態
からオフ状態に切り替えられる。なお、この場合にも、
上記同様にタイミング信号φのハイレベルによってチャ
ージアップ用ＭＯＳＦＥＴＱ９がオン状態にされている
けれども、そのコンダクタンスがＭＯ８ＦＥＴＱ３とＱ
４の合成コンダクタンスに比べて十分小さく設定されて
いるため、上記のようにノードＮ１はハイレベルからロ
ウレベルに変化する。これによって、ノードＮ２が上記
チャージアップ用ＭＯＳＦＥＴＱＩ　Ｏのオン状態によ
ってロウレベルからハイレベルに変化する。

このような動作によって、初段回路はタイミング信号φ
のロウレベルからハイレベルへの変化毎に、ノードＮ１
とＮ２のレベルが切り替わるためバイナリ−の計数動作
を行うことができる。

このようにして、タイミング信号φの２倍の周期の出力
信号を形成して、次段回路に伝えるので２進力ウンタ動
作を行うものとなる。

上記ノードＮ１とＮ２のレベル変化タイミングにおいて
、負荷ＭＯＳＦＥＴＱＩ　ｌないしＱ１３及びＱ１４な
いしＱＩＯは反転タイミング信号φΦロウレベルによっ
てオフ状態にされている。したがって、ノードＮ１．Ｎ
２からみた場合、これらの負荷ＭＯＳＦＥＴＱＩ　１な
いしＱ１３及びＱ１４ないしＱ１６のゲート容量が接続
されないため、上記ＭＯＳＦＥＴＱ３．Ｑ４　（又はＱ
５．Ｑ６）によるディスチャージ、及びＭＯＳＦＥＴＱ
９　（又はＱ１０）によるチャージアンプ動作を高速に
行うことができる。

また、計数動作を行わない保持状態では、反転タイミン
グ信号φのハイレベルによって、負荷ＭＯＳＦＥＴＱＩ
　１ないしＱ１３及びＱ１４ないしＱ１６がオン状態に
されることによって、リーク電流等によるノードＮｌ、
Ｎ２のレベルの落ち込みを防止する。このとき、ＭＯＳ
ＦＥＴＱＩ　ｌなしいＱ１３及びＱ１４ないしＱ１６の
合成コンダクタンスが、上記リーク電流に見合った微小
電流を流すような微小なコンダクタンスにされることに
よって、低消費電力化を図ることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）そのゲートとドレインが交差結線され、交差結線
されたそれぞれゲート、ドレインから出力信号を形成す
る一対の駆動ＭＯＳＦＥＴＱＩ、Ｑ２のドレインと電源
電圧端子との間に、上記駆動ＭＯＳＦＥＴのゲートに供
給される入力信号の供給タイミングにおいてオフ状態に
される直列形態にされた複数からなる負荷ＭＯＳ　Ｆ　
ＥＴを設けてラッチ回路を構成することにより、直列形
態にされた複数のＭＯＳ　Ｆ　ＥＴからなる負荷ＭＯＳ
　Ｆ　ＥＴを用いることによって負荷手段のコンダクタ
ンスを小さくできるから低消費電力が図られろとともに
、上記駆動ＭＯＳＦＥＴのゲートに入力信号を供給する
とき、上記負荷ＭＯＳＦＥＴをオフ状態にすることによ
ってそのゲート容量が駆動ＭＯＳＦＥＴのドレインに結
合されるのを防止できるからラッチ回路の反転動作を高
速にすることができるという効果が得られる。

（２）マスター側として上記ラッチ回路を用いて、スレ
ーブ側として３ＭＯ３型記憶回路を用いることによって
簡単な回路構成によって低消費電力で高速動作化を図っ
たカンウタ回路を構成できるという効果が得られる。

（３）上記（２）により、リフレッシュ用アドレスカウ
ンター回路として利用する場合には、低消費電力でその
高速動作化によって大きな動作マージンを持ったリフレ
ッシュ動作を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、ノードＮｌ、Ｎ２にブートストラップ
回路を設けて、キャパシタＣＩ、Ｃ２に供給するハイレ
ベルを高くするようにするものであってもよい。

また、上記ラッチ回路は、第４図に示すように、単なる
フリップフロツブ回路として利用するものであってもよ
い。この場合、ノードＮ１とＮ２には、タイミング信号
φによってスイッチ制御される伝送ゲートＭＯＳＦＥＴ
Ｑ１９とＱ２０を介して相補的な入力信号ＩＮ、ＩＮを
供給する。上記入力取り込み用のタイミング信号φの反
転信号φにより、上記ノードＮ１とＮ２にそれぞれ設け
られる負荷ＭＯＳＦＥＴＱＩ　１ないしＱ１３及びＱ１
４ないしＱ１６を制御するようにするものである。これ
によって、タイミング信号φがハイレベルの入力取り込
みはタイミングでは、上記負荷ＭＯＳＦＥＴＱＩ　１な
いしＱ１３及びＱ１４ないしＱ１６をオフ状態にできる
から、上記同様にノードＮ１とＮ２の寄生容量が軽減さ
れ、高速に入力信号ＩＮ、ＩＮの取り込みを行うことが
できる。

また、情報保持状態では、反転タイミング信号φのハイ
レベルによって、負荷？ｖｆ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
１１なしいＱ１３及びＱ１４ないしＱ１６がオン状態に
されるので、駆動Ｍ　ＯＳ　Ｆ　’Ｂ　Ｔ　Ｑ　１又は
Ｑ２（ノードＮ２又はＮｌ）のゲート容量に層積された
レベルが、リーク電流によって失われることが防止でき
るとともに、オン状態にされた駆動Ｍ　０３ＦＥＴＱ１
又はＱ２を通して流れる直流電流を小さく抑えるとこが
できる。

この発明は、ダイナミック型ＲＡＭにおけるリフレッシ
ュアドレスカウンタ回路に用いられるラッチ回路の他、
ＭＯ３集積回路に内蔵されるラッ子回路として広く利用
できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、そのゲートとドレインが交差結線され、交
差結線されたそれぞれゲート、ドレインから出力信号を
形成する一対の駆動ＭＯＳＦＥＴＱＩ、Ｑ２のドレイン
と電源電圧端子との間に、上記駆動ＭＯＳＦＥＴのゲー
トに供給される入力信号の供給タイミングにおいてオフ
状態にされる直列形態にされた複数からなる負荷ＭＯＳ
ＦＥＴを設けてランチ回路を構成することにより、直列
形態にされた複数のＭＯＳＦＥＴからなる負荷ＭＯＳＦ
ＥＴを用いることによって負荷手段のコンダクタンスを
小さくできるから低消費電力が図られるとともに、上記
駆動ＭＯＳＦＥＴのゲートに入力信号を供給するとき、
上記負荷Ｍ　ＯＳ　Ｆ　Ｅ　Ｔをオフ状態にすることに
よってそのゲート容量が駆動ＭＯＳＦＥＴのドレインに
結合されるのを防止できるからラッチ回路の反転動作を
高速にすることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 第２図は、そのリフレッシュアドレスカウンタ回路を構
成する単位回路の一実施例を示す回路図、第３図は、そ
の動作の一例を説明するためのタイミング図、 第４図は、この発明の他の一実施例を゛示す回路図、 第５図は、この発明に先立って考えられたリフレッシュ
アドレスカウンタに用いられるラッチ回路の一例を示す
回路図である。

Claims (1)

1. 【特許請求の範囲】 １、そのゲートとドレインが交差結線され、交差結線さ
   れたそれぞれゲート、ドレインから出力信号を形成する
   一対の駆動ＭＯＳＦＥＴＱ１、Ｑ２と、これらの駆動Ｍ
   ＯＳＦＥＴＱ１、Ｑ２のドレインと電源電圧端子との間
   に設けられ、上記駆動ＭＯＳＦＥＴのゲートに供給され
   る入力信号の供給タイミングにおいてオフ状態にされる
   直列形態にされた複数からなる負荷ＭＯＳＦＥＴとを含
   むラッチ回路を具備することを特徴とする半導体集積回
   路装置。 ２、上記ラッチ回路の駆動ＭＯＳＦＥＴＱ１のドレイン
   と回路の接地電位点との間には、入力信号がゲートに供
   給されたＭＯＳＦＥＴＱ３と一方の記憶容量Ｃ１の保持
   電圧がゲートに供給されたＭＯＳＦＥＴＱ４とが直列形
   態に設けられ、上記駆動ＭＯＳＦＥＴＱ１のドレイン電
   圧は、上記入力信号の反転信号がゲートに供給されたＭ
   ＯＳＦＥＴＱ７を介して上記一方の記憶容量Ｃ１に伝え
   られ、上記ラッチ回路の駆動ＭＯＳＦＥＴＱ２のドレイ
   ンと回路の接地電位点との間には、入力信号がゲートに
   供給されたＭＯＳＦＥＴＱ５と他方の記憶容量Ｃ２の保
   持電圧がゲートに供給されたＭＯＳＦＥＴＱ６とが直列
   形態に設けられ、上記駆動ＭＯＳＦＥＴＱ２のドレイン
   電圧は、上記入力信号の反転信号がゲートに供給された
   ＭＯＳＦＥＴＱ８を介して上記他方の記憶容量Ｃ２に伝
   えられることによって、カウンタ回路を構成するもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、上記カウンタ回路は、カラムアドレスストローブ信
   号が先にロウレベルに変化した後のロウアドレスストロ
   ーブ信号の到来毎にその計数動作を行い、リフレッシュ
   アドレス信号を形成するものであることを特徴とする特
   許請求の範囲第２項記載の半導体集積回路装置。