JPH1173777A - 改善された読取りポートを有するｃｍｏｓメモリ・セル - Google Patents
改善された読取りポートを有するｃｍｏｓメモリ・セルInfo
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- JPH1173777A JPH1173777A JP16841298A JP16841298A JPH1173777A JP H1173777 A JPH1173777 A JP H1173777A JP 16841298 A JP16841298 A JP 16841298A JP 16841298 A JP16841298 A JP 16841298A JP H1173777 A JPH1173777 A JP H1173777A
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Abstract
(57)【要約】 （修正有）
【課題】 一部の読取りポート使用の場合に性能の改善
をもたらす複数読取りポートのメモリ・セル。 【解決手段】 メモリ・セルは、記憶ノードを有するフ
リップ・フロップ、書込みポート、および各読取りワー
ド線によって制御される各ＮＭＯＳトランジスタに接続
された複数のビット線を有する読取りポートを有し、こ
れらのＮＭＯＳトランジスタは、そのゲートが記憶ノー
ドに接続された１つまたは複数の追加のＮＭＯＳトラン
ジスタ７４を介して地気に結合される。後者のＮＭＯＳ
トランジスタ７４の幅は、ビット線に接続された前者の
トランジスタ６８，７０，７２の幅よりも広い。読取り
ポートは、一部の読取りポートしか使用しない場合、共
通のＮＭＯＳデバイスの導電がより強いために性能の改
善をもたらす。
をもたらす複数読取りポートのメモリ・セル。 【解決手段】 メモリ・セルは、記憶ノードを有するフ
リップ・フロップ、書込みポート、および各読取りワー
ド線によって制御される各ＮＭＯＳトランジスタに接続
された複数のビット線を有する読取りポートを有し、こ
れらのＮＭＯＳトランジスタは、そのゲートが記憶ノー
ドに接続された１つまたは複数の追加のＮＭＯＳトラン
ジスタ７４を介して地気に結合される。後者のＮＭＯＳ
トランジスタ７４の幅は、ビット線に接続された前者の
トランジスタ６８，７０，７２の幅よりも広い。読取り
ポートは、一部の読取りポートしか使用しない場合、共
通のＮＭＯＳデバイスの導電がより強いために性能の改
善をもたらす。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にコンピュー
タ・システムに関し、より詳細には、ランダム・アクセ
ス・メモリ（ＲＡＭ）アレイ中で使用されるものなど、
改善された読取りポートを有するメモリ・セルに関す
る。本発明は、さらに複数の読取りポートを有する相補
型金属酸化物半導体（ＣＭＯＳ）メモリ・セルに関す
る。
タ・システムに関し、より詳細には、ランダム・アクセ
ス・メモリ（ＲＡＭ）アレイ中で使用されるものなど、
改善された読取りポートを有するメモリ・セルに関す
る。本発明は、さらに複数の読取りポートを有する相補
型金属酸化物半導体（ＣＭＯＳ）メモリ・セルに関す
る。
【０００２】
【従来の技術】従来のコンピュータ・システムは、一般
に、ユーザ・インタフェース用の（ディスプレイ・モニ
タやキーボードなど）入出力（Ｉ／Ｏ）装置、コンピュ
ータのオペレーティング・システムおよびユーザ・プロ
グラムを記憶する（ハード・ディスクやフロッピ・ディ
スケットなど）永久メモリ・デバイス、プログラム命令
を実行するためにプロセッサによって使用される（ラン
ダム・アクセス・メモリすなわちＲＡＭなど）一時的メ
モリ・デバイスを含めて、複数の周辺装置に接続された
中央処理装置（ＣＰＵ）またはプロセッサを有する。コ
ンピュータ・システムは、追加の構成要素および周辺機
器を有することができる。
に、ユーザ・インタフェース用の（ディスプレイ・モニ
タやキーボードなど）入出力（Ｉ／Ｏ）装置、コンピュ
ータのオペレーティング・システムおよびユーザ・プロ
グラムを記憶する（ハード・ディスクやフロッピ・ディ
スケットなど）永久メモリ・デバイス、プログラム命令
を実行するためにプロセッサによって使用される（ラン
ダム・アクセス・メモリすなわちＲＡＭなど）一時的メ
モリ・デバイスを含めて、複数の周辺装置に接続された
中央処理装置（ＣＰＵ）またはプロセッサを有する。コ
ンピュータ・システムは、追加の構成要素および周辺機
器を有することができる。
【０００３】コンピュータ・メモリ・アレイに使用され
るＲＡＭには、一般にダイナミックＲＡＭ、スタティッ
クＲＡＭ、および疑似スタティックＲＡＭの３つのタイ
プがある。ダイナミックＲＡＭは、データをコンデンサ
中に記憶する、すなわち数ミリ秒間しかデータを保持す
ることができず、したがってＤＲＡＭは、一般に外部リ
フレッシュ回路を使用してリフレッシュ（プリチャー
ジ）される。疑似スタティックＲＡＭは、内部リフレッ
シュ回路を有するＤＲＡＭと同じである。スタティック
ＲＡＭは、その記憶セルが一般に、セル内の情報が故意
に変更されるか、あるいはメモリ回路への電力が遮断さ
れるまで所与の二進状態（すなわち、それぞれ高い電圧
状態または低い電圧状態に対応する１または０）を無期
限に保つフリップ・フロップ素子を形成する４つまたは
６つのトランジスタから構成される読取り書込みメモリ
・アレイであり、したがってこのメモリは、定期的にリ
フレッシュする必要がない。各評価（読取り動作または
書込み動作）の後または前にＳＲＡＭアレイを回復する
（電気的にプリチャージする）ことのみが必要である。
ＲＡＭアレイは、システム・メモリ用、またはキャッシ
ュ・アレイ用に使用できる。
るＲＡＭには、一般にダイナミックＲＡＭ、スタティッ
クＲＡＭ、および疑似スタティックＲＡＭの３つのタイ
プがある。ダイナミックＲＡＭは、データをコンデンサ
中に記憶する、すなわち数ミリ秒間しかデータを保持す
ることができず、したがってＤＲＡＭは、一般に外部リ
フレッシュ回路を使用してリフレッシュ（プリチャー
ジ）される。疑似スタティックＲＡＭは、内部リフレッ
シュ回路を有するＤＲＡＭと同じである。スタティック
ＲＡＭは、その記憶セルが一般に、セル内の情報が故意
に変更されるか、あるいはメモリ回路への電力が遮断さ
れるまで所与の二進状態（すなわち、それぞれ高い電圧
状態または低い電圧状態に対応する１または０）を無期
限に保つフリップ・フロップ素子を形成する４つまたは
６つのトランジスタから構成される読取り書込みメモリ
・アレイであり、したがってこのメモリは、定期的にリ
フレッシュする必要がない。各評価（読取り動作または
書込み動作）の後または前にＳＲＡＭアレイを回復する
（電気的にプリチャージする）ことのみが必要である。
ＲＡＭアレイは、システム・メモリ用、またはキャッシ
ュ・アレイ用に使用できる。
【０００４】従来のセンス・アンプ・メモリ・アレイで
は、各メモリ・セルは、ビット線を構成する一対の出力
（真線および補線）を有する。これらの線は、その出力
がプロセッサによって読み取られるセンス・アンプに接
続される。評価サイクル中、差分信号がその対の間に発
生する。言い換えれば、Ｔ／Ｃ線の一方は高状態にあ
り、他方は低状態にある。そのような２つの出力および
センス・アンプを使用した場合、線が正確な電圧を有す
る必要はなく、２つの線の間に認識可能な差が生じる、
すなわち一方が他方よりも高くなることのみが必要であ
るので、評価が容易になる。また、メモリ・セルの各ア
クセスの後または前に差分Ｔ／Ｃ対を回復（プリチャー
ジ）する、すなわち各線を高状態（Ｖdd）に引き上げる
必要がある。
は、各メモリ・セルは、ビット線を構成する一対の出力
（真線および補線）を有する。これらの線は、その出力
がプロセッサによって読み取られるセンス・アンプに接
続される。評価サイクル中、差分信号がその対の間に発
生する。言い換えれば、Ｔ／Ｃ線の一方は高状態にあ
り、他方は低状態にある。そのような２つの出力および
センス・アンプを使用した場合、線が正確な電圧を有す
る必要はなく、２つの線の間に認識可能な差が生じる、
すなわち一方が他方よりも高くなることのみが必要であ
るので、評価が容易になる。また、メモリ・セルの各ア
クセスの後または前に差分Ｔ／Ｃ対を回復（プリチャー
ジ）する、すなわち各線を高状態（Ｖdd）に引き上げる
必要がある。
【０００５】複数の書込みポートおよび読取りポートを
有するメモリ・セルは、キャッシュ・アレイの設計中に
しばしば使用される。各読取りポートは、直列の２つの
ｎ型金属酸化物半導体（ＮＭＯＳ）デバイスを介して接
地される単一のビット線を有する。プリチャージ段階
中、すべての読取りポート中のビット線は、電位Ｖddま
でプリチャージされる。評価段階（読取り）中、アクセ
スされたメモリ・セルの内容は、メモリ・セル中に記憶
されたデータが論理「１」（Ｖdd）である場合にビット
線が２つのＮＭＯＳデバイスを介して接地されることに
よって読み取られる。セル中に記憶されたデータが論理
「０」（接地電位）の場合、ビット線は、電位Ｖddのま
まである。直列接続された２つのＮＭＯＳデバイスの一
方のＮＭＯＳデバイスのゲートは、メモリ・アレイ中の
メモリ・ワード（行）全体を選択するために使用される
「ワード線」に接続される。他方のＮＭＯＳデバイスの
ゲートは、メモリ・セルの内部記憶ノードに接続され
る。通常、ビット線上の大きい容量性負荷のために、読
取り動作の性能は、読取りポート中の２つのＮＭＯＳデ
バイスのサイズ（幅）によって制限される。アレイのサ
イズはメモリ・セルのサイズによって決定されるので、
２つのＮＭＯＳデバイスのデバイス・サイズは通常小さ
い（幅約２μｍ程度）。
有するメモリ・セルは、キャッシュ・アレイの設計中に
しばしば使用される。各読取りポートは、直列の２つの
ｎ型金属酸化物半導体（ＮＭＯＳ）デバイスを介して接
地される単一のビット線を有する。プリチャージ段階
中、すべての読取りポート中のビット線は、電位Ｖddま
でプリチャージされる。評価段階（読取り）中、アクセ
スされたメモリ・セルの内容は、メモリ・セル中に記憶
されたデータが論理「１」（Ｖdd）である場合にビット
線が２つのＮＭＯＳデバイスを介して接地されることに
よって読み取られる。セル中に記憶されたデータが論理
「０」（接地電位）の場合、ビット線は、電位Ｖddのま
まである。直列接続された２つのＮＭＯＳデバイスの一
方のＮＭＯＳデバイスのゲートは、メモリ・アレイ中の
メモリ・ワード（行）全体を選択するために使用される
「ワード線」に接続される。他方のＮＭＯＳデバイスの
ゲートは、メモリ・セルの内部記憶ノードに接続され
る。通常、ビット線上の大きい容量性負荷のために、読
取り動作の性能は、読取りポート中の２つのＮＭＯＳデ
バイスのサイズ（幅）によって制限される。アレイのサ
イズはメモリ・セルのサイズによって決定されるので、
２つのＮＭＯＳデバイスのデバイス・サイズは通常小さ
い（幅約２μｍ程度）。
【０００６】図１に、３つの読取りポートを有する従来
技術のメモリ・セル１０を示す。読取りビット線１２、
１４および１６は、直列接続されたＮＭＯＳデバイス１
８と２０、２２と２４、および２６と２８の各対を介し
て接地される。読取りポート中のＮＭＯＳデバイスの上
側行のゲート（１８、２２および２６）は、読取りワー
ド線３０、３２および３４によって制御される。読取り
ポート中の下側行中の各ＮＭＯＳデバイスのゲート（２
０、２４および２８）は、内部メモリ記憶ノード３６、
すなわちインバータ３８および４０によって形成された
フリップ・フロップの記憶ノードに接続される。記憶ノ
ード３６はまた、そのソースが接地され、かつクリア線
４４によって制御される他のＮＭＯＳデバイス４６のド
レインに接続される。セルへの書込みは、そのソースが
インバータ４０の入力（インバータ３８の出力）に接続
された他のＮＭＯＳデバイス４６を使用して実施され
る。ＮＭＯＳ書込みデバイス４６のゲートは書込みワー
ド線４８に接続され、そのドレインはデータ線５０に接
続される。
技術のメモリ・セル１０を示す。読取りビット線１２、
１４および１６は、直列接続されたＮＭＯＳデバイス１
８と２０、２２と２４、および２６と２８の各対を介し
て接地される。読取りポート中のＮＭＯＳデバイスの上
側行のゲート（１８、２２および２６）は、読取りワー
ド線３０、３２および３４によって制御される。読取り
ポート中の下側行中の各ＮＭＯＳデバイスのゲート（２
０、２４および２８）は、内部メモリ記憶ノード３６、
すなわちインバータ３８および４０によって形成された
フリップ・フロップの記憶ノードに接続される。記憶ノ
ード３６はまた、そのソースが接地され、かつクリア線
４４によって制御される他のＮＭＯＳデバイス４６のド
レインに接続される。セルへの書込みは、そのソースが
インバータ４０の入力（インバータ３８の出力）に接続
された他のＮＭＯＳデバイス４６を使用して実施され
る。ＮＭＯＳ書込みデバイス４６のゲートは書込みワー
ド線４８に接続され、そのドレインはデータ線５０に接
続される。
【０００７】プリチャージ中、ビット線１２、１４およ
び１６は、電位Ｖddに充電され、読取りワード線３０、
３２および３４はオフ（接地電位）になる。読取り動作
中、ビット線をＶddに保持するＰＭＯＳデバイス（図示
せず）はオフになる。各ポート中のビット線は、対応す
るワード線が選択され（電位Ｖdd）、かつノード３６に
おいてメモリ・セル中に記憶されたデータが論理「１」
（電位Ｖdd）である場合、接地される。メモリ・セル中
に記憶されたデータが論理「０」（接地電位）である場
合、ＮＭＯＳデバイス２０、２４および２８はオフにな
り、ビット線は電位Ｖddのままである。
び１６は、電位Ｖddに充電され、読取りワード線３０、
３２および３４はオフ（接地電位）になる。読取り動作
中、ビット線をＶddに保持するＰＭＯＳデバイス（図示
せず）はオフになる。各ポート中のビット線は、対応す
るワード線が選択され（電位Ｖdd）、かつノード３６に
おいてメモリ・セル中に記憶されたデータが論理「１」
（電位Ｖdd）である場合、接地される。メモリ・セル中
に記憶されたデータが論理「０」（接地電位）である場
合、ＮＭＯＳデバイス２０、２４および２８はオフにな
り、ビット線は電位Ｖddのままである。
【０００８】複数の読取りポート・メモリ・セル用の様
々な他の設計が当技術分野において知られている。例え
ば、米国特許第４５９２０２１号には、デプレッション
型ＭＯＳトランジスタ（この特許の図６の「Ｔrd」）が
両方のデータ極性用に機能的読取り動作を有する必要が
あるメモリ・セルが開示されている。このセルはまた、
ｐ型ＭＯＳトランジスタを使用して、データ線を接地電
位に放電する。この設計は、いくつかの問題を提示す
る。第１に、製造プロセスを複雑にするデプレッション
型ＭＯＳデバイスを必要とすることである。第２に、Ｐ
ＭＯＳデバイスは、一般に遅い導電度を有するので他の
（ＮＭＯＳ）デバイスよりも放電に長い時間がかかる。
最後に、ビット線が接地に放電される速度は、アレイ中
の列の数に依存する。列の数が増えるにつれて、スタッ
ク中のＮＭＯＳデバイスの数が増大し、したがって行方
向において直列のＮＭＯＳデバイス中のインピーダンス
が増大し、その結果ビット線の接地電位への放電が遅く
なる。この欠点は、アレイの密度を制限する。この構造
の他の欠点は、すべての読取りポートを使用した場合の
み効率的である、すなわち一部の読取りポートしか使用
しない場合には利点は得られず、使用しないポートは無
駄な回路スペースを表す。その設計のこの態様は、単一
の読取りポートしか使用しない場合、特に面倒である。
したがって、性能を犠牲にすることなく、アレイ・サイ
ズを小さくするためにスペース（シリコン表面積）をよ
り効率的に利用する、複数の読取りポートを有するメモ
リ・セルを考案することが望ましい。メモリ・セル中の
一部の読取りポートしか使用しないことによってある程
度の性能利点が得られる場合はさらに有利になる。
々な他の設計が当技術分野において知られている。例え
ば、米国特許第４５９２０２１号には、デプレッション
型ＭＯＳトランジスタ（この特許の図６の「Ｔrd」）が
両方のデータ極性用に機能的読取り動作を有する必要が
あるメモリ・セルが開示されている。このセルはまた、
ｐ型ＭＯＳトランジスタを使用して、データ線を接地電
位に放電する。この設計は、いくつかの問題を提示す
る。第１に、製造プロセスを複雑にするデプレッション
型ＭＯＳデバイスを必要とすることである。第２に、Ｐ
ＭＯＳデバイスは、一般に遅い導電度を有するので他の
（ＮＭＯＳ）デバイスよりも放電に長い時間がかかる。
最後に、ビット線が接地に放電される速度は、アレイ中
の列の数に依存する。列の数が増えるにつれて、スタッ
ク中のＮＭＯＳデバイスの数が増大し、したがって行方
向において直列のＮＭＯＳデバイス中のインピーダンス
が増大し、その結果ビット線の接地電位への放電が遅く
なる。この欠点は、アレイの密度を制限する。この構造
の他の欠点は、すべての読取りポートを使用した場合の
み効率的である、すなわち一部の読取りポートしか使用
しない場合には利点は得られず、使用しないポートは無
駄な回路スペースを表す。その設計のこの態様は、単一
の読取りポートしか使用しない場合、特に面倒である。
したがって、性能を犠牲にすることなく、アレイ・サイ
ズを小さくするためにスペース（シリコン表面積）をよ
り効率的に利用する、複数の読取りポートを有するメモ
リ・セルを考案することが望ましい。メモリ・セル中の
一部の読取りポートしか使用しないことによってある程
度の性能利点が得られる場合はさらに有利になる。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は、様々なコンピュータ・メモリ・アレイ中で使用
されるものなど、改善されたメモリ・セルを提供するこ
とである。
目的は、様々なコンピュータ・メモリ・アレイ中で使用
されるものなど、改善されたメモリ・セルを提供するこ
とである。
【００１０】本発明の他の目的は、スペースをより効率
的に利用する、多数の読取りポートを有するそのような
メモリ・セルを提供することである。
的に利用する、多数の読取りポートを有するそのような
メモリ・セルを提供することである。
【００１１】本発明の他の目的は、一部の読取りポート
しかイネーブルでない場合に性能利点をさらに与えるそ
のようなマルチポート・メモリ・セルを提供することで
ある。
しかイネーブルでない場合に性能利点をさらに与えるそ
のようなマルチポート・メモリ・セルを提供することで
ある。
【００１２】
【課題を解決するための手段】上記の目的は、一般に、
二進値を電子的に記憶する手段と、記憶手段に二進値を
書き込む手段と、記憶手段から二進値を読み取る手段と
を含み、読取り手段が、二進値を複数のビット線のうち
の１つまたは複数のビット線に出力する手段を含み、読
取り手段が、二進値が前記複数のビット線のすべてのビ
ット線に出力された場合に第１のアクセス時間を有し、
読取り手段が、二進値が複数のビット線のうちの一部の
ビット線に出力された場合に第２のアクセス時間を有
し、第２のアクセス時間が第１のアクセス時間よりも速
いメモリ・セル中で達成される。記憶手段は、記憶ノー
ドを有し、読取り手段は、各ビット線をそれぞれさらに
接地された１つまたは複数の第２のスイッチング・デバ
イスに結合する複数の第１のスイッチング・デバイス
（ＮＭＯＳトランジスタ）をさらに含む。各第１のスイ
ッチング・デバイスはそれぞれ複数の読取りワード線の
１つによって制御され、１つまたは複数の第２のスイッ
チング・デバイスは記憶ノードによって制御される。第
１の組のＮＭＯＳトランジスタはほぼ同じ幅を有し、１
つまたは複数の第２のＮＭＯＳトランジスタはより広い
幅を有する。例えば、第２のＮＭＯＳトランジスタの１
つは、第１のＮＭＯＳトランジスタの１つの幅の２倍ま
たは３倍の幅を有することもある。すべての第２のＮＭ
ＯＳトランジスタの結合された幅は、第１のＮＭＯＳト
ランジスタの各幅の総和にほぼ等しいことが好ましい。
例えば、３つの読取りポート、すなわち３つのビット線
がただ１つの第２のＮＭＯＳトランジスタにさらに接続
されたそれぞれ第１のＮＭＯＳトランジスタのうちの３
つに接続されることもあり、第２のＮＭＯＳトランジス
タは、３つの第１のＮＭＯＳトランジスタのいずれか１
つの約３倍の幅になる。
二進値を電子的に記憶する手段と、記憶手段に二進値を
書き込む手段と、記憶手段から二進値を読み取る手段と
を含み、読取り手段が、二進値を複数のビット線のうち
の１つまたは複数のビット線に出力する手段を含み、読
取り手段が、二進値が前記複数のビット線のすべてのビ
ット線に出力された場合に第１のアクセス時間を有し、
読取り手段が、二進値が複数のビット線のうちの一部の
ビット線に出力された場合に第２のアクセス時間を有
し、第２のアクセス時間が第１のアクセス時間よりも速
いメモリ・セル中で達成される。記憶手段は、記憶ノー
ドを有し、読取り手段は、各ビット線をそれぞれさらに
接地された１つまたは複数の第２のスイッチング・デバ
イスに結合する複数の第１のスイッチング・デバイス
（ＮＭＯＳトランジスタ）をさらに含む。各第１のスイ
ッチング・デバイスはそれぞれ複数の読取りワード線の
１つによって制御され、１つまたは複数の第２のスイッ
チング・デバイスは記憶ノードによって制御される。第
１の組のＮＭＯＳトランジスタはほぼ同じ幅を有し、１
つまたは複数の第２のＮＭＯＳトランジスタはより広い
幅を有する。例えば、第２のＮＭＯＳトランジスタの１
つは、第１のＮＭＯＳトランジスタの１つの幅の２倍ま
たは３倍の幅を有することもある。すべての第２のＮＭ
ＯＳトランジスタの結合された幅は、第１のＮＭＯＳト
ランジスタの各幅の総和にほぼ等しいことが好ましい。
例えば、３つの読取りポート、すなわち３つのビット線
がただ１つの第２のＮＭＯＳトランジスタにさらに接続
されたそれぞれ第１のＮＭＯＳトランジスタのうちの３
つに接続されることもあり、第２のＮＭＯＳトランジス
タは、３つの第１のＮＭＯＳトランジスタのいずれか１
つの約３倍の幅になる。
【００１３】上記の構成では、必要なＮＭＯＳデバイス
の数が少ないので製造プロセスが簡単化される。メモリ
・セル（およびそのようなセルから作成されたメモリ・
アレイ）のサイズが大幅に縮小される。また、本発明に
従って構成されたメモリ・セルは、共通のＮＭＯＳデバ
イスの導電がより強いために、一部の読取りポートしか
使用しない場合、性能の改善をもたらす。
の数が少ないので製造プロセスが簡単化される。メモリ
・セル（およびそのようなセルから作成されたメモリ・
アレイ）のサイズが大幅に縮小される。また、本発明に
従って構成されたメモリ・セルは、共通のＮＭＯＳデバ
イスの導電がより強いために、一部の読取りポートしか
使用しない場合、性能の改善をもたらす。
【００１４】
【発明の実施の形態】次に図面を参照すると、特に図２
を参照すると、本発明のメモリ・セルの一実施形態６０
が示されている。メモリ・セル６０は、３つのビット線
６２、６４および６６に対応する３つの読取りポートを
有する。読取りビット線６２、６４および６６は、それ
ぞれＮＭＯＳデバイス６８、７０および７２、およびそ
のドレインがデバイス６８、７０および７２のソースに
接続され、かつそのソースが接地された他のＮＭＯＳデ
バイス７４とを介して接地される。ＮＭＯＳデバイス６
８、７０および７２の上側行のゲートは、それぞれ読取
りワード線７６、７８および８０によって制御される。
ＮＭＯＳデバイス７４のゲートは、セル６０の内部メモ
リ記憶ノード８２、すなわちインバータ８４および８６
によって形成されたフリップ・フロップの記憶ノードに
接続される。
を参照すると、本発明のメモリ・セルの一実施形態６０
が示されている。メモリ・セル６０は、３つのビット線
６２、６４および６６に対応する３つの読取りポートを
有する。読取りビット線６２、６４および６６は、それ
ぞれＮＭＯＳデバイス６８、７０および７２、およびそ
のドレインがデバイス６８、７０および７２のソースに
接続され、かつそのソースが接地された他のＮＭＯＳデ
バイス７４とを介して接地される。ＮＭＯＳデバイス６
８、７０および７２の上側行のゲートは、それぞれ読取
りワード線７６、７８および８０によって制御される。
ＮＭＯＳデバイス７４のゲートは、セル６０の内部メモ
リ記憶ノード８２、すなわちインバータ８４および８６
によって形成されたフリップ・フロップの記憶ノードに
接続される。
【００１５】記憶ノード８２はまた、ソースが接地さ
れ、セルをクリア（論理「０」）状態にセットするため
に使用されるクリア線９０によって制御される他のＮＭ
ＯＳデバイス８８のドレインに接続される。セルへの書
込みは、そのソースがインバータ８６の入力（インバー
タ８４の出力）に接続された他のＮＭＯＳデバイス９２
を使用して実施される。ＮＭＯＳ書込みデバイス９２の
ゲートは書込みワード線９４に接続され、そのドレイン
はデータ線９６に接続される。
れ、セルをクリア（論理「０」）状態にセットするため
に使用されるクリア線９０によって制御される他のＮＭ
ＯＳデバイス８８のドレインに接続される。セルへの書
込みは、そのソースがインバータ８６の入力（インバー
タ８４の出力）に接続された他のＮＭＯＳデバイス９２
を使用して実施される。ＮＭＯＳ書込みデバイス９２の
ゲートは書込みワード線９４に接続され、そのドレイン
はデータ線９６に接続される。
【００１６】本発明は、３つすべての読取りポートに対
して共通のＮＭＯＳデバイス７４を使用して読取りポー
ト回路を修正する。性能を維持するために、この単一の
ＮＭＯＳデバイスの幅は、従来技術において使用されて
いた３つのＮＭＯＳデバイス（例えば、図１の３つのＮ
ＭＯＳデバイス２０、２４および２８）の総和に等し
い。例えば、ＮＭＯＳデバイス７４は、従来技術のメモ
リ・セル中の３つの各ＮＭＯＳデバイスの１．９５μｍ
の幅に比較して約５．８５μｍの幅を有することがあ
る。これにより、３つのすべての読取りポートがイネー
ブルであるとき、メモリ・セル６０に対して約２ナノ秒
のアクセス時間が維持される。
して共通のＮＭＯＳデバイス７４を使用して読取りポー
ト回路を修正する。性能を維持するために、この単一の
ＮＭＯＳデバイスの幅は、従来技術において使用されて
いた３つのＮＭＯＳデバイス（例えば、図１の３つのＮ
ＭＯＳデバイス２０、２４および２８）の総和に等し
い。例えば、ＮＭＯＳデバイス７４は、従来技術のメモ
リ・セル中の３つの各ＮＭＯＳデバイスの１．９５μｍ
の幅に比較して約５．８５μｍの幅を有することがあ
る。これにより、３つのすべての読取りポートがイネー
ブルであるとき、メモリ・セル６０に対して約２ナノ秒
のアクセス時間が維持される。
【００１７】共通のデバイス７４の幅は、従来技術にお
いて使用されるフット・デバイスの幅の３倍に等しい
が、さらにフット・デバイスの数の減少に関連して回路
スペース（シリコン表面積）が若干節約される。この効
率の向上、またはサイズの縮小は、他の実施形態、例え
ば、共通のＮＭＯＳフット・デバイスを有する２つの読
取りポートのみを使用する実施形態、または２つのＮＭ
ＯＳフット・デバイスが並列に接続され、それらのソー
スが接地され、かつそれらのドレインが４つのワード線
によって制御される別々の４つのＮＭＯＳデバイスのソ
ースに接続される実施形態においても同様に達成でき
る。後者の実施形態では、２つのＮＭＯＳフット・デバ
イスは、それぞれ従来技術で使用されるＮＭＯＳフット
・デバイスの幅の約２倍に等しい幅を有することが好ま
しいが、代わりに、異なる幅を有する２つのＮＭＯＳフ
ット・デバイス、例えば、一方が従来の幅を有し、他方
が従来の幅の約３倍に等しい幅を有する２つのＮＭＯＳ
フット・デバイスを使用することもできる。当業者なら
理解できるように、本発明では、一般に少なくとも２つ
の読取りポートを有し、フット・デバイスの数が読取り
ポートの数よりも少ない任意のメモリ・セルに対してス
ペースの使用の効率が向上する。
いて使用されるフット・デバイスの幅の３倍に等しい
が、さらにフット・デバイスの数の減少に関連して回路
スペース（シリコン表面積）が若干節約される。この効
率の向上、またはサイズの縮小は、他の実施形態、例え
ば、共通のＮＭＯＳフット・デバイスを有する２つの読
取りポートのみを使用する実施形態、または２つのＮＭ
ＯＳフット・デバイスが並列に接続され、それらのソー
スが接地され、かつそれらのドレインが４つのワード線
によって制御される別々の４つのＮＭＯＳデバイスのソ
ースに接続される実施形態においても同様に達成でき
る。後者の実施形態では、２つのＮＭＯＳフット・デバ
イスは、それぞれ従来技術で使用されるＮＭＯＳフット
・デバイスの幅の約２倍に等しい幅を有することが好ま
しいが、代わりに、異なる幅を有する２つのＮＭＯＳフ
ット・デバイス、例えば、一方が従来の幅を有し、他方
が従来の幅の約３倍に等しい幅を有する２つのＮＭＯＳ
フット・デバイスを使用することもできる。当業者なら
理解できるように、本発明では、一般に少なくとも２つ
の読取りポートを有し、フット・デバイスの数が読取り
ポートの数よりも少ない任意のメモリ・セルに対してス
ペースの使用の効率が向上する。
【００１８】本発明は、従来技術のメモリ・セルに勝る
いくつかの利点を有する。第１に、本発明は、必要なＮ
ＭＯＳデバイスの数を少なくし、さらにデプレッション
型ＭＯＳトランジスタなど特別のデバイスを必要としな
いので、製造プロセスが簡単化される。第２に、本発明
は、米国特許出願第４５９２０２１号において使用され
ているものなどＰＭＯＳデバイスよりも速い導電度を有
するＮＭＯＳトランジスタを使用する。第３に、メモリ
・セルのサイズが縮小される。図示の実施形態では、メ
モリ・セルの面積は、３つの別々のノードを有する同等
の従来技術のセルの面積よりも７〜１０％小さい。この
利点は、特に大きいアレイの場合非常に重要である。最
後に、本発明に従って構成されたメモリ・セルは、一部
の読取りポートしか使用しない場合、共通ＮＭＯＳデバ
イス７４の導電がより強いために性能の改善をもたら
し、セルのフレキシビリティがはるかに高くなる。例え
ば、図示の実施形態では、３つの読取りポートのうちの
２つのみ（任意の２つ）がイネーブルになり、かつデー
タが論理「１」である場合、読取りアクセス時間は１．
７ｎ秒に短縮される。この性能の向上は、単一の読取り
ポートのみを使用した場合、最大になる。図示の実施形
態では、ただ１つの（任意の）ポートを使用した「１」
のデータ値に対する読取りアクセス時間は、さらに１．
４５ｎ秒に短縮される。
いくつかの利点を有する。第１に、本発明は、必要なＮ
ＭＯＳデバイスの数を少なくし、さらにデプレッション
型ＭＯＳトランジスタなど特別のデバイスを必要としな
いので、製造プロセスが簡単化される。第２に、本発明
は、米国特許出願第４５９２０２１号において使用され
ているものなどＰＭＯＳデバイスよりも速い導電度を有
するＮＭＯＳトランジスタを使用する。第３に、メモリ
・セルのサイズが縮小される。図示の実施形態では、メ
モリ・セルの面積は、３つの別々のノードを有する同等
の従来技術のセルの面積よりも７〜１０％小さい。この
利点は、特に大きいアレイの場合非常に重要である。最
後に、本発明に従って構成されたメモリ・セルは、一部
の読取りポートしか使用しない場合、共通ＮＭＯＳデバ
イス７４の導電がより強いために性能の改善をもたら
し、セルのフレキシビリティがはるかに高くなる。例え
ば、図示の実施形態では、３つの読取りポートのうちの
２つのみ（任意の２つ）がイネーブルになり、かつデー
タが論理「１」である場合、読取りアクセス時間は１．
７ｎ秒に短縮される。この性能の向上は、単一の読取り
ポートのみを使用した場合、最大になる。図示の実施形
態では、ただ１つの（任意の）ポートを使用した「１」
のデータ値に対する読取りアクセス時間は、さらに１．
４５ｎ秒に短縮される。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２０】（１）コンピュータ・メモリ・アレイ中で
使用されるメモリ・セルであって、二進値を電子的に記
憶する手段と、前記記憶手段に二進値を書き込む手段
と、前記記憶手段から二進値を読み取る手段とを含み、
前記読取り手段が、二進値を複数のビット線のうちの１
つまたは複数のビット線に出力する手段を含み、前記読
取り手段が、二進値が前記複数のビット線のすべてのビ
ット線に出力された場合に第１のアクセス時間を有し、
前記読取り手段が、二進値が前記複数のビット線のうち
の一部のビット線に出力された場合に第２のアクセス時
間を有し、前記第２のアクセス時間が前記第１のアクセ
ス時間よりも速いメモリ・セル。 （２）前記記憶手段が記憶ノードを有し、前記読取り手
段が複数の第１のスイッチング・デバイスをさらに含
み、各前記第１のスイッチング・デバイスが、前記ビッ
ト線の各ビット線をさらに接地に結合された１つまたは
複数の第２のスイッチング・デバイスに結合し、各前記
第１のスイッチング・デバイスがそれぞれ複数の読取り
ワード線の１つによって制御され、前記１つまたは複数
の第２のスイッチング・デバイスが前記記憶ノードによ
って制御される上記（１）に記載のメモリ・セル。 （３）前記読取り手段が、それぞれ前記複数のビット線
に接続され、それぞれほぼ同じ幅を有し、かつ各読取り
ワード線によって制御される複数の読取りポートＣＭＯ
Ｓトランジスタと、前記複数の読取りポートＣＭＯＳト
ランジスタを接地に結合し、前記記憶手段によって制御
され、かつ前記複数の読取りポートＣＭＯＳトランジス
タの前記幅の少なくとも２倍の幅を有する少なくとも１
つのノードＣＭＯＳトランジスタとをさらに含む上記
（１）に記載のメモリ・セル。 （４）前記読取り手段が、それぞれ前記複数のビット線
に接続され、それぞれほぼ同じ幅を有し、かつ各読取り
ワード線によって制御される複数の読取りポートＣＭＯ
Ｓトランジスタと、前記複数の読取りポートＣＭＯＳト
ランジスタを接地に結合し、前記記憶手段によって制御
され、かつ前記複数の読取りポートＣＭＯＳトランジス
タの前記幅の総和にほぼ等しい幅を有するノードＣＭＯ
Ｓトランジスタとをさらに含む上記（１）に記載のメモ
リ・セル。 （５）前記書込み手段が、データ入力を前記記憶手段に
結合し、書込みワード線によって制御される書込みポー
トＣＭＯＳトランジスタを含む上記（１）に記載のメモ
リ・セル。 （６）前記記憶手段をクリアする手段をさらに含む上記
（１）に記載のメモリ・セル。 （７）それぞれただ１つの第２のスイッチング・デバイ
スにさらに接続される、それぞれ前記第１のスイッチン
グ・デバイスのうちの３つに接続された３つのビット線
が存在する上記（２）に記載のメモリ・セル。 （８）前記第１のスイッチング・デバイスが、ほぼ同じ
幅を有する読取りポートＣＭＯＳトランジスタであり、
前記１つまたは複数の第２のスイッチング・デバイス
が、１つまたは複数のノードＣＭＯＳトランジスタであ
り、かつ前記読取りポートＣＭＯＳトランジスタの前記
幅の少なくとも２倍の幅を有する上記（２）に記載のメ
モリ・セル。 （９）前記読取りポートＣＭＯＳトランジスタおよびノ
ードＣＭＯＳトランジスタがＮＭＯＳトランジスタであ
る上記（３）に記載のメモリ・セル。 （１０）前記読取りポートＣＭＯＳトランジスタおよび
ノードＣＭＯＳトランジスタがＮＭＯＳトランジスタで
ある上記（４）に記載のメモリ・セル。 （１１）コンピュータ・メモリ・アレイ中で使用される
メモリ・セルであって、記憶ノードを有し、二進値を電
子的に記憶するフリップ・フロップと、データ入力と、
書込みワード線と、前記データ入力を前記フリップ・フ
ロップに結合し、そのゲートが前記書込みワード線に接
続された書込みポートＮＭＯＳトランジスタと、クリア
入力と、前記記憶ノードを接地に結合し、そのゲートが
前記クリア入力に接続されたクリアＮＭＯＳトランジス
タと、前記記憶ノードに接続されたゲートおよび接地に
接続された電極を有する１つまたは複数の第１のＮＭＯ
Ｓトランジスタと、複数のビット線と、複数の読取りワ
ード線と、それぞれ前記ビット線の各ビット線を前記１
つまたは複数の第１のＮＭＯＳトランジスタの１つに結
合し、それぞれ前記読取りワード線の各ワード線に接続
されたゲートを有する複数の前記第２のＮＭＯＳトラン
ジスタとを含むメモリ・セル。 （１２）前記ビット線が、すべての前記ビット線がイネ
ーブルである場合に第１のアクセス時間を有し、かつ前
記ビット線が、一部のビット線しかイネーブルでない場
合に第２のアクセス時間を有し、前記第２のアクセス時
間が前記第１のアクセス時間よりも速い上記（１１）に
記載のメモリ・セル。 （１３）各前記第２のＮＭＯＳトランジスタがほぼ同じ
幅を有し、前記１つまたは複数の第１のＮＭＯＳトラン
ジスタの少なくとも１つが、前記第２のＮＭＯＳトラン
ジスタの前記幅の少なくとも２倍の幅を有する上記（１
１）に記載のメモリ・セル。 （１４）各前記第２のＮＭＯＳトランジスタがほぼ同じ
幅を有し、前記１つまたは複数の第１のＮＭＯＳトラン
ジスタが、前記第２のＮＭＯＳトランジスタの前記幅の
総和にほぼ等しい結合された幅を有する上記（１１）に
記載のメモリ・セル。 （１５）ただ１つの第１のＮＭＯＳトランジスタにさら
に接続される、それぞれ前記第２のＮＭＯＳトランジス
タのうちの３つに接続された３つのビット線が存在する
上記（１１）に記載のメモリ・セル。
使用されるメモリ・セルであって、二進値を電子的に記
憶する手段と、前記記憶手段に二進値を書き込む手段
と、前記記憶手段から二進値を読み取る手段とを含み、
前記読取り手段が、二進値を複数のビット線のうちの１
つまたは複数のビット線に出力する手段を含み、前記読
取り手段が、二進値が前記複数のビット線のすべてのビ
ット線に出力された場合に第１のアクセス時間を有し、
前記読取り手段が、二進値が前記複数のビット線のうち
の一部のビット線に出力された場合に第２のアクセス時
間を有し、前記第２のアクセス時間が前記第１のアクセ
ス時間よりも速いメモリ・セル。 （２）前記記憶手段が記憶ノードを有し、前記読取り手
段が複数の第１のスイッチング・デバイスをさらに含
み、各前記第１のスイッチング・デバイスが、前記ビッ
ト線の各ビット線をさらに接地に結合された１つまたは
複数の第２のスイッチング・デバイスに結合し、各前記
第１のスイッチング・デバイスがそれぞれ複数の読取り
ワード線の１つによって制御され、前記１つまたは複数
の第２のスイッチング・デバイスが前記記憶ノードによ
って制御される上記（１）に記載のメモリ・セル。 （３）前記読取り手段が、それぞれ前記複数のビット線
に接続され、それぞれほぼ同じ幅を有し、かつ各読取り
ワード線によって制御される複数の読取りポートＣＭＯ
Ｓトランジスタと、前記複数の読取りポートＣＭＯＳト
ランジスタを接地に結合し、前記記憶手段によって制御
され、かつ前記複数の読取りポートＣＭＯＳトランジス
タの前記幅の少なくとも２倍の幅を有する少なくとも１
つのノードＣＭＯＳトランジスタとをさらに含む上記
（１）に記載のメモリ・セル。 （４）前記読取り手段が、それぞれ前記複数のビット線
に接続され、それぞれほぼ同じ幅を有し、かつ各読取り
ワード線によって制御される複数の読取りポートＣＭＯ
Ｓトランジスタと、前記複数の読取りポートＣＭＯＳト
ランジスタを接地に結合し、前記記憶手段によって制御
され、かつ前記複数の読取りポートＣＭＯＳトランジス
タの前記幅の総和にほぼ等しい幅を有するノードＣＭＯ
Ｓトランジスタとをさらに含む上記（１）に記載のメモ
リ・セル。 （５）前記書込み手段が、データ入力を前記記憶手段に
結合し、書込みワード線によって制御される書込みポー
トＣＭＯＳトランジスタを含む上記（１）に記載のメモ
リ・セル。 （６）前記記憶手段をクリアする手段をさらに含む上記
（１）に記載のメモリ・セル。 （７）それぞれただ１つの第２のスイッチング・デバイ
スにさらに接続される、それぞれ前記第１のスイッチン
グ・デバイスのうちの３つに接続された３つのビット線
が存在する上記（２）に記載のメモリ・セル。 （８）前記第１のスイッチング・デバイスが、ほぼ同じ
幅を有する読取りポートＣＭＯＳトランジスタであり、
前記１つまたは複数の第２のスイッチング・デバイス
が、１つまたは複数のノードＣＭＯＳトランジスタであ
り、かつ前記読取りポートＣＭＯＳトランジスタの前記
幅の少なくとも２倍の幅を有する上記（２）に記載のメ
モリ・セル。 （９）前記読取りポートＣＭＯＳトランジスタおよびノ
ードＣＭＯＳトランジスタがＮＭＯＳトランジスタであ
る上記（３）に記載のメモリ・セル。 （１０）前記読取りポートＣＭＯＳトランジスタおよび
ノードＣＭＯＳトランジスタがＮＭＯＳトランジスタで
ある上記（４）に記載のメモリ・セル。 （１１）コンピュータ・メモリ・アレイ中で使用される
メモリ・セルであって、記憶ノードを有し、二進値を電
子的に記憶するフリップ・フロップと、データ入力と、
書込みワード線と、前記データ入力を前記フリップ・フ
ロップに結合し、そのゲートが前記書込みワード線に接
続された書込みポートＮＭＯＳトランジスタと、クリア
入力と、前記記憶ノードを接地に結合し、そのゲートが
前記クリア入力に接続されたクリアＮＭＯＳトランジス
タと、前記記憶ノードに接続されたゲートおよび接地に
接続された電極を有する１つまたは複数の第１のＮＭＯ
Ｓトランジスタと、複数のビット線と、複数の読取りワ
ード線と、それぞれ前記ビット線の各ビット線を前記１
つまたは複数の第１のＮＭＯＳトランジスタの１つに結
合し、それぞれ前記読取りワード線の各ワード線に接続
されたゲートを有する複数の前記第２のＮＭＯＳトラン
ジスタとを含むメモリ・セル。 （１２）前記ビット線が、すべての前記ビット線がイネ
ーブルである場合に第１のアクセス時間を有し、かつ前
記ビット線が、一部のビット線しかイネーブルでない場
合に第２のアクセス時間を有し、前記第２のアクセス時
間が前記第１のアクセス時間よりも速い上記（１１）に
記載のメモリ・セル。 （１３）各前記第２のＮＭＯＳトランジスタがほぼ同じ
幅を有し、前記１つまたは複数の第１のＮＭＯＳトラン
ジスタの少なくとも１つが、前記第２のＮＭＯＳトラン
ジスタの前記幅の少なくとも２倍の幅を有する上記（１
１）に記載のメモリ・セル。 （１４）各前記第２のＮＭＯＳトランジスタがほぼ同じ
幅を有し、前記１つまたは複数の第１のＮＭＯＳトラン
ジスタが、前記第２のＮＭＯＳトランジスタの前記幅の
総和にほぼ等しい結合された幅を有する上記（１１）に
記載のメモリ・セル。 （１５）ただ１つの第１のＮＭＯＳトランジスタにさら
に接続される、それぞれ前記第２のＮＭＯＳトランジス
タのうちの３つに接続された３つのビット線が存在する
上記（１１）に記載のメモリ・セル。
【図１】ランダム・アクセス・メモリなど、複数の読取
りポートを有するコンピュータ・システム用の従来技術
のメモリ・セルの概略図である。
りポートを有するコンピュータ・システム用の従来技術
のメモリ・セルの概略図である。
【図２】異なる３つの読取りポートとともに使用される
共通のＮＭＯＳデバイスを有する本発明に従って構成さ
れたメモリ・セルの概略図である。
共通のＮＭＯＳデバイスを有する本発明に従って構成さ
れたメモリ・セルの概略図である。
１０ メモリ・セル １２ 読取りビット線 １４ 読取りビット線 １８ ＮＭＯＳデバイス ２２ ＮＭＯＳデバイス ２０ ＮＭＯＳデバイス ２４ ＮＭＯＳデバイス ３０ 読取りワード線 ３２ 読取りワード線 ３６ 記憶ノード ３８ インバータ ４０ インバータ ４２ ＮＭＯＳデバイス ４４ クリア線 ４６ ＮＭＯＳ書込みデバイス ４８ 書込みワード線 ５０ データ線 ６０ メモリ・セル ６２ 読取りビット線 ６４ 読取りビット線 ６８ ＮＭＯＳデバイス ７０ ＮＭＯＳデバイス ７２ ＮＭＯＳデバイス ７４ ＮＭＯＳ共通デバイス ７６ 読取りワード線 ７８ 読取りワード線 ８０ 読取りワード線 ８２ 記憶ノード ８４ インバータ ８６ インバータ ８８ ＮＭＯＳデバイス ９０ クリア線 ９２ 書込みデバイス ９４ 書込みワード線 ９６ データ線
Claims (15)
- 【請求項１】コンピュータ・メモリ・アレイ中で使用さ
れるメモリ・セルであって、 二進値を電子的に記憶する手段と、 前記記憶手段に二進値を書き込む手段と、 前記記憶手段から二進値を読み取る手段とを含み、前記
読取り手段が、二進値を複数のビット線のうちの１つま
たは複数のビット線に出力する手段を含み、前記読取り
手段が、二進値が前記複数のビット線のすべてのビット
線に出力された場合に第１のアクセス時間を有し、前記
読取り手段が、二進値が前記複数のビット線のうちの一
部のビット線に出力された場合に第２のアクセス時間を
有し、前記第２のアクセス時間が前記第１のアクセス時
間よりも速いメモリ・セル。 - 【請求項２】前記記憶手段が記憶ノードを有し、 前記読取り手段が複数の第１のスイッチング・デバイス
をさらに含み、各前記第１のスイッチング・デバイス
が、前記ビット線の各ビット線をさらに接地に結合され
た１つまたは複数の第２のスイッチング・デバイスに結
合し、各前記第１のスイッチング・デバイスがそれぞれ
複数の読取りワード線の１つによって制御され、前記１
つまたは複数の第２のスイッチング・デバイスが前記記
憶ノードによって制御される請求項１に記載のメモリ・
セル。 - 【請求項３】前記読取り手段が、 それぞれ前記複数のビット線に接続され、それぞれほぼ
同じ幅を有し、かつ各読取りワード線によって制御され
る複数の読取りポートＣＭＯＳトランジスタと、 前記複数の読取りポートＣＭＯＳトランジスタを接地に
結合し、前記記憶手段によって制御され、かつ前記複数
の読取りポートＣＭＯＳトランジスタの前記幅の少なく
とも２倍の幅を有する少なくとも１つのノードＣＭＯＳ
トランジスタとをさらに含む請求項１に記載のメモリ・
セル。 - 【請求項４】前記読取り手段が、 それぞれ前記複数のビット線に接続され、それぞれほぼ
同じ幅を有し、かつ各読取りワード線によって制御され
る複数の読取りポートＣＭＯＳトランジスタと、 前記複数の読取りポートＣＭＯＳトランジスタを接地に
結合し、前記記憶手段によって制御され、かつ前記複数
の読取りポートＣＭＯＳトランジスタの前記幅の総和に
ほぼ等しい幅を有するノードＣＭＯＳトランジスタとを
さらに含む請求項１に記載のメモリ・セル。 - 【請求項５】前記書込み手段が、データ入力を前記記憶
手段に結合し、書込みワード線によって制御される書込
みポートＣＭＯＳトランジスタを含む請求項１に記載の
メモリ・セル。 - 【請求項６】前記記憶手段をクリアする手段をさらに含
む請求項１に記載のメモリ・セル。 - 【請求項７】それぞれただ１つの第２のスイッチング・
デバイスにさらに接続される、それぞれ前記第１のスイ
ッチング・デバイスのうちの３つに接続された３つのビ
ット線が存在する請求項２に記載のメモリ・セル。 - 【請求項８】前記第１のスイッチング・デバイスが、ほ
ぼ同じ幅を有する読取りポートＣＭＯＳトランジスタで
あり、 前記１つまたは複数の第２のスイッチング・デバイス
が、１つまたは複数のノードＣＭＯＳトランジスタであ
り、かつ前記読取りポートＣＭＯＳトランジスタの前記
幅の少なくとも２倍の幅を有する請求項２に記載のメモ
リ・セル。 - 【請求項９】前記読取りポートＣＭＯＳトランジスタお
よびノードＣＭＯＳトランジスタがＮＭＯＳトランジス
タである請求項３に記載のメモリ・セル。 - 【請求項１０】前記読取りポートＣＭＯＳトランジスタ
およびノードＣＭＯＳトランジスタがＮＭＯＳトランジ
スタである請求項４に記載のメモリ・セル。 - 【請求項１１】コンピュータ・メモリ・アレイ中で使用
されるメモリ・セルであって、 記憶ノードを有し、二進値を電子的に記憶するフリップ
・フロップと、 データ入力と、 書込みワード線と、 前記データ入力を前記フリップ・フロップに結合し、そ
のゲートが前記書込みワード線に接続された書込みポー
トＮＭＯＳトランジスタと、 クリア入力と、 前記記憶ノードを接地に結合し、そのゲートが前記クリ
ア入力に接続されたクリアＮＭＯＳトランジスタと、 前記記憶ノードに接続されたゲートおよび接地に接続さ
れた電極を有する１つまたは複数の第１のＮＭＯＳトラ
ンジスタと、 複数のビット線と、 複数の読取りワード線と、 それぞれ前記ビット線の各ビット線を前記１つまたは複
数の第１のＮＭＯＳトランジスタの１つに結合し、それ
ぞれ前記読取りワード線の各ワード線に接続されたゲー
トを有する複数の前記第２のＮＭＯＳトランジスタとを
含むメモリ・セル。 - 【請求項１２】前記ビット線が、すべての前記ビット線
がイネーブルである場合に第１のアクセス時間を有し、
かつ前記ビット線が、一部のビット線しかイネーブルで
ない場合に第２のアクセス時間を有し、前記第２のアク
セス時間が前記第１のアクセス時間よりも速い請求項１
１に記載のメモリ・セル。 - 【請求項１３】各前記第２のＮＭＯＳトランジスタがほ
ぼ同じ幅を有し、 前記１つまたは複数の第１のＮＭＯＳトランジスタの少
なくとも１つが、前記第２のＮＭＯＳトランジスタの前
記幅の少なくとも２倍の幅を有する請求項１１に記載の
メモリ・セル。 - 【請求項１４】各前記第２のＮＭＯＳトランジスタがほ
ぼ同じ幅を有し、 前記１つまたは複数の第１のＮＭＯＳトランジスタが、
前記第２のＮＭＯＳトランジスタの前記幅の総和にほぼ
等しい結合された幅を有する請求項１１に記載のメモリ
・セル。 - 【請求項１５】ただ１つの第１のＮＭＯＳトランジスタ
にさらに接続される、それぞれ前記第２のＮＭＯＳトラ
ンジスタのうちの３つに接続された３つのビット線が存
在する請求項１１に記載のメモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/889728 | 1997-07-08 | ||
| US08/889,728 US5894432A (en) | 1997-07-08 | 1997-07-08 | CMOS memory cell with improved read port |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173777A true JPH1173777A (ja) | 1999-03-16 |
Family
ID=25395684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16841298A Pending JPH1173777A (ja) | 1997-07-08 | 1998-06-16 | 改善された読取りポートを有するｃｍｏｓメモリ・セル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894432A (ja) |
| JP (1) | JPH1173777A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175533B1 (en) * | 1999-04-12 | 2001-01-16 | Lucent Technologies Inc. | Multi-port memory cell with preset |
| US6108233A (en) * | 1999-08-27 | 2000-08-22 | Lucent Technologies Inc. | Ultra low voltage static RAM memory cell |
| US6208565B1 (en) * | 2000-02-18 | 2001-03-27 | Hewlett-Packard Company | Multi-ported register structure utilizing a pulse write mechanism |
| US6473357B1 (en) * | 2000-09-29 | 2002-10-29 | Cypress Semiconductor Corporation | Bitline/dataline short scheme to improve fall-through timing in a multi-port memory |
| US6466470B1 (en) * | 2000-11-04 | 2002-10-15 | Virage Logic Corp. | Circuitry and method for resetting memory without a write cycle |
| US7187606B1 (en) * | 2005-08-22 | 2007-03-06 | P.A. Semi, Inc. | Read port circuit for register file |
| US7277353B2 (en) * | 2005-08-22 | 2007-10-02 | P.A. Semi, Inc. | Register file |
| US7990780B2 (en) * | 2009-02-20 | 2011-08-02 | Apple Inc. | Multiple threshold voltage register file cell |
| US9401200B1 (en) | 2014-12-22 | 2016-07-26 | Altera Corporation | Memory cells with p-type diffusion read-only port |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1998
- 1998-06-16 JP JP16841298A patent/JPH1173777A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5894432A (en) | 1999-04-13 |
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