JPS6255234B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデジツト線に読出されたメモリセル
からの信号を差動増幅器により増幅するようにし
た半導体記憶装置に関する。

半導体記憶装置は大容量化に伴いメモリセルの
信号が微少化していること、及び高速化の要請の
ためにデジツト線に放出されたメモリセルからの
信号をデジツトセンス増幅器と呼ばれる差動増幅
器で一度増幅して外部へ伝達する構成が多くなつ
た。このような記憶装置として１トランジスタメ
モリがある。以後１トランジスタメモリを例に説
明する。第１図はこの１トランジスタメモリのメ
モリセルを示し、情報を電位として保持する容量
素子Ｃの一端は定電位が印加される端子Ｔに接続
され、他端はスイツチング用MOSトランジスタ
Ｑのソースドレインを通じてデジツト線Ｄに接続
される。このトランジスタＱを通じて容量素子Ｃ
とデジツト線Ｄとの間で情報の出し入れが行われ
る。トランジスタＱのゲートにはアドレス線Ａが
接続される。

第２図はデジツトセンス増幅器にリフアレンス
電位を与えるリフアレンスセルを示す。リフアレ
ンスセルの容量素子Ｃ_rはメモリセルの容量素子
Ｃよりも小さい容量値であり、一端は一定電位端
子Ｔに接続され、他端はリセツトトランジスタＱ
_r及びスイツチングトランジスタＱに接続され
る。トランジスタＱの他端及びゲートはデジツト
線及びアドレス線ARにそれぞれ接続される。ト
ランジスタＱ_rの他端は接地され、ゲートは端子
Ｒに接続される。

メモリセルの構造は例えば第３図及び第４図に
示すようにＰ型半導体基板１１にスイツチングト
ランジスタＱのドレインを形成するＮ型の拡散層
１２が形成され、その拡散層１２は接触部１３を
通じてデジツト線を形成する金属配線Ｄに接続さ
れる。拡散層１２と隣接して絶縁層１４内に第２
層目の多結晶シリコンのアドレス線Ａが形成され
る。これと隣接してメモリセルのキヤパシタの電
極を形成する第１層目の多結晶シリコンよりなる
容量素子Ｃの一方の電極１５が絶縁層１４内に形
成される。

一般的なメモリセルマトリクスは第５図に示す
ように例えば第１図で示したメモリセルM₁₁〜
M₄₃が４行３列に配され、各列に対応してデジツ
ト線D_{1 １}，D_{2 ２}，D_{3 ３}が設けられメモリ
セルに奇数行と偶数行とによりそれぞれ一方と他
方のデジツト線に接続される。各行と対応してメ
モリセルはアドレス線A₁〜A₄にそれぞれ接続さ
れる。デジツト線D₁，D₂，D₃にそれぞれリアレ
ンスセルＭ_r11，Ｍ_r12，Ｍ_r13が接続され、これ等
リアレンスセルには共通のアドレス線AR₁が接続
される。デジツト線_１，_２，_３にそれぞれ
リアレンスセルＭ_r21，Ｍ_r22，Ｍ_r23が接続され、
これ等リアレンスセルに共通のアドレス線AR₂が
接続される。以下の説明では一般に多用されてい
るようにアドレス線の形成されている“行”をＸ
と称し、デジツト線の形成されている“列”をＹ
と称する。よつてアドレス線を選択するための行
アドレス信号をＸアドレス信号、行デコーダをＸ
デコーダと称して説明する。同様に列（Ｙ）を選
択する列デコーダをＹデコーダとして記述する。
Ｘデコーダダ１８の出力はアドレス線A₁〜A₄の
１つに出力を出し、Ｙデコーダ１９の出力はゲー
ト回路G₁，G₂，G₃の何れかを開きデジツト線D_1
１，D_{2 ２}，D_{3 ３}の何れかを外部端子２１
に接続する。各デジツト線D_{1 １}，D_{2 ２}，D_3
３間にそれぞれセンス増幅器SA₁，SA₂，SA₃
が接続される。

Ｘデコーダ１８の出力がアドレス線Ａに与えら
れるとそのアドレス線に接続されている１行のメ
モリセルの電荷を、それ等メモリが接続されてい
るデジツト線に放出してこれ等デジツト線の電位
をメモリセルの情報により変化させる。またＸデ
コーダ１８のデコード内容に応じてリフアレンス
デコーダ２２よりリフアレンスアドレス線AR₁，
AR₂の一方に出力が生じる。Ｘデコーダ１８の出
力が生じたアドレス線に接続されたデジツト線に
接続されないリフアレンスアドレス線に出力が生
じる。このようにして読出し電位がかからない側
のデジツト線にリフアレンスセルよりリフアレン
ス電位が与えられる。読出し電位とリフアレンス
電位とはセンス増幅器SA₁，SA₂，SM₃にそれぞ
れ与えられ、これ等増幅器は例えばフリツプフロ
ツプ回路であり読出し電位はリフアレンス電位と
比較され、これに応じた状態をとリ増幅された出
力としてそのデジツト線電位が変化される。よつ
て読出し時に破壊された読出されたメモリセルの
情報は再びそのメモリセルに書込まれる。Ｙデコ
ーダ１９に与えられたアドレスに応じてゲート回
路G₁〜G₃の１つが開き、その選択されたデジツ
ト線は端子２１に電気的に結合してデジツト線か
ら端子２１へ読出し、端子２１からデジツト線へ
の書込みが行われる。デジツトセンス増幅器SA₁
〜SA₃によるメモリセルへの再書込みはリフレツ
シユと呼ばれる。

１トランジスタメモリでは情報はメモリセルの
容量素子Ｃの電位、つまりこの容量素子Ｃに貯え
られた電荷である。従つて基板への漏洩電流によ
り時間が経過すると容量素子Ｃの電荷が失われ
る。このためある一定時間、例えば２ミリ秒ごと
に全メモリセルをリフレツシユする必要がある。
第５図に示したメモリセルアレイでは１行が一度
にリフレツシユされるため全メモリセルをリフレ
ツシユするには１サイクルごとに１アドレス線を
選択して全アドレス線を選択し終るまでの回数は
リード線の数となる。これをリフレツシユサイク
ルと言う。第５図の構成ではリフレツシユは４サ
イクルであり通常16Kメモリでは128サイクルで
ある。

メモリセルの容量素子Ｃの容量（以下単にメモ
リセルの容量と記す）をＣ_S、読出し時にデジツ
ト線Ｄに寄生する全容量（以下単にデジツト線の
容量と記す）をＣ_dとすると、読出し時にデジツ
トセンス増幅器が受ける入力信号値は読出し電位
とリフアレンス電位との差であり、これはメモリ
セルの容量Ｃ_Sとデジツト線の容量Ｃ_dとの比Ｃ
_S／Ｃ_dにほぼ比例する。

この入力信号が大きいほどデジツトセンス増幅
器の動作は安定であり増幅の動作は高速となる。
現在回路の高速化が進みデジツトセンス増幅器の
動作のアクセスタイムに占める割合が増化しつつ
ある。従つてデジツトセンス増幅器の高速化は回
路全体の高速化になる。従つてデジツト線容量Ｃ
_dは小さく、メモリセル容量は大きくした方がよ
い。

消費電力の面から考慮するとデジツト線からの
読出しの前にはデジツト線はある一定の電位に充
電する必要がある。これをプリチヤージと言う。
デジツトセンス増幅器が動作して増幅が行われる
時にこのプリチヤージされたデジツト線のうち低
電位の方は接地にその電荷を放電する。従つてデ
ジツト線の容量Ｃ_dが大きいと消費電力が増加す
る。つまりデジツト線容量Ｃ_dは小さい方がよ
い。

歩留及び大容量化の面から述べるとメモリセル
容量Ｃ_Sを増加させるためには製造条件を変更し
ないと第３図の容量素子Ｃの電極１５の面積を大
きくすることになり、このことはメモリセル面積
が大きくなり、チツプサイズが増加するため容量
Ｃ_Sの増加は歩留向上及び大容量化に反する。

デジツト線容量Ｃ_dは第３図及び第４図から理
解できるようにメモリセルのスイツチングトラン
ジスタのドレインＱのドレインを形成する拡散層
１２及び基板１１間の容量と、デイジツト線Ｄを
形成する金属配線と、アドレス線を形成する第２
層目の多結晶シリコンＡ及び容量素子Ｃの電極を
形成する第１層目の多結晶シリコン１５との間の
各容量とからなり、これらの容量がデジツト線容
量Ｃ_dの大部分を占める。特にリフレツシユサイ
クルが増加した場合第５図に示したように一つの
センス増幅器に対して２本のデジツト線が接続さ
れた従来の構成では１本のデジツト線に接続され
るメモリセルの数が増加するとデジツト線の容量
が増加する。例えば128サイクルでは64個のメモ
リセルが１本のデジツト線に接続される。従来の
構成においてデジツト線に接続されているメモリ
セルの数を減少してデジツト線容量Ｃ_dを減らす
ためにはデジツト線の数を増加することになる。
このようにするとデジツトセンス増幅器の数が増
加する。デジツトセンス増幅器は半導体チツプ内
においてメモリセルに次いで多くの面積を占める
ためデジツトセンス増幅器の数の増加はチツプ面
積を増加させることになる。

以上述べたように従来の半導体記憶装置では回
路安定性、高速動作、歩留の各向上、低消費電力
化を更に進めるには限界があつた。

この発明の目的はデジツト線容量が小さく、し
かもメモリセル面積が小さくデジツトセンス増幅
器の数をリフレツシユサイクルで必要とする以上
に必要とせず、更にメモリセル容量のデジツト線
容量に対する比を大きくすることができ、従つて
動作が安定で高速動作、低消費電力化に適し、か
つチツプ面積が小さくて高歩留に適した半導体記
憶装置を提供することにある。

本発明による半導体記憶装置は、第１および第
２の入力端子を有するセンス増幅器と、第１、第
２、第３、第４のデジツト線と、第１のデジツト
線の一端を前記第１の入力端子に接続する第１の
スイツチング素子と、第２のデジツト線の一端を
前記第１の入力端子に接続する第２のスイツチン
グ素子と、第３のデジツト線の一端を前記第２の
入力端子に接続する第３のスイツチング素子と、
第４のデジツト線の一端を前記第２の入力端子に
接続する第４のスイツチング素子と、前記第１、
第２、第３、第４のデジツト線にそれぞれ複数が
接続されたメモリセルと、前記第１、第２、第
３、第４のデジツト線にそれぞれ接続された第
１、第２、第３、第４のリフアレンスセルと、前
記第１のデジツト線に接続されたメモリセルに接
続する第１のアドレス線と、前記第２のデジツト
線に接続されたメモリセルに接続する第２のアド
レス線と、前記第３のデジツト線に接続されたメ
モリセルに接続する第３のアドレス線と、前記第
４のデジツト線に接続されたメモリセルに接続す
る第４のアドレス線と、該第１、第２、第３、第
４のリフアレンスセルにそれぞれ接続する第１、
第２、第３、第４のリフアレンスアドレス線と、
行アドレス信号を受けて前記第１ないし第４のア
ドレス線のうちの１本を選択する第１の選択手段
と、行アドレス信号又はそのデコード信号を受け
て前記第１または第３のアドレス線が選択された
時には前記第１および第３のスイツチング素子を
同時に導通させ、前記第２または第４のアドレス
線が選択された時には前記第２および第４のスイ
ツチング素子を同時に導通させる第２の選択手段
と、行アドレス信号又はそのデコード信号を受
け、前記第１または第３のアドレス線が選択され
た時は前記第３または第１のリフアレンスアドレ
ス線を選択し、前記第２または第４のアドレス線
が選択された時は前記第４または第２のリフアレ
ンスアドレス線を選択する第３の選択手段とを有
することを特徴とする。

このような本発明によればアドレス線の選択と
第１ないし第４のスイツチング素子の選択とを同
じ行アドレス情報に基いて行なうために、ワード
線を選択することと、この選択されたワード線に
接続されたデジツト線をセンスアンプの入力にス
イツチング素子を導通させて接続するということ
を連携的にかつ簡単に行なうことができる。言い
かえれば、ワード線の選択とスイツチング素子の
選択という２つの制御を同一系のアドレス信号に
よつて互いに関連付けて最も効率的に行なうこと
ができる。記憶装置においてはメモリセルのリフ
レツシユはアドレス線単位で行なわれ選択された
アドレス線のメモリセルの情報をセンスアンプに
よつて再書き込みすることによつて行なうもので
ある。このためアドレス線とスイツチング素子を
リフレツシユアドレスに関係する行アドレス信号
によつて行なうことはリフレツシユに要する時間
を減少させ、リフレツシユ制御を確実に行なうこ
とができる。

またこのような構成に加えて本発明では各デジ
ツト線に接続したメモリセルは互いに異なるアド
レス線に接続されているメモリセルのデータ破壊
は防止される。

このように本発明は選択機構を複雑化すること
なく、メモリセルへの制御線を増加させることな
く、デジツト線の容量を低減化した記憶装置を実
現できる。

このようにして１本のデジツト線に接続される
メモリセルの数が少なくなり、従つてデジツト線
容量Ｃ_dが小さくなりメモリセルとデジツト線と
の容量比Ｃ_S／Ｃ_dが大きくなり、メモリセル面積
が小さくデジツトセンス増幅器の数はリフレツシ
ユサイクルに必要とする数以上に必要ない、つま
り動作が安定で高速動作、低消費電力化、高歩留
に適した１トランジスタメモリが実現できる。

第６図はこの発明の一実施例を示し、第５図と
対応する部分には同一符号を付けてあり、センス
増幅器SA₁，SA₂，SA₃の各二つの入力端子には
スイツチングトランジスタＳを介して複数デジツ
ト線が接続される。例えばセンス増幅器SA₁の一
方の入力端子にはトランジスタS₁，S′₁をそれぞ
れ介してデジツト線D₁，D′₁が接続され、他方の
入力端子にはトランジスタ_１，′_１をそれぞ
れ介してデジツト線_１，′_１がそれぞれ接続
される。各センス増幅器の一方の入力端子に接続
された各１個のスイツチングトランジスタS′₁，
S′₂，S′₃と他方の入力端子に接続された各１個の
トランジスタ′_１，′_２，′_３の各ゲートは
共通の制御線SE₁に接続され、残りのトランジス
タS₁，S₂，S₃，_１，_２，_３の各ゲートに制
御線SE₂が接続される。Ｘデコーダ１８の入力ア
ドレス又はそのデコード信号が選択制御回路２２
へ供給され、選択制御回路２３はＸデコーダ１８
のデコードの内容に応じて選択されたアドレス線
が接続されたデジツト線がセンス増幅器の一方の
入力端子に接続され、センス増幅器の他方の入力
端子に選択されたリフアレンスアドレス線が接続
されたデジツト線が接続されるようにされる。

Ｘデコーダ１８で例えばアドレス線A₁が選択
された場合、リフアレンスデコーダ２２ではリフ
アレンスアドレス線AR₃が選択される。よつてデ
ジツト線D′₁，D′₂，D′₃にメモリセルM₁₁，M₁₂，
M₁₃の各内容が読出され、またデジツト線′
_１，′_２，′_３にリフアレンスセルＭ_r31，Ｍ_r3
２，Ｍ_r33の各リフアレンス電位が与えられる。デ
ジツト選択線制御回路２２の出力によりスイツチ
ングトランジスタS′₁，S′₂，S′₃，′_１，′_２，
′_３がそれぞれ導通状態とされる。よつてデジ
ツト線D′₁，D′₂，D′₃上の情報電位と、デジツト
線′_１，′_２，′_３上のリフアレンス電位と
がセンス増幅器SA₁，SA₂，SA₃にてそれぞれ比
較される。センス増幅器の一方の入力端子に接続
されたメモリセルと、他方の入力端子に接続され
たメモリセルとで外部端子２１に読出される情報
が反対極性となるが、メモリセルに対する書込み
時に同様に入力端子に応じて反対極性となるた
め、一般のメモリと同様に処理できる。

このようにデコーダ１８，２２の制御と、スイ
ツチング素子Ｓ１，１，Ｓ１′，１′を選択す
る制御回路２３とを、ともに同一のＸアドレス信
号に基いて行なうために、アドレス線の選択とス
イツチング素子の選択とを互いに関連付けてかつ
高速に行なうことができる。

第６図のメモリセルマトリツクスではリフレツ
シユサイクルは４サイクルであるが、１本のデジ
ツト線に接続されるメモリセルは２であり、第５
図に示したメモリセルマトリツクスと同一形式の
もので同じリフレツシユサイクルのメモリセルマ
トリツクスとした場合の半数となる。従つてリフ
レツシユサイクルが多くなつた場合、例えば65K
メモリで256サイクルとなつた場合リフアレンス
やスイツチングトランジスタのデジツト線容量Ｃ
_dへの寄与は無視できるため、デジツト線容量Ｃ_d
は従来の構成に比べて1/2となる。

このようにこの発明の半導体記憶装置によれば
デジツト線容量がデジツトセンス増幅器の１個当
り２本のデジツト線を接続した従来の構成に比べ
てデジツト線容量が減少できる。よつてメモリセ
ルを拡大することなく、かつデジツトセンス増幅
器の数を増加させることなくデジツト線容量Ｃ_d
を小さくし、かつメモリセル容量とデジツト線容
量との比Ｃ_S／Ｃ_dを改善できる。

上述ではこの発明を１トランジスタメモリに適
用したが、他の半導体記憶装置でもメモリセルの
信号能力が小さくなつてデジツトセンス増幅器を
使用している半導体記憶装置なら同様の効果が得
られることは明白である。

アドレス線に接続されデジツト選択線で読出し
電位とリフアレンス電位とを与えるデジツト線の
みデジツトセンス増幅器に読出し時に接続される
ようにアドレス入力信号でデジツト選択線制御回
路２３を制御すれば同様の効果が得られる。

以上述べたようにこの発明は１トランジスタメ
モリにおいてデジツト線をスイツチングトランジ
スタのソース及びドレインでデジツトセンス増幅
器に接続し一つのデジツトセンス増幅器に接続さ
れたデジツト線に接続されるメモリセルは異つた
アドレス線に接続されるようにし、メモリセルか
らの読出し時に読出し電位とリフアレンス電位と
を与えるデジツト線のみデジツトセンス増幅器に
接続されるように上記スイツチングトランジスタ
のゲートを制御するデジツト選択線SE₁，SE₂な
どを外部からのアドレス入力信号で制御する。こ
のようにしてデジツト線の容量が小さく、メモリ
セルとデジツト線の容量比は大きく、メモリセル
面積が小さい１トランジスタメモリ、つまり動作
が安定で高速動作、低消費電力化、高歩留に適し
た１トランジスタメモリが実現できる。

デジツトセンス増幅器の同一入力端子にそれぞ
れスイツチングトランジスタを通じて接続される
デジツト線の数は２本に限らず、更に増加するこ
ともできる。リフアレンスセルは一つのセンス増
幅器の一方の端子に接続されデジツト線の少くと
も一つと、他方の入力端子に接続されるデジツト
線の少くとも一つにそれぞれ接続されればよい。
第６図に示したように何れのデジツト線にもリフ
アレンスセルを接続する時は、何れのメモリセル
を選択した時でもその時一つのセンス増幅器に接
続されるセルの数が常に同一条件となりそれだけ
安定に動作するものが得られる。このようにする
とリフアレンスセルの数が多少増加するが、これ
は全体のメモリセルと比較すれば僅かであり、記
憶装置全体としてのチツプ面積は左程大きくなら
ない。

【図面の簡単な説明】

第１図は１トランジスタメモリセルを示す回路
図、第２図はリフアレンスセルを示す回路図、第
３図は第１図の１トランジスタメモリセルの素子
パターンを示す平面図、第４図はそのBB線断面
図、第５図は従来の１トランジスタメモリのメモ
リセルマトリツクスとその周辺を示す概略図、第
６図はこの発明による半導体記憶装置の一実施例
を示す概略図である。 M₁₁〜M₄₃：メモリセル、Ｍ_r11〜Ｍ_r43：リフア
レンスセル、D₁〜D₃、_１〜′_３、D′₁〜D′₃、
′_１〜′_３：デジツト線、A₁〜A₄：アドレス
線、AR₁〜AR₄：リフアレンスアドレス線、S₁〜
S₃、S′₁〜S′₃、_１〜_３、′_１〜′_３：スイ
ツチングトランジスタ、SA₁〜SA₃：デジツトセ
ンス増幅器、SE₁，SE₂：デジツト選択線、１
８：Ｘデコーダ、１９：Ｙデコーダ、２１：外部
端子、２２：リフアレンスアドレスデコーダ、２
３：デジツト選択制御回路。

Claims (1)

【特許請求の範囲】
1. １ 第１および第２の入力端子を有するセンス増
   幅器と、第１、第２、第３、第４のデジツト線
   と、第１のデジツト線の一端を前記第１の入力端
   子に接続する第１のスイツチング素子と、第２の
   デジツト線の一端を前記第１の入力端子に接続す
   る第２のスイツチング素子と、第３のデジツト線
   の一端を前記第２の入力端子に接続する第３のス
   イツチング素子と、第４のデジツト線の一端を前
   記第２の入力端子に接続する第４のスイツチング
   素子と、前記第１、第２、第３、第４のデジツト
   線にそれぞれ複数が接続されたメモリセルと、前
   記第１、第２、第３、第４のデジツト線にそれぞ
   れ接続された第１、第２、第３、第４のリフアレ
   ンスセルと、前記第１のデジツト線に接続された
   メモリセルに接続する第１のアドレス線と、前記
   第２のデジツト線に接続されたメモリセルに接続
   する第２のアドレス線と、前記第３のデジツト線
   に接続されたメモリセルに接続する第３のアドレ
   ス線と、前記第４のデジツト線に接続されたメモ
   リセルに接続する第４のアドレス線と、該第１、
   第２、第３、第４のリフアレンスセルにそれぞれ
   接続する第１、第２、第３、第４のリフアレンス
   アドレス線と、行アドレス信号を受けて前記第１
   ないし第４のアドレス線のうちの１本を選択する
   第１の選択手段と、行アドレス信号又はそのデコ
   ード信号を受けて前記第１または第３のアドレス
   線が選択された時には前記第１および第３のスイ
   ツチング素子を同時に導通させ、前記第２または
   第４のアドレス線が選択された時には前記第２お
   よび第４のスイツチング素子を同時に導通させる
   第２の選択手段と、行アドレス信号又はそのデコ
   ード信号を受け、前記第１または第３のアドレス
   線が選択された時は前記第３または第１のリフア
   レンスアドレス線を選択し、前記第２または第４
   のアドレス線が選択された時は前記第４または第
   ２のリフアレンスアドレス線を選択する第３の選
   択手段とを有することを特徴とする半導体記憶装
   置。