JPS61242396A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS61242396A JPS61242396A JP60083921A JP8392185A JPS61242396A JP S61242396 A JPS61242396 A JP S61242396A JP 60083921 A JP60083921 A JP 60083921A JP 8392185 A JP8392185 A JP 8392185A JP S61242396 A JPS61242396 A JP S61242396A
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- Japan
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- lines
- memory cell
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- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリセルマトリクスの構成を改善しｔ半導体
メモリに関する。
メモリに関する。
一般に、半導体メモリは、データ線対り、Ｄと、これに
直交する行選択線がマトリクス状に配列され、これらの
交点の中で適当な位置にメモリセルを配することにより
、構成されるのが普通である。
直交する行選択線がマトリクス状に配列され、これらの
交点の中で適当な位置にメモリセルを配することにより
、構成されるのが普通である。
ある選択線が選択されると、その選択線に接続されたメ
モリセルは、それぞれのデータ線対り、 Ｄにつき、１
つずつしか存在しないよう構成されているため、そのメ
モリセルの情報が、そのメモリセルに接続されているデ
ータ線対に差信号として現われる。この差信号は、微小
であることが多く、さらにセンスアンプと呼ばれる差動
増幅器により増幅され、次段へ転送され、読み出し動作
が行なわれる。ここまでに、各データ線対それぞれ同時
に行なわれ、データ線対の数だけの一組の情報が、読み
出されていることになるが、次にさらに行選択回路によ
って所定の数の情報のみＩｌｏ バス群へ転送されるこ
ととなる。
モリセルは、それぞれのデータ線対り、 Ｄにつき、１
つずつしか存在しないよう構成されているため、そのメ
モリセルの情報が、そのメモリセルに接続されているデ
ータ線対に差信号として現われる。この差信号は、微小
であることが多く、さらにセンスアンプと呼ばれる差動
増幅器により増幅され、次段へ転送され、読み出し動作
が行なわれる。ここまでに、各データ線対それぞれ同時
に行なわれ、データ線対の数だけの一組の情報が、読み
出されていることになるが、次にさらに行選択回路によ
って所定の数の情報のみＩｌｏ バス群へ転送されるこ
ととなる。
ま友書き込みの場合は、上述のちょうど逆の情報の流れ
により外部の情報がメモリセルに曹き込まれることとな
る。
により外部の情報がメモリセルに曹き込まれることとな
る。
メモリセルマトリクスの構成法の代表例としては、現在
最も多く用いられている１トランジスタ型ダイナミック
メモリに関して言えば、第４図に示すオープン型と、第
５図に示すフォールデッド型がある。
最も多く用いられている１トランジスタ型ダイナミック
メモリに関して言えば、第４図に示すオープン型と、第
５図に示すフォールデッド型がある。
オープン型とは、第４図に示されるように、中央にセン
スアンプや列選択回路などデータ線に関連する回路（以
下、データ線関連回路という。）１４が配置され、互い
に反対の方向へデータ線りとＤがのびている構成法であ
る。
スアンプや列選択回路などデータ線に関連する回路（以
下、データ線関連回路という。）１４が配置され、互い
に反対の方向へデータ線りとＤがのびている構成法であ
る。
フォールデッド型とは、第５図に示されるように、デー
タ線対り、Ｄが平行に配置され、そのデータ線対り、Ｄ
およびＤＩ、ＤＩ の一端にそれぞれデータ線関連回路
１５が配置されたものである。
タ線対り、Ｄが平行に配置され、そのデータ線対り、Ｄ
およびＤＩ、ＤＩ の一端にそれぞれデータ線関連回路
１５が配置されたものである。
ここで、ＭＣｕ１ビットのメモリセル、ＷＬｉ行選択Ｉ
ｗを示す。
ｗを示す。
ま友、メモリセルとしてフリラグフロップ回路を用いた
スタティック型メモリセルの場合は、データ線対り、Ｄ
に、やはり平行に配置されるのが普通である。
スタティック型メモリセルの場合は、データ線対り、Ｄ
に、やはり平行に配置されるのが普通である。
〔発明が解決しようとする問題点３
以上説明したメモリセルマトリクスは、どの構ｇｔ−用
いても、一対のデータ線対り、Ｄにつき一つのセンスア
ンプや列選択回路などのデータ線関連回路を配置する必
要がある。ゆえに、データ線対り、Ｄのピッチと同しピ
ッチで、データ線関連回路も配列される必要がある。例
えば、第４図に示されるようなオープン型構成法で説明
すると、データ線対り、Ｄと、それに接続されるメモリ
セル群ＭＣとデータ線関連回路１４が一直線に配置され
、これら−組のパターンが、！４ｆｇにおいて上下方向
に、一定ピツチで配列されている。この「一定ピツチ」
の寸法は、従来は、メモリセルの一ビットあたシの占有
面積で決定されることが多かっ九。センスアンプや列選
択回路のような複雑なデータ線関連回路に比べて、トラ
ンスファゲートトランジスタ１個と情報蓄積用キャパシ
タ１個とからなる１トランジスタ型メモリセルは非常に
単純な得造をしているにもかかわらず、メモリセルの幅
の万がデータ線関連回路の幅よりも太きぐピッチと決め
る結果となっ九のは、惰報蓄積用キャパシタが面積全必
要とし九ためである。
いても、一対のデータ線対り、Ｄにつき一つのセンスア
ンプや列選択回路などのデータ線関連回路を配置する必
要がある。ゆえに、データ線対り、Ｄのピッチと同しピ
ッチで、データ線関連回路も配列される必要がある。例
えば、第４図に示されるようなオープン型構成法で説明
すると、データ線対り、Ｄと、それに接続されるメモリ
セル群ＭＣとデータ線関連回路１４が一直線に配置され
、これら−組のパターンが、！４ｆｇにおいて上下方向
に、一定ピツチで配列されている。この「一定ピツチ」
の寸法は、従来は、メモリセルの一ビットあたシの占有
面積で決定されることが多かっ九。センスアンプや列選
択回路のような複雑なデータ線関連回路に比べて、トラ
ンスファゲートトランジスタ１個と情報蓄積用キャパシ
タ１個とからなる１トランジスタ型メモリセルは非常に
単純な得造をしているにもかかわらず、メモリセルの幅
の万がデータ線関連回路の幅よりも太きぐピッチと決め
る結果となっ九のは、惰報蓄積用キャパシタが面積全必
要とし九ためである。
すなわち、情報蓄積用中ヤパシタの静電容量値は、半導
体メモリのソフトエラーや、雑音に対する性能に直接関
係があり、ある所定の大きさを必要としたｔめである。
体メモリのソフトエラーや、雑音に対する性能に直接関
係があり、ある所定の大きさを必要としたｔめである。
例えば、２μ悟程度の設計基準を用いた、５０７Ｆのキ
ャパシタ容量を有する１−トランジスタ型メモリセルは
、はぼ７０〜９０μ−の占有面積を必要とし、従って１
０μ鶏程度のピッチで配列すると仮定しても、ゲート長
２μ惰のＭＯＳトランジスタをこのピッチ内にレイアウ
トすることは、それほど困難ではなかつｔ。
ャパシタ容量を有する１−トランジスタ型メモリセルは
、はぼ７０〜９０μ−の占有面積を必要とし、従って１
０μ鶏程度のピッチで配列すると仮定しても、ゲート長
２μ惰のＭＯＳトランジスタをこのピッチ内にレイアウ
トすることは、それほど困難ではなかつｔ。
しかしながら、高誘電体物質が実用化されたり、半導体
基板表面に溝を設ける技術が実用化されたことにより、
極めて小さなキャパシタで所定の静電容量が確保できる
ようになった。例えば、＊’を用いて５０〜６０ｆＦの
静電容量を確保しながら２０２程度のメモリセルは可能
である。この場合メモリセルの寸法は３×７μ−となシ
、３μ偽のピッチの中にデータ線関連回路をレイアウト
する九めには、１μ舛以下の設計基準上用いても難しい
。
基板表面に溝を設ける技術が実用化されたことにより、
極めて小さなキャパシタで所定の静電容量が確保できる
ようになった。例えば、＊’を用いて５０〜６０ｆＦの
静電容量を確保しながら２０２程度のメモリセルは可能
である。この場合メモリセルの寸法は３×７μ−となシ
、３μ偽のピッチの中にデータ線関連回路をレイアウト
する九めには、１μ舛以下の設計基準上用いても難しい
。
すなわち、非常に占有面積の小さなメモリセルは実現さ
れたが、このメモリセルにレイアウト的に整合するセン
スアンプなどの回路領域は、非常にきびしい設計基準を
用いたパターンになシ、その結果歩留シの低下を招き、
また、微細パターン化は、ソース・ドレイン領域の寄生
抵抗の増大を生じ、等価的には性能の低下に結びつく。
れたが、このメモリセルにレイアウト的に整合するセン
スアンプなどの回路領域は、非常にきびしい設計基準を
用いたパターンになシ、その結果歩留シの低下を招き、
また、微細パターン化は、ソース・ドレイン領域の寄生
抵抗の増大を生じ、等価的には性能の低下に結びつく。
また、上述の問題に対する他の対策としては、第５図に
示すような方法がある。すなわち、メモリセルのピッチ
に整合しない大きなデータ線関連回路を、通常の配列方
向と垂直な方向へ何段か重ねて配置し、第５図に破線で
示すように、いわゆるジャンパ線によって接続し友もの
である。
示すような方法がある。すなわち、メモリセルのピッチ
に整合しない大きなデータ線関連回路を、通常の配列方
向と垂直な方向へ何段か重ねて配置し、第５図に破線で
示すように、いわゆるジャンパ線によって接続し友もの
である。
具体的に、このジャンパ線全実現するには、多結晶シリ
コン層や、アルミニウム鳩などの多層配線技術を必要と
し、歩留りの低下、コストの上昇を招く。さらに、これ
は、ビットごとに構成法が異なることを意味し、浮遊容
量や、寄生抵抗などの条件がそれぞれ異なり、メモリの
構成法としては好ましくない。
コン層や、アルミニウム鳩などの多層配線技術を必要と
し、歩留りの低下、コストの上昇を招く。さらに、これ
は、ビットごとに構成法が異なることを意味し、浮遊容
量や、寄生抵抗などの条件がそれぞれ異なり、メモリの
構成法としては好ましくない。
本発明の目的は、上述の問題点を解消することにより、
メモリセルの小形化に対応し定レイアウトができ、集積
度全高めかつ高歩留り、低コストで製造できる半導体メ
モリを提供することにある。
メモリセルの小形化に対応し定レイアウトができ、集積
度全高めかつ高歩留り、低コストで製造できる半導体メ
モリを提供することにある。
本発明の半導体メモリは、行選択線と列データ線あるい
はデータ線対がマトリクスを構成している半導体メモリ
において、前記列データ線あるいはデータ線対それぞれ
が複数本に分割され平行に配置され友−組のデータ線群
あるいはデータ線対群で構成される。
はデータ線対がマトリクスを構成している半導体メモリ
において、前記列データ線あるいはデータ線対それぞれ
が複数本に分割され平行に配置され友−組のデータ線群
あるいはデータ線対群で構成される。
次に、本発明について図面を参照して説明する。
第１図および第２因は、それぞれ本発明の８ｇ１および
第２の実施例を示す模式的回路図で、回路図をレイアウ
ト？合わせて表現しｔ図である。ＭＣはメモリセル、
Ｄ、 Ｄはデータ線対、ＷＬは行選択線を示している。
第２の実施例を示す模式的回路図で、回路図をレイアウ
ト？合わせて表現しｔ図である。ＭＣはメモリセル、
Ｄ、 Ｄはデータ線対、ＷＬは行選択線を示している。
なお、図中では、行選択線ＷＬの本数は省略しであるが
、実際に、例えば１トランジスタ型ダイナミツクメモリ
の場合は、リフレッシュサイクルなどによって決まる本
数だけ必要である。
、実際に、例えば１トランジスタ型ダイナミツクメモリ
の場合は、リフレッシュサイクルなどによって決まる本
数だけ必要である。
またデータ線関連回路１１は、代表的なセンスアンプの
回路を示したが、回路形式はこの回路にと＆る必要は全
くなく、センスアンプ回路や列選択回路など、データ線
対り、Ｄに関わる回路群を破線内にレイアウトするとい
うことを表現している。
回路を示したが、回路形式はこの回路にと＆る必要は全
くなく、センスアンプ回路や列選択回路など、データ線
対り、Ｄに関わる回路群を破線内にレイアウトするとい
うことを表現している。
第１図は、第４因に示したオープン型の従来例に本発明
を実施した例であり、１本のデータ線、Ｄ、Ｄが２本の
り、Ｄに分割されている。その結果データ線関連回路１
１は、メモリセル幅２ピッチ分の幅にレイアウトされて
いる。
を実施した例であり、１本のデータ線、Ｄ、Ｄが２本の
り、Ｄに分割されている。その結果データ線関連回路１
１は、メモリセル幅２ピッチ分の幅にレイアウトされて
いる。
ｗｃＺ図は、第５図に示したフォールデッド型の従来例
に本発明全実施した例で、やはり、それぞれ２本のデー
タ線がり、Ｄを構成している。従って、データ線関連回
路１２は、メモリセル幅４ピッチ分の幅にレイアウト可
能となっている。
に本発明全実施した例で、やはり、それぞれ２本のデー
タ線がり、Ｄを構成している。従って、データ線関連回
路１２は、メモリセル幅４ピッチ分の幅にレイアウト可
能となっている。
本発明は、データ線を分割して平行にレイアウトすると
ころに特徴があり、データ線関連回路の動作形式などに
かかわらず、たとえば第３図に示す第３の実施例のよう
に、データ線関連回路１３とデータ線との間にトランス
ファーグー）Ｔが挿入されていても本発明の効果は同等
である。
ころに特徴があり、データ線関連回路の動作形式などに
かかわらず、たとえば第３図に示す第３の実施例のよう
に、データ線関連回路１３とデータ線との間にトランス
ファーグー）Ｔが挿入されていても本発明の効果は同等
である。
ま九、上述の実施例は、データ線ｔ？２本に分割した例
を示し九が、メモリセルの占有面積と、設計基準によっ
ては、２本以上に分割しｔ方が最適の場合もある。
を示し九が、メモリセルの占有面積と、設計基準によっ
ては、２本以上に分割しｔ方が最適の場合もある。
以上は、１トランジスタ型ダイナミツクメモリを例に説
明し友が、スタティック型の場合も、同様に本発明を実
施することは可能である。
明し友が、スタティック型の場合も、同様に本発明を実
施することは可能である。
以上説明し友ように、本発明は、データ線を分割し、平
行にレイアウトすることにより、小さいメモリセルに対
し比較的大きな幅の領域にセンスアンプや行選択回路な
どのデータ線関連回路をレイアウトすることが可能であ
り、設計基準をゆるめることが可能となり歩留り低下を
招くことなく、メモリセルの小型化に適したレイアウト
ができ、集積度を高めることができる。
行にレイアウトすることにより、小さいメモリセルに対
し比較的大きな幅の領域にセンスアンプや行選択回路な
どのデータ線関連回路をレイアウトすることが可能であ
り、設計基準をゆるめることが可能となり歩留り低下を
招くことなく、メモリセルの小型化に適したレイアウト
ができ、集積度を高めることができる。
しかも、第５図の従来例で説明し友、多層配線の必要性
もなく、すなわち、新友な製造工程の追加を必要とせず
、なおかつ、ビットによって浮遊容量や寄生抵抗が異な
ることもなく、メモリとして重要な各ビットの等個性を
維持することができる。
もなく、すなわち、新友な製造工程の追加を必要とせず
、なおかつ、ビットによって浮遊容量や寄生抵抗が異な
ることもなく、メモリとして重要な各ビットの等個性を
維持することができる。
第１図、第２図、第３図はそれぞれ本発明の第１、 第
２．第３の実施例を示す模式的平面図、第４図、第５図
はそれぞれ従来例を示す模式的平面図である。 １１．１２．１３・・・・・・データ線関連回路、Ｄ。 Ｄ・・・・・・データ線対、ＷＬ・・・・・・行選択線
。 箭Ｚ旧 り、７５ニテ１グプｆ９．＃ Ｗｌ：行選択線 Ｔ ニトフンズファケット
２．第３の実施例を示す模式的平面図、第４図、第５図
はそれぞれ従来例を示す模式的平面図である。 １１．１２．１３・・・・・・データ線関連回路、Ｄ。 Ｄ・・・・・・データ線対、ＷＬ・・・・・・行選択線
。 箭Ｚ旧 り、７５ニテ１グプｆ９．＃ Ｗｌ：行選択線 Ｔ ニトフンズファケット
Claims (1)
- 行選択線と列データ線あるいはデータ線対がマトリクス
を構成している半導体メモリにおいて、前記列データ線
あるいはデータ線対それぞれが複数本に分割され平行に
配置された一組のデータ線群あるいはデータ線対群で構
成されていることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083921A JPS61242396A (ja) | 1985-04-19 | 1985-04-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083921A JPS61242396A (ja) | 1985-04-19 | 1985-04-19 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242396A true JPS61242396A (ja) | 1986-10-28 |
Family
ID=13816065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083921A Pending JPS61242396A (ja) | 1985-04-19 | 1985-04-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05127872A (ja) * | 1991-02-28 | 1993-05-25 | Toshiba Corp | 半導体集積回路 |
| JP2002043548A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5577083A (en) * | 1978-12-04 | 1980-06-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit |
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
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| JPS5958689A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-04-19 JP JP60083921A patent/JPS61242396A/ja active Pending
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