JPH0494569A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0494569A JPH0494569A JP2212920A JP21292090A JPH0494569A JP H0494569 A JPH0494569 A JP H0494569A JP 2212920 A JP2212920 A JP 2212920A JP 21292090 A JP21292090 A JP 21292090A JP H0494569 A JPH0494569 A JP H0494569A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit lines
- bit
- lines
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000015654 memory Effects 0.000 claims abstract description 26
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 31
- 230000006866 deterioration Effects 0.000 abstract description 5
- 239000002356 single layer Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000270666 Testudines Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速性を必要としかス 微細化メモリセル構造
を用いる半導体集積回路装置に関するものであム 従来の技術 従来の半導体集積回路装置で沫 ビットライン線ζ友
単一層のポリシリコン等の導電性層を用いて形成されて
い九 第５図は従来の半導体集積回路装置のメモリセル及びセ
ンスアンプ部の構成図であも 第５図において、 ４０１、４０２はそれぞれＢ１、／
Ｂｌのビット線と反転ビット線 同様に４０３．４０４
はＢ２．／Ｂ２のビット線と反転ビットｆｉｌ ４０
５と４０６．４０７と４０８．４゜９と４１０も同様に
それぞれビット線と反転ビット線で対をなしてい、％
４３０−４３４４；ｌ、 センスアンプであも ビ
ット線４０１と４０２はセンスアンプ４３０に接続され
ていも 同様にビット線４０３と４０４はセンスアンプ
４３１置 ビット線４０５と４０６はセンスアンプ４３
２く ビット線４０７と４０８はセンスアンプ４３３圏
ビツト線４０９と４１０はセンスアンプ４３４に接続し
ていも ４４１−４４２．４５５−４６０はワード線で
あも ５１２、５１４、５１６、５１８、５２０、５２
１，５２３．５２５、５２７．５２９、５５２、５５４
、５５６．５５８、５６０、５６１．５６３．５６４、
５６５．５６７．５６９、５７２、５７４、５７６．５
７８、５８０、 ５８１、 ５８３、 ５８５、 ５８
７、 ５８９．５９２、 ５９４、 ５９６、 ５９８
、 ６００、 ６０１、６０３．６０５．６０７、６０
９はメモリセルであム 以上のように構成された従来の半導体集積回路装置にお
いてζよ 例えばワード線４５６が立ち上がったときは
メモリセル５６１、５６３、５６５．５６７、５６９に
記憶されている情報がそれぞれビット線４０１、４０３
、４０５、４０７、４０９に読みだされも ビット線４
０１と反転ビット線４０２の微小電位差がセンスアンプ
４３０によって増幅される。同様にビット線４０３と反
転ビット線４０４の微小電位差がセンスアンプ４３１に
よって、 ビット線４０５と反転ビット線４０６の微小
電位差がセンスアンプ４３２によって、ビット線４０７
と反転ビット線４０８の微小電位差がセンスアンプ４３
３によって、 ビット線４０９と反転ビット線４１０の
微小電位差がセンスアンプ４３４によって増幅される。
を用いる半導体集積回路装置に関するものであム 従来の技術 従来の半導体集積回路装置で沫 ビットライン線ζ友
単一層のポリシリコン等の導電性層を用いて形成されて
い九 第５図は従来の半導体集積回路装置のメモリセル及びセ
ンスアンプ部の構成図であも 第５図において、 ４０１、４０２はそれぞれＢ１、／
Ｂｌのビット線と反転ビット線 同様に４０３．４０４
はＢ２．／Ｂ２のビット線と反転ビットｆｉｌ ４０
５と４０６．４０７と４０８．４゜９と４１０も同様に
それぞれビット線と反転ビット線で対をなしてい、％
４３０−４３４４；ｌ、 センスアンプであも ビ
ット線４０１と４０２はセンスアンプ４３０に接続され
ていも 同様にビット線４０３と４０４はセンスアンプ
４３１置 ビット線４０５と４０６はセンスアンプ４３
２く ビット線４０７と４０８はセンスアンプ４３３圏
ビツト線４０９と４１０はセンスアンプ４３４に接続し
ていも ４４１−４４２．４５５−４６０はワード線で
あも ５１２、５１４、５１６、５１８、５２０、５２
１，５２３．５２５、５２７．５２９、５５２、５５４
、５５６．５５８、５６０、５６１．５６３．５６４、
５６５．５６７．５６９、５７２、５７４、５７６．５
７８、５８０、 ５８１、 ５８３、 ５８５、 ５８
７、 ５８９．５９２、 ５９４、 ５９６、 ５９８
、 ６００、 ６０１、６０３．６０５．６０７、６０
９はメモリセルであム 以上のように構成された従来の半導体集積回路装置にお
いてζよ 例えばワード線４５６が立ち上がったときは
メモリセル５６１、５６３、５６５．５６７、５６９に
記憶されている情報がそれぞれビット線４０１、４０３
、４０５、４０７、４０９に読みだされも ビット線４
０１と反転ビット線４０２の微小電位差がセンスアンプ
４３０によって増幅される。同様にビット線４０３と反
転ビット線４０４の微小電位差がセンスアンプ４３１に
よって、 ビット線４０５と反転ビット線４０６の微小
電位差がセンスアンプ４３２によって、ビット線４０７
と反転ビット線４０８の微小電位差がセンスアンプ４３
３によって、 ビット線４０９と反転ビット線４１０の
微小電位差がセンスアンプ４３４によって増幅される。
また 第６図に示すのは従来のツイストビット線方式の
半導体集積回路装置のメモリセル及びセンスアンプ部の
構成図であａ この従来例はＹ○５ｈｉｈａｒａ、
Ｔ、、ｅｔ ａｌ、”Ａ Ｔｗｉｓｔｅｄ Ｂｉ
ｔ Ｌｉｎｅ ＴｅｃｈｎｉＱｕｅ ｆｏｒ
Ｍｕｌｔｉ −Ｍｂ ＤＲＡＭｓ（アイニスニスシー
シー・ダイジェスト・オブ・テクニカル・ペーパーズ）
ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲ８゜Ｆｅｂ、 １９８８に示されている
。第６図において、７０１．７０２はそれぞれＢｌ、／
Ｂｌのビット線と反転ビット線 同様に７０３、７０４
はＢ２．／Ｂ２のビット線と反転ビット線 ７０５と７
０６、７０７と７０８も同様にそれぞれビット線と反転
ビット線で対をなしている。７３〇−７３３にＬ セ
ンスアンプであム ビット線７０１と７０２はセンスア
ンプ７３０に接続されている。
半導体集積回路装置のメモリセル及びセンスアンプ部の
構成図であａ この従来例はＹ○５ｈｉｈａｒａ、
Ｔ、、ｅｔ ａｌ、”Ａ Ｔｗｉｓｔｅｄ Ｂｉ
ｔ Ｌｉｎｅ ＴｅｃｈｎｉＱｕｅ ｆｏｒ
Ｍｕｌｔｉ −Ｍｂ ＤＲＡＭｓ（アイニスニスシー
シー・ダイジェスト・オブ・テクニカル・ペーパーズ）
ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲ８゜Ｆｅｂ、 １９８８に示されている
。第６図において、７０１．７０２はそれぞれＢｌ、／
Ｂｌのビット線と反転ビット線 同様に７０３、７０４
はＢ２．／Ｂ２のビット線と反転ビット線 ７０５と７
０６、７０７と７０８も同様にそれぞれビット線と反転
ビット線で対をなしている。７３〇−７３３にＬ セ
ンスアンプであム ビット線７０１と７０２はセンスア
ンプ７３０に接続されている。
同様にビット線７０３と７０４はセンスアンプ７３１く
ビット線７０５と７０６はセンスアンプ７３２番二
ビット線７０７と７０８はセンスアンプ７３３に接続し
ている。 ７１０、７１１はワード線であム ７５０、
７５２、７５４、７５６．７６１、７６３、７６５、７
６７はメモリセルであａ ７７０ζよ ダミ−セル１７
７Ｎ表 ダミーセルコントロール回路であも 以上のように構成された従来の半導体集積回路装置にお
いて４１ 例えばワード線７１０が立ち上がったとき
はメモリセルフ５０．７５２．７５４．７５６に記憶さ
れている情報がそれぞれビット線７０１、７０３、７０
５、７０７、に読みだされも ビット線７０１と反転ビ
ット線７０２の微小電位差がセンスアンプ７３０によっ
て増幅されも同様にビット線７０３と反転ビット線７０
４の微小電位差がセンスアンプ７３１によって、ビット
線７０５と反転ビット線７０８の微小電位差がセンスア
ンプ７３２によって、 ビット線７０７と反転ビット線
７０８の微小電位差がセンスアンプ７３３によって増幅
される。
ビット線７０５と７０６はセンスアンプ７３２番二
ビット線７０７と７０８はセンスアンプ７３３に接続し
ている。 ７１０、７１１はワード線であム ７５０、
７５２、７５４、７５６．７６１、７６３、７６５、７
６７はメモリセルであａ ７７０ζよ ダミ−セル１７
７Ｎ表 ダミーセルコントロール回路であも 以上のように構成された従来の半導体集積回路装置にお
いて４１ 例えばワード線７１０が立ち上がったとき
はメモリセルフ５０．７５２．７５４．７５６に記憶さ
れている情報がそれぞれビット線７０１、７０３、７０
５、７０７、に読みだされも ビット線７０１と反転ビ
ット線７０２の微小電位差がセンスアンプ７３０によっ
て増幅されも同様にビット線７０３と反転ビット線７０
４の微小電位差がセンスアンプ７３１によって、ビット
線７０５と反転ビット線７０８の微小電位差がセンスア
ンプ７３２によって、 ビット線７０７と反転ビット線
７０８の微小電位差がセンスアンプ７３３によって増幅
される。
まｆ：、第７図に示すのは従来のツイストビット線方式
の半導体集積回路装置のビット線および反転ビット線の
平面図で、第６図における上層ビット線と下層ビット線
のコンタクトスルーホール区例えば７００の部分の平面
図であ４Ａｒｉｍ。
の半導体集積回路装置のビット線および反転ビット線の
平面図で、第６図における上層ビット線と下層ビット線
のコンタクトスルーホール区例えば７００の部分の平面
図であ４Ａｒｉｍ。
ｔｏ、 Ｋ 、 ｅｔ ａｌ、、”Ａ ６０
ｎｓ ３゜３Ｖ １６Ｍｂ ＤＲＡＭ” （
フイエスエスシーシー・ダイジェスト・オブ・テクニカ
ル・ぺ−バーズ’）ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ３，Ｆｅｂ、
１９８９ に示されていも 第７図において７０７、７
０８はビット線 反転ビット線 ７８０、７８１はコン
タクトスルーホールである。
ｎｓ ３゜３Ｖ １６Ｍｂ ＤＲＡＭ” （
フイエスエスシーシー・ダイジェスト・オブ・テクニカ
ル・ぺ−バーズ’）ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ３，Ｆｅｂ、
１９８９ に示されていも 第７図において７０７、７
０８はビット線 反転ビット線 ７８０、７８１はコン
タクトスルーホールである。
発明が解決しようとする課題
しかしながら前記のような構成では 読みだし書き込み
動作が高速になり、かつメモリセルの高集積化が進へ
ビット線間隔が短くなるにつれてしたがって信号間の干
渉による信号劣化が増加するという問題点を有してい九 またこの問題点を改善するためへ 第６図に示すツイス
トビット線方式がある。しかし この構成では第７図よ
りわかるようにビット線と反転ビット線を接続するコン
タクトスルーホールについて面積が必要となりビット線
ピッチが大きくなり、回路面積が大きくなると言う問題
を有していた本発明はかかる点に鑑ヘ サブミクロン以
下のデザインルールを用いゑ 微細構造の集積回路の配
線においてＬ 大容量メモリや高性能マイクロプロセッ
サ等のＬＳ’Ｉ（大規模集積回路）を実現するためのビ
ット線方式を有する半導体集積回路装置を提供すること
を目的とすも 課題を解決するための手段 本発明（よ メモリセル部分に互いに上下の位置関係で
並行に配線した２層導電性配線構造からなるビット線と
反転ビット線を備え 前記ビット線と反転ビット線をす
くなくとも１回捻転し相補信号の互いの上下関係を交換
し 前記ビット線と反転ビット線の１端をセンスアンプ
に接続することを特徴とする半導体集積回路装置であム
作用 本発明は前記した構成により、半導体集積回路装置内の
ビット線を容易にツイストビット線にすることができる
。これによって、微細間隔を有する高密度半導体集積回
路におけるビット線間の信号干渉という問題が減少し
十分ビット線間隔を小さくすることが可能となも さら
に一対のビット線を２層配線を用いて形成するために従
来の単層配線によるビット線配線に比べて、少ないメモ
リセル領域が実現し チップサイズの縮小化が可能であ
ム 実施例 第１図は本発明の一実施例における半導体集積回路装置
のビット線及び反転ビット線の構成図を示すものであも
同図（ａ）は本発明の実施例の平面図 同図（ｂ）、
（ｃ）はそれぞれ 平面図（ａ）のＡ−Ａ″Ｍ Ｂ−
Ｂ’ 間での断面図を示すものである。
動作が高速になり、かつメモリセルの高集積化が進へ
ビット線間隔が短くなるにつれてしたがって信号間の干
渉による信号劣化が増加するという問題点を有してい九 またこの問題点を改善するためへ 第６図に示すツイス
トビット線方式がある。しかし この構成では第７図よ
りわかるようにビット線と反転ビット線を接続するコン
タクトスルーホールについて面積が必要となりビット線
ピッチが大きくなり、回路面積が大きくなると言う問題
を有していた本発明はかかる点に鑑ヘ サブミクロン以
下のデザインルールを用いゑ 微細構造の集積回路の配
線においてＬ 大容量メモリや高性能マイクロプロセッ
サ等のＬＳ’Ｉ（大規模集積回路）を実現するためのビ
ット線方式を有する半導体集積回路装置を提供すること
を目的とすも 課題を解決するための手段 本発明（よ メモリセル部分に互いに上下の位置関係で
並行に配線した２層導電性配線構造からなるビット線と
反転ビット線を備え 前記ビット線と反転ビット線をす
くなくとも１回捻転し相補信号の互いの上下関係を交換
し 前記ビット線と反転ビット線の１端をセンスアンプ
に接続することを特徴とする半導体集積回路装置であム
作用 本発明は前記した構成により、半導体集積回路装置内の
ビット線を容易にツイストビット線にすることができる
。これによって、微細間隔を有する高密度半導体集積回
路におけるビット線間の信号干渉という問題が減少し
十分ビット線間隔を小さくすることが可能となも さら
に一対のビット線を２層配線を用いて形成するために従
来の単層配線によるビット線配線に比べて、少ないメモ
リセル領域が実現し チップサイズの縮小化が可能であ
ム 実施例 第１図は本発明の一実施例における半導体集積回路装置
のビット線及び反転ビット線の構成図を示すものであも
同図（ａ）は本発明の実施例の平面図 同図（ｂ）、
（ｃ）はそれぞれ 平面図（ａ）のＡ−Ａ″Ｍ Ｂ−
Ｂ’ 間での断面図を示すものである。
第１図において、 １，３．７は上層のビア）ｉＬ
２，４．８は下層のｖｙＨＬ ５．６は前記上層ビッ
ト線と下層ビット線を接続するためのコンタクトスルー
ホールであも １１は半導体基板 １２はビット線間お
よびビット線と基板間を絶縁する酸化膜等の絶縁膜であ
＆ １３．１４はそれぞれコンタクトスルーホール５
．６の断面部分である。
２，４．８は下層のｖｙＨＬ ５．６は前記上層ビッ
ト線と下層ビット線を接続するためのコンタクトスルー
ホールであも １１は半導体基板 １２はビット線間お
よびビット線と基板間を絶縁する酸化膜等の絶縁膜であ
＆ １３．１４はそれぞれコンタクトスルーホール５
．６の断面部分である。
主要ビット線部で上層ビット線１は下層ビット線２の上
部で並行して配置されていも また上層ビット線３は下
層ビット線４の上部で並行して配置されていも 上層ビ
ット線１は下層ビア）線４とコンタクトスルーホール５
で接続され 上層から下層へ移っていく。一方上層ビッ
ト線１の下部にあった下層ビット線２はコンタクトスル
ーホール６で上層ビア）線３と接続され 下層から上層
へ変わム すなわ板上下２層のビット線で構成した１対
のビット線及び反転ビット線を捻転させツイストビット
線対を形成していることになム 従って、隣接する他の
ビット線との間でおこる容量結合による信号間の干渉や
輻射による干渉を大幅に減少することができも 第２図は本発明の効果をさらに具体的に説明するための
ビット線及び反転ビット線の平面構成図であａ 第２図
において１０１．１０２はそれぞれＢｌ、／Ｂｌのビッ
ト線と反転ビット［１０３，１０４はそれぞれＢ２．／
Ｂ２のビット線と反転ビットＩＬ １０５，１０６は
それぞれＢ３．／Ｂ３のビット線と反転ビット線である
。２１，２３，３１．３３，３７．３９は上層ビット線
であり、 ２２゜２４．３２，３４，３８．４０は下層
ビット線である。
部で並行して配置されていも また上層ビット線３は下
層ビット線４の上部で並行して配置されていも 上層ビ
ット線１は下層ビア）線４とコンタクトスルーホール５
で接続され 上層から下層へ移っていく。一方上層ビッ
ト線１の下部にあった下層ビット線２はコンタクトスル
ーホール６で上層ビア）線３と接続され 下層から上層
へ変わム すなわ板上下２層のビット線で構成した１対
のビット線及び反転ビット線を捻転させツイストビット
線対を形成していることになム 従って、隣接する他の
ビット線との間でおこる容量結合による信号間の干渉や
輻射による干渉を大幅に減少することができも 第２図は本発明の効果をさらに具体的に説明するための
ビット線及び反転ビット線の平面構成図であａ 第２図
において１０１．１０２はそれぞれＢｌ、／Ｂｌのビッ
ト線と反転ビット［１０３，１０４はそれぞれＢ２．／
Ｂ２のビット線と反転ビットＩＬ １０５，１０６は
それぞれＢ３．／Ｂ３のビット線と反転ビット線である
。２１，２３，３１．３３，３７．３９は上層ビット線
であり、 ２２゜２４．３２，３４，３８．４０は下層
ビット線である。
２７．２８，３５，３６，４３．４４はコンタクトスル
ーホールであり、上層ビット線と下層ビット線を接続し
ている。ビット線１０１は上層ビット線２１と下層ビッ
ト線２４からなってい２１ｏ 第２図に示すビット線
１０１と１０２、１０３と１０４．１０５と１０６の関
係も同様にそれぞれ対の配線となりかつ上層 下層を交
互にかわり、ツイストビット線を形成することになも 上層から下層へ 下層から上層へ変わるためのコンタク
トスルーホール領域は図示するように１対のビット線で
１回変わる毎く それぞれ２箇所ずつ独立してもうけな
ければならず、その分余分な領域を必要とすも しかし
図示するようにビット線間でコンタクト領域をずらし
て設けることにより、第４図に示す従来の単層でビット
線対を配線した場合に比べて配線ピッチは４分の３です
む。
ーホールであり、上層ビット線と下層ビット線を接続し
ている。ビット線１０１は上層ビット線２１と下層ビッ
ト線２４からなってい２１ｏ 第２図に示すビット線
１０１と１０２、１０３と１０４．１０５と１０６の関
係も同様にそれぞれ対の配線となりかつ上層 下層を交
互にかわり、ツイストビット線を形成することになも 上層から下層へ 下層から上層へ変わるためのコンタク
トスルーホール領域は図示するように１対のビット線で
１回変わる毎く それぞれ２箇所ずつ独立してもうけな
ければならず、その分余分な領域を必要とすも しかし
図示するようにビット線間でコンタクト領域をずらし
て設けることにより、第４図に示す従来の単層でビット
線対を配線した場合に比べて配線ピッチは４分の３です
む。
第３図は本発明における半導体集積回路装置のメモリセ
ル及びセンスアンプ部の構成図を示すものであム 同図
（ａ）は本発明を側面より見た概略医同図（ｂ）は平面
図である。
ル及びセンスアンプ部の構成図を示すものであム 同図
（ａ）は本発明を側面より見た概略医同図（ｂ）は平面
図である。
第３図において、 ２０１．２０２はそれぞれＢ １゜
／Ｂｌのビット線と反転ビットＭＬ ２２１，２２３
は上層ビット線であり、 ２２２，２２４は下層ビット
線であ＆ ２２７，２２８ζよ コンタクトスルーホ
ールであり、上層ビット線と下層ビット線を接続してい
も ビット線２０１は上層ビット線２２１と下層ビット
線２２４からなっている。ビット線２０２は上層ビット
線２２３と下層ビット線２２２からなっている。２３０
はセンスアンプであム ２４１−２４４、２５５−２５
８はワード線であム 第３図でビット線２０１と２０２
がそれぞれ対の配線となりかつ上恩 下層を交互にかわ
り、ツイストビット線を形成することになも ビット線
２０１と反転ビット線２０２がセンスアンプ２３０に接
続されている。
／Ｂｌのビット線と反転ビットＭＬ ２２１，２２３
は上層ビット線であり、 ２２２，２２４は下層ビット
線であ＆ ２２７，２２８ζよ コンタクトスルーホ
ールであり、上層ビット線と下層ビット線を接続してい
も ビット線２０１は上層ビット線２２１と下層ビット
線２２４からなっている。ビット線２０２は上層ビット
線２２３と下層ビット線２２２からなっている。２３０
はセンスアンプであム ２４１−２４４、２５５−２５
８はワード線であム 第３図でビット線２０１と２０２
がそれぞれ対の配線となりかつ上恩 下層を交互にかわ
り、ツイストビット線を形成することになも ビット線
２０１と反転ビット線２０２がセンスアンプ２３０に接
続されている。
以上のように構成されたこの実施例の半導体集積回路装
置において、以下その動作を説明する。
置において、以下その動作を説明する。
ワード線２４１が立ち上がったときはメモリセルに記憶
されている情報がビット線２０１に読みだされ４ ビッ
ト線２０１と反転ビット線２０２の微小電位差がセンス
アンプ２３０によって増幅される。
されている情報がビット線２０１に読みだされ４ ビッ
ト線２０１と反転ビット線２０２の微小電位差がセンス
アンプ２３０によって増幅される。
以上説明したように 本実施例によれば ２層ヒ゛フト
線を利用したツイストビット線対を形成することにより
、ビット線の占有面積を減少することにより従来の単層
配線によるビット線配線に比べて、小さいメモリセル領
域が実現し チップサイズの縮小化が可能であるととも
に 高速動作の際の信号の高密度ビット線で問題となる
信号量干渉によるビット線上の信号の劣化を防止するこ
とができも これにより、今後の大容量メモリや高性能
マイクロプロセッサおよびゲートアレイ等の大規模半導
体集積回路の高性能化を実現することができも 第４図は本発明の効果をさらに説明するための半導体集
積回路装置のメモリセル及びセンスアンプ部の構成図を
示すもので、第３図に示す半導体集積回路装置のメモリ
セル及びセンスアンプ部を含んでいる。 第４図におい
て、２０１，２０２はそれぞれＢｌ、／Ｂｌのビット線
と反転ビット線同様に２０３，２０４はそれぞれＢ２．
／Ｂ２のビット線と反転ビット線 ２０．５，２０６は
それぞれＢ３．／Ｂ３のビット線と反転ビット線 ２０
７．２０８はそれぞれＢ４．／Ｂ４のビット線と反転ビ
ット線 ２０９．２１０はそれぞれＢ５．／Ｂ５のビッ
ト線と反転ビット線であ、％ ２２７−２３６はコン
タクトスルーホールであり、上層ビット線と下層ビット
線を接続してい４ ビット線２０１は上層ビット線２２
１と下層ビット線２２４からなっている力丈 第４図に
は上層ビット線２２１のみ示されていも 同様にビット
線２０２は上層ビット線２２３と下層ビット線２２２か
らなっている力丈 第４図には上層ビット線２２１のみ
示されてい、％ ２３０−２３４はセンスアンプであ
ム２４１−２４４、２５５−２５８はワード線であも 第４図でビット線２０１と２０２それぞれ対の配線とな
りかつ上層 下層を交互にかわり、ツイストビット線を
形成することになる。ビット線２０３と２０４、ビット
線２０５と２０６、ビット線２０７と２０８、ビット線
２０９と２１０についても同様にツイストビット線を形
成すも ビット線２０１と反転ビット線２０２がセンス
アンプ２３０に接続されていも ビット線２０３と２０
４、 ビット線２０５と２０６、 ビット線２０７と２
０８、ビット線２０９と２１０は同様にそれぞれセンス
アンプ２３１、２３２、２３３、２３４０に接続されて
いも 第４図かられかるようへ 折り返しビット線構成の本実
施例によれζ′Ｌ ２層ビット線を利用したツイストビ
ット線対を形成することにより、折り返しビット線構成
の場合ビット線とワード線の交点に１箇所おきにメモリ
セルを配置していたのに比ベワード線ピッチを同一にし
た状態ですべてのビット線とワード線の交点に１箇所お
きにメモリセルを配置するので、高密度なメモリセル領
域が実現し チップサイズの縮小化が可能であム発明の
詳細 な説明したように 本発明によれば ２層ヒ゛７）線を
利用したツイストビット線対を形成することにより、ビ
ット線の占有面積を減少することにより従来の単層配線
によるビット線ビット線に比べて、小さいメモリセル領
域が実現し チ・ンプサイズの縮小化が可能であるとと
も（、ｌ−高速動作の際の信号の高密度ビット線で問題
となる信号量干渉によるビット線上の信号の劣化を防止
することができも これにより、今後の大容量メモリや
高性能マイクロプロセッサおよびゲートアレイ等の大規
模半導体集積回路の高性能化を実現することができ、そ
の実用効果は極めて犬きｌ、％
線を利用したツイストビット線対を形成することにより
、ビット線の占有面積を減少することにより従来の単層
配線によるビット線配線に比べて、小さいメモリセル領
域が実現し チップサイズの縮小化が可能であるととも
に 高速動作の際の信号の高密度ビット線で問題となる
信号量干渉によるビット線上の信号の劣化を防止するこ
とができも これにより、今後の大容量メモリや高性能
マイクロプロセッサおよびゲートアレイ等の大規模半導
体集積回路の高性能化を実現することができも 第４図は本発明の効果をさらに説明するための半導体集
積回路装置のメモリセル及びセンスアンプ部の構成図を
示すもので、第３図に示す半導体集積回路装置のメモリ
セル及びセンスアンプ部を含んでいる。 第４図におい
て、２０１，２０２はそれぞれＢｌ、／Ｂｌのビット線
と反転ビット線同様に２０３，２０４はそれぞれＢ２．
／Ｂ２のビット線と反転ビット線 ２０．５，２０６は
それぞれＢ３．／Ｂ３のビット線と反転ビット線 ２０
７．２０８はそれぞれＢ４．／Ｂ４のビット線と反転ビ
ット線 ２０９．２１０はそれぞれＢ５．／Ｂ５のビッ
ト線と反転ビット線であ、％ ２２７−２３６はコン
タクトスルーホールであり、上層ビット線と下層ビット
線を接続してい４ ビット線２０１は上層ビット線２２
１と下層ビット線２２４からなっている力丈 第４図に
は上層ビット線２２１のみ示されていも 同様にビット
線２０２は上層ビット線２２３と下層ビット線２２２か
らなっている力丈 第４図には上層ビット線２２１のみ
示されてい、％ ２３０−２３４はセンスアンプであ
ム２４１−２４４、２５５−２５８はワード線であも 第４図でビット線２０１と２０２それぞれ対の配線とな
りかつ上層 下層を交互にかわり、ツイストビット線を
形成することになる。ビット線２０３と２０４、ビット
線２０５と２０６、ビット線２０７と２０８、ビット線
２０９と２１０についても同様にツイストビット線を形
成すも ビット線２０１と反転ビット線２０２がセンス
アンプ２３０に接続されていも ビット線２０３と２０
４、 ビット線２０５と２０６、 ビット線２０７と２
０８、ビット線２０９と２１０は同様にそれぞれセンス
アンプ２３１、２３２、２３３、２３４０に接続されて
いも 第４図かられかるようへ 折り返しビット線構成の本実
施例によれζ′Ｌ ２層ビット線を利用したツイストビ
ット線対を形成することにより、折り返しビット線構成
の場合ビット線とワード線の交点に１箇所おきにメモリ
セルを配置していたのに比ベワード線ピッチを同一にし
た状態ですべてのビット線とワード線の交点に１箇所お
きにメモリセルを配置するので、高密度なメモリセル領
域が実現し チップサイズの縮小化が可能であム発明の
詳細 な説明したように 本発明によれば ２層ヒ゛７）線を
利用したツイストビット線対を形成することにより、ビ
ット線の占有面積を減少することにより従来の単層配線
によるビット線ビット線に比べて、小さいメモリセル領
域が実現し チ・ンプサイズの縮小化が可能であるとと
も（、ｌ−高速動作の際の信号の高密度ビット線で問題
となる信号量干渉によるビット線上の信号の劣化を防止
することができも これにより、今後の大容量メモリや
高性能マイクロプロセッサおよびゲートアレイ等の大規
模半導体集積回路の高性能化を実現することができ、そ
の実用効果は極めて犬きｌ、％
第１図は本発明の一実施例における単導体集積回路装置
のビット線及び反転ビット線の構成医第２図は本発明の
実施例の効果をさらに具体的に説明するためのビット線
及び反転ビット線の平面構成医 第３図は本発明の実施
例における半導体集積回路装置のメモリセル及びセンス
アンプ部の構成医 第４図は本発明の実施例の効果をさ
らに説明するための半導体集積回路装置のメモリセル及
びセンスアンプ部の構成は 第５図は従来の半導体集積
回路装置のメモリセル及びセンスアンプ部の構成医 第
６図は従来のツイストビット線方式の半導体集積回路装
置のメモリセル及びセンスアンプ部の構成医 第７図は
従来のツイストビット線方式の半導体集積回路装置のビ
ット線および反転ビット線の平面図である。 １．３．７・・・上層ビｙト亀 ２．４．８・・・下層
ビット胤５．６・・・コンタクトスルーホールＬ／、
１３，１４・・・コンタクトスルーホール５、６の断面
部分。 代理人の氏名 弁理士 粟野重孝 ほか１名竿 図 第７ 図 ’７８／
のビット線及び反転ビット線の構成医第２図は本発明の
実施例の効果をさらに具体的に説明するためのビット線
及び反転ビット線の平面構成医 第３図は本発明の実施
例における半導体集積回路装置のメモリセル及びセンス
アンプ部の構成医 第４図は本発明の実施例の効果をさ
らに説明するための半導体集積回路装置のメモリセル及
びセンスアンプ部の構成は 第５図は従来の半導体集積
回路装置のメモリセル及びセンスアンプ部の構成医 第
６図は従来のツイストビット線方式の半導体集積回路装
置のメモリセル及びセンスアンプ部の構成医 第７図は
従来のツイストビット線方式の半導体集積回路装置のビ
ット線および反転ビット線の平面図である。 １．３．７・・・上層ビｙト亀 ２．４．８・・・下層
ビット胤５．６・・・コンタクトスルーホールＬ／、
１３，１４・・・コンタクトスルーホール５、６の断面
部分。 代理人の氏名 弁理士 粟野重孝 ほか１名竿 図 第７ 図 ’７８／
Claims (1)
- メモリセル部分に互いに上下の位置関係で並行に配線し
た２層導電性配線構造からなるビット線と反転ビット線
を備え、前記ビット線と反転ビット線をすくなくとも１
回捻転し相補信号の互いの上下関係を交換し、前記ビッ
ト線と反転ビット線の１端をセンスアンプに接続するこ
とを特徴とする半導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212920A JPH0494569A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212920A JPH0494569A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494569A true JPH0494569A (ja) | 1992-03-26 |
Family
ID=16630474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212920A Pending JPH0494569A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494569A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196655A (ja) * | 1992-11-27 | 1994-07-15 | Nec Corp | 半導体メモリ装置 |
| EP0889528A2 (en) * | 1997-06-30 | 1999-01-07 | Siemens Aktiengesellschaft | Bit line configuration for DRAM |
| US5973953A (en) * | 1997-09-18 | 1999-10-26 | Mitsubishi Electric System Lsi Design Corporation | Semiconductor memory device having improved bit line structure |
| JP2000031420A (ja) * | 1998-05-30 | 2000-01-28 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| US6392942B2 (en) | 1999-12-27 | 2002-05-21 | Mitsubisishi Denki Kabushiki Kaisha | Semiconductor memory device having a multi-layer interconnection structure suitable for merging with logic |
| US6999364B2 (en) | 2002-09-20 | 2006-02-14 | International Business Machines Corporation | DRAM circuit and its operation method |
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
| US7638870B2 (en) | 2005-07-22 | 2009-12-29 | Marvell International Ltd. | Packaging for high speed integrated circuits |
| WO2019106479A1 (en) * | 2017-11-30 | 2019-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
-
1990
- 1990-08-10 JP JP2212920A patent/JPH0494569A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196655A (ja) * | 1992-11-27 | 1994-07-15 | Nec Corp | 半導体メモリ装置 |
| EP0889528A2 (en) * | 1997-06-30 | 1999-01-07 | Siemens Aktiengesellschaft | Bit line configuration for DRAM |
| EP0889528A3 (en) * | 1997-06-30 | 2002-01-16 | Siemens Aktiengesellschaft | Bit line configuration for DRAM |
| US5973953A (en) * | 1997-09-18 | 1999-10-26 | Mitsubishi Electric System Lsi Design Corporation | Semiconductor memory device having improved bit line structure |
| JP2000031420A (ja) * | 1998-05-30 | 2000-01-28 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| US6392942B2 (en) | 1999-12-27 | 2002-05-21 | Mitsubisishi Denki Kabushiki Kaisha | Semiconductor memory device having a multi-layer interconnection structure suitable for merging with logic |
| US6999364B2 (en) | 2002-09-20 | 2006-02-14 | International Business Machines Corporation | DRAM circuit and its operation method |
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
| US7638870B2 (en) | 2005-07-22 | 2009-12-29 | Marvell International Ltd. | Packaging for high speed integrated circuits |
| US7884451B2 (en) | 2005-07-22 | 2011-02-08 | Marvell World Trade Ltd. | Packaging for high speed integrated circuits |
| WO2019106479A1 (en) * | 2017-11-30 | 2019-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| JP2019102811A (ja) * | 2017-11-30 | 2019-06-24 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| US11270997B2 (en) | 2017-11-30 | 2022-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| TWI758567B (zh) * | 2017-11-30 | 2022-03-21 | 日商半導體能源研究所股份有限公司 | 記憶體裝置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5332923A (en) | Semiconductor memory | |
| US5014110A (en) | Wiring structures for semiconductor memory device | |
| JP2792211B2 (ja) | 半導体記憶装置 | |
| KR930008008B1 (ko) | 반도체 메모리셀 | |
| US4590588A (en) | Monolithic semiconductor memory | |
| US5276641A (en) | Hybrid open folded sense amplifier architecture for a memory device | |
| US6470304B1 (en) | Method and apparatus for eliminating bitline voltage offsets in memory devices | |
| JPS6356938A (ja) | 半導体集積回路 | |
| JPH0494569A (ja) | 半導体集積回路装置 | |
| US6538946B2 (en) | Semiconductor integrated circuit device | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JP5168869B2 (ja) | ＲｅＲＡＭ | |
| US7199471B2 (en) | Method and apparatus for reducing capacitive coupling between lines in an integrated circuit | |
| JPH0625015Y2 (ja) | 半導体装置 | |
| JP3529751B2 (ja) | 半導体メモリ装置 | |
| JPH0794597A (ja) | ダイナミック型半導体記憶装置 | |
| JP2000340763A (ja) | 半導体記憶装置 | |
| JPS61242396A (ja) | 半導体メモリ | |
| JP3865753B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2739979B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP2743459B2 (ja) | 半導体記憶装置 | |
| JPH01128563A (ja) | 半導体記憶装置 | |
| JP4063502B2 (ja) | Ｄｒａｍメモリ | |
| JPS596067B2 (ja) | 半導体メモリ | |
| JPH02146769A (ja) | 配線構造を有する半導体記憶装置 |