JP2019102811A - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP2019102811A
JP2019102811A JP2018221947A JP2018221947A JP2019102811A JP 2019102811 A JP2019102811 A JP 2019102811A JP 2018221947 A JP2018221947 A JP 2018221947A JP 2018221947 A JP2018221947 A JP 2018221947A JP 2019102811 A JP2019102811 A JP 2019102811A
Authority
JP
Japan
Prior art keywords
bit line
transistor
insulating layer
memory cells
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018221947A
Other languages
English (en)
Other versions
JP7337496B2 (ja
JP2019102811A5 (ja
Inventor
達也 大貫
tatsuya Onuki
達也 大貫
佑樹 岡本
Yuki Okamoto
佑樹 岡本
池田　寿雄
Toshio Ikeda
寿雄 池田
修平 長塚
Shuhei Nagatsuka
修平 長塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019102811A publication Critical patent/JP2019102811A/ja
Publication of JP2019102811A5 publication Critical patent/JP2019102811A5/ja
Application granted granted Critical
Publication of JP7337496B2 publication Critical patent/JP7337496B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

【課題】新規な記憶装置を提供する。【解決手段】複数のメモリセルを有する第１セルアレイと、複数のメモリセルを有する第２セルアレイを重ねて設ける。第１ビット線対に含まれる２つのビット線のうち、一方のビット線は第１セルアレイに含まれるＡ個のメモリセルと電気的に接続し、他方のビット線は第２セルアレイに含まれるＤ個のメモリセルと電気的に接続する。第２ビット線対に含まれる２つのビット線のうち、一方のビット線は第１セルアレイに含まれるＢ個のメモリセルおよび第２セルアレイに含まれるＦ個のメモリセルと電気的に接続し、他方のビット線は第１セルアレイに含まれるＣ個のメモリセルおよび第２セルアレイに含まれるＥ個のメモリセルと電気的に接続する。第１ビット線対と第２ビット線対を交互に設ける。【選択図】図２

Description

本発明の一形態は、記憶装置、半導体装置またはこれらを用いた電子機器に関する。
ただし、本発明の一態様は、上記の技術分野に限定されるものではない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関する。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置と言える場合がある。もしくは、これらは半導体装置を有すると言える場合がある。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
また、記憶装置の一つとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭは、複数のメモリセルがマトリクス状に設けられたセルアレイと、複数のビット線と、複数のワード線とを有する。メモリセルは、複数のビット線のいずれか一つ、および、複数のワード線のいずれか一つと電気的に接続される。ワード線には、情報の書き込み読み出しが行なわれるメモリセルを選択するための選択信号が供給される。メモリセルへの情報の書き込み、および、メモリセルからの情報の読み出しは、ビット線を介して行なわれる。
よって、例えば、ビット線Ａを介してメモリセルＸに情報を書き込む際に、ビット線Ａの電位変動に起因するノイズが、ビット線Ａに隣接するビット線Ｂにノイズとして伝播する場合がある。すると、ビット線Ｂと電気的に接続しているメモリセルＹの保持情報が意図せず書き変わってしまう場合がある。このようなノイズの影響を抑える方法の一つとして、交差ビット線対方式が提案されている（特許文献１参照）。
また、ＤＲＡＭには、折り返しビット線方式（フォールデッドビット線方式）と開放型ビット線方式（オープンビット線方式）の２つの方式がある。
特開平２−２４４４８５号公報
Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１２， ｖｏｌｕｍｅ ４３， ｉｓｓｕｅ １， ｐ．１８３−１８６ Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"， ２０１４， ｖｏｌｕｍｅ ５３， Ｎｕｍｂｅｒ ４Ｓ， ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ． Ｉｔｏ ｅｔ ａｌ．， "Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ−ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１３， ｐ．１５１−１５４ Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"， ２０１４， ｖｏｌｕｍｅ ３， ｉｓｓｕｅ ９， ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ． Ｙａｍａｚａｋｉ， "ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４， ｖｏｌｕｍｅ ６４， ｉｓｓｕｅ １０， ｐ．１５５−１６４ Ｋ． Ｋａｔｏ ｅｔ ａｌ．， "Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"， ２０１２， ｖｏｌｕｍｅ ５１， ｐ．０２１２０１−１−０２１２０１−７ Ｓ． Ｍａｔｓｕｄａ ｅｔ ａｌ．， "２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１５， ｐ．Ｔ２１６−Ｔ２１７ Ｓ． Ａｍａｎｏ ｅｔ ａｌ．， "ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１０， ｖｏｌｕｍｅ ４１， ｉｓｓｕｅ １， ｐ．６２６−６２９
交差ビット線対方式は、フォールデッドビット線方式の記憶装置に適用できるが、メモリセルの集積度が高いオープンビット線方式の記憶装置への適用が出来ない。よって、セルアレイの高集積化が困難であった。
本発明の一態様は、集積度の高い記憶装置を提供することを課題の一とする。または、ノイズの影響を受けにくい記憶装置を提供することを課題の一とする。または、信頼性の高い記憶装置を提供することを課題の一とする。または、消費電力の少ない記憶装置を提供することを課題の一とする。または、新規な記憶装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１セルアレイと、第２セルアレイと、第１ビット線対と、第２ビット線対と、を有し、第１セルアレイと第２セルアレイは互いに重なる領域を有し、第１セルアレイは、Ａ個（Ａは１以上の整数）の第１メモリセルと、Ｂ個（Ｂは１以上の整数）の第１メモリセルと、Ｃ個（Ｃは１以上の整数）の第１メモリセルと、を有し、第２セルアレイは、Ｄ個（Ｄは１以上の整数）の第２メモリセルと、Ｅ個（Ｅは１以上の整数）の第２メモリセルと、Ｆ個（Ｆは１以上の整数）の第２メモリセルと、を有し、第１ビット線対の一方のビット線は、Ａ個の第１メモリセルと電気的に接続し、第１ビット線対の他方のビット線は、Ｄ個の第２メモリセルと電気的に接続し、第２ビット線対の一方のビット線は、Ｂ個の第１メモリセル、および、Ｆ個の第２メモリセルと電気的に接続し、第２ビット線対の他方のビット線は、Ｃ個の第１メモリセル、および、Ｅ個の第２メモリセルと電気的に接続する記憶装置である。
また、本発明の別の一態様は、上記記憶装置において、第１ビット線対を複数有し、第２ビット線対を複数有し、第１ビット線対と第２ビット線対が交互に設けられている記憶装置である。
第１メモリセルの少なくとも一は、第１トランジスタと、第１容量素子と、を有し、第２メモリセルの少なくとも一は、第２トランジスタと、第２容量素子と、を有することが好ましい。
第１トランジスタおよび第２トランジスタは、半導体層に酸化物半導体を含むトランジスタであることが好ましい。ＤはＡの０．８倍以上１．２倍以下が好ましい。ＣとＥの合計は、ＢとＦの合計の０．８倍以上１．２倍以下が好ましい。
本発明の一態様によれば、オープンビット線方式の記憶装置に交差ビット線対方式を適用できる。
本発明の一態様によれば、集積度の高い記憶装置を提供することができる。または、ノイズの影響を受けにくい記憶装置を提供することができる。または、信頼性の高い記憶装置を提供することができる。または、消費電力の少ない記憶装置を提供することができる。または、新規な記憶装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示す図。 セルアレイの構成例を説明するための図。 ビット線対の配置例を示す図。 ビット線対の配置例を示す図。 ビット線と電気的に接続するメモリセルを示す図。 メモリセルの回路構成例を示す図。 トランジスタのＩｄ−Ｖｇ特性と、ＶＢｉａｓの変化特性を示す図。 折り返しビット線方式の記憶装置と開放ビット線方式の記憶装置を説明する図。 ビット線とセンスアンプを説明する図、およびビット線の電位変化を説明する図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 電子部品の例を示す図。 電子機器の例を示す図。 電子機器の例を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図面に反映しないことがある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体層の側面を覆うトランジスタでは、半導体層の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に見積もることは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
また、本明細書等において、高電源電位ＶＤＤ（「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（「ＧＮＤ」または「ＧＮＤ電位」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
（実施の形態１）
本発明の一態様の記憶装置について図面を用いて説明する。
はじめに、折り返しビット線方式の記憶装置と、開放ビット線方式の記憶装置について説明しておく。
図８（Ａ）は折り返しビット線方式の記憶装置９０１を説明するブロック図である。記憶装置９０１は、マトリクス状に配置されたメモリセル９１１を含むセルアレイ９２１と、複数のワード線と、複数のビット線と、複数のセンスアンプＳＡと、を有する。記憶装置９０１では、複数のビット線が行方向（または列方向）に延在して設けられ、複数のワード線が列方向（または行方向）に延在して設けられている。
複数のワード線は、それぞれが複数のビット線対と交差する。複数のビット線は、複数のビット線ＢＬと複数のビット線ＢＬＢを含む。図８（Ａ）では、３本のビット線ＢＬ（ビット線ＢＬ１乃至ビット線ＢＬ３）と３本のビット線ＢＬＢ（ビット線ＢＬＢ１乃至ビット線ＢＬＢ３）を示している。
折り返しビット線方式の記憶装置９０１では、ビット線ＢＬとビット線ＢＬＢが交互に設けられている。また、１本のビット線ＢＬと１本のビット線ＢＬＢで、１つのビット線対を構成する。記憶装置９０１では、ビット線ＢＬ１とビット線ＢＬＢ１で構成されたビット線対と、ビット線ＢＬ２とビット線ＢＬＢ２で構成されたビット線対と、ビット線ＢＬ３とビット線ＢＬＢ３で構成されたビット線対と、を示している。また、一つのセンスアンプＳＡは、一つのビット線対と電気的に接続される。
メモリセル９１１はワード線とビット線の交点近傍に設けられる。ただし、１つのビット線対において、ビット線ＢＬと電気的に接続するメモリセル９１１と、ビット線ＢＬＢと電気的に接続するメモリセル９１１は、同じワード線と電気的に接続することはできない。よって、折り返しビット線方式の記憶装置では、全ての交点近傍にメモリセルを設けることが出来ない。よって、セルアレイの高集積化が難しい。
図８（Ｂ）は開放ビット線方式の記憶装置９０２を説明するブロック図である。開放ビット線方式の記憶装置９０２では、ビット線ＢＬがセルアレイ９２１ａに設けられ、ビット線ＢＬＢがセルアレイ９２１ｂに設けられている。また、セルアレイ９２１ａとセルアレイ９２１ｂのそれぞれに、複数のワード線が設けられている。
開放ビット線方式の記憶装置９０２では、ビット線ＢＬとビット線ＢＬＢが異なるセルアレイに設けられ、セルアレイ毎にワード線が設けられているため、全ての交点近傍にメモリセルを設けることが出来る。よって、セルアレイの高集積化が容易となる。
メモリセル９１１が保持している情報の読み出しは、センスアンプＳＡで行なわれる。ワード線によって特定のメモリセル９１１が選択されると、選択されたメモリセル９１１の情報がビット線（ビット線ＢＬまたはビット線ＢＬＢ）に供給され、当該ビット線の電位が変動する。センスアンプＳＡは、ビット線ＢＬとビット線ＢＬＢの電位差を増幅して出力する。
図９（Ａ１）に記憶装置９０１のビット線とセンスアンプＳＡを示す。図９（Ａ２）は、ビット線の電位変化を示すタイミングチャートである。
それぞれのビット線は寄生容量を介して容量結合している。例えば、ビット線ＢＬＢ１とビット線ＢＬ２の間には寄生容量Ｃｐが存在する。このため、情報の書き込みによりビット線ＢＬＢ１の電位が反転すると、隣接するビット線ＢＬ２の電位も変動する場合がある。
図９（Ａ２）を用いて記憶装置９０１の誤動作について説明する。期間Ｔ０において、ビット線ＢＬ１およびビット線ＢＬＢ２がＨ電位よりも少し低い電位であり、ビット線ＢＬＢ１およびビット線ＢＬ２がＬ電位よりも少し高い電位であるとする。期間Ｔ１において、ビット線ＢＬＢ１にＨ電位が供給されると、寄生容量Ｃｐを介して容量結合しているビット線ＢＬ２の電位も上昇し、ビット線ＢＬＢ２の電位よりも高くなる場合がある。センスアンプＳＡは僅かな電位差も増幅するため、ビット線ＢＬ２を含むビット線対では間違った情報が読み出される。すなわち、ビット線ＢＬＢ１の電位変動がノイズとしてビット線ＢＬ２に影響を与える。
ビット線ＢＬ２とビット線ＢＬＢ２を交差させることで、ノイズの影響を軽減することができる。本明細書等では、ビット線ＢＬとビット線ＢＬＢの交差部を有するビット線対を「交差ビット線対」という。図９（Ｂ１）は、交差ビット線対を有する記憶装置９０１のビット線とセンスアンプＳＡを示す図である。また、図９（Ｂ２）は、交差ビット線対の電位変化を示すタイミングチャートである。
図９（Ｂ１）は、ビット線ＢＬ２とビット線ＢＬＢ２を含むビット線対が交差ビット線対である。図９（Ｂ１）に示す交差ビット線対は３つの交差部９３１を有し、ビット線ＢＬ２の一部と、ビット線ＢＬＢ２の一部がビット線ＢＬＢ１と隣接している。具体的には、ビット線ＢＬ２の領域Ｄ１および領域Ｄ２と、ビット線ＢＬＢ２の領域ＤＢ１および領域ＤＢ２がビット線ＢＬＢ１と隣接している。
前述した通り、ビット線ＢＬＢ１とビット線ＢＬ２の間には寄生容量Ｃｐが存在する。同様に、ビット線ＢＬＢ１とビット線ＢＬＢ２の間の寄生容量を寄生容量ＣｐＢとする。寄生容量Ｃｐの容量値は、領域Ｄ１の長さと領域Ｄ２の長さの合計に比例する。同様に、寄生容量ＣｐＢの容量値は、領域ＤＢ１の長さと領域ＤＢ２の長さの合計に比例する。寄生容量Ｃｐの容量値と寄生容量ＣｐＢの容量値は、同じであることが好ましい。よって、ビット線ＢＬ２のビット線ＢＬＢ１と隣接する領域の長さの合計（領域Ｄ１および領域Ｄ２の長さの合計）と、ビット線ＢＬＢ２のビット線ＢＬＢ１と隣接する領域の長さの合計（領域ＤＢ１および領域ＤＢ２の長さの合計）は同じであることが好ましい。
なお、寄生容量Ｃｐの容量値は、領域Ｄ１に接続するメモリセルの数と領域Ｄ２に接続するメモリセルの数の合計にも比例する。同様に寄生容量ＣｐＢの容量値は、領域ＤＢ１に接続するメモリセルの数と領域ＤＢ２に接続するメモリセルの数の合計にも比例する。よって、領域Ｄ１に接続するメモリセルの数と領域Ｄ２に接続するメモリセルの数の合計と、領域ＤＢ１に接続するメモリセルの数と領域ＤＢ２に接続するメモリセルの数の合計は同じであることが好ましい。
図９（Ｂ２）を用いて交差ビット線対の電位変化を説明する。期間Ｔ０において、ビット線ＢＬ１およびビット線ＢＬＢ２がＨ電位よりも少し低い電位であり、ビット線ＢＬＢ１およびビット線ＢＬ２がＬ電位よりも少し高い電位であるとする。期間Ｔ１において、ビット線ＢＬＢ１にＨ電位が供給されると、寄生容量Ｃｐを介して容量結合しているビット線ＢＬ２の電位が上昇する。また、寄生容量ＣｐＢを介して容量結合しているビット線ＢＬＢ２の電位も上昇する。このように、交差ビット線対では、ビット線ＢＬ２およびビット線ＢＬＢ２共に電位が上昇する。よって、両者の電位差は、ノイズの影響を受けてもほとんど変わらない。
折り返しビット線方式の記憶装置では、交差ビット線対と非交差ビット線対を交互に設けることで、ノイズによる誤動作を防ぎ、記憶装置の信頼性を高めることができる。一方で、開放ビット線方式の記憶装置では、１つのビット線対に含まれるビット線ＢＬとビット線ＢＬＢが同一平面上の異なるセルアレイに存在するため、交差ビット線対を実現できない。
＜＜記憶装置１００＞＞
図１（Ａ）は、本発明の一態様である記憶装置の構成例を示すブロック図である。図１に示す記憶装置１００は、層１１０、層１２０を有する。層１２０は、層１２０ａおよび層１２０ｂを有する。本発明の一態様の記憶装置１００では、層１２０ａと層１２０ｂを重ねて設ける。また、層１２０は、層１１０に重ねて設けてもよい（図１（Ｂ）参照）。
層１２０ａはセルアレイ１３０ａを有する。セルアレイ１３０ａは、マトリクス状に配置された複数のメモリセル１０ａを有する。層１２０ｂはセルアレイ１３０ｂを有する。セルアレイ１３０ｂは、マトリクス状に配置された複数のメモリセル１０ｂを有する。セルアレイ１３０ａとセルアレイ１３０ｂは互いに重なる領域を有する。
＜層１１０＞
層１１０は、ＰＳＷ１４１（パワースイッチ）、ＰＳＷ１４２、および周辺回路１１５を有する。周辺回路１１５は、周辺回路１１１、コントロール回路１１２、および電圧生成回路１２８を有する。
記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
電圧生成回路１２８は負電圧（ＶＢＧ）を生成する機能を有する。ＶＢＧはメモリセル１０に用いられるトランジスタのバックゲートに印加される。ＷＡＫＥは、ＣＬＫの電圧生成回路１２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２８へ入力され、電圧生成回路１２８はＶＢＧを生成する。
周辺回路１１１は、セルアレイ１３０ａおよびセルアレイ１３０ｂに対するデータの書き込みおよび読み出しをするための回路である。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、出力回路１２６、センスアンプ１２７を有する。
行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行のメモリセル１０に接続されたワード線を選択する機能を有する。列ドライバ１２４は、データをセルアレイ１３０ａおよびセルアレイ１３０ｂに書き込む機能、セルアレイ１３０ａおよびセルアレイ１３０ｂからデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、セルアレイ１３０ａおよびセルアレイ１３０ｂに書き込むデータ（Ｄｉｎ）である。列ドライバ１２４がセルアレイ１３０ａおよびセルアレイ１３０ｂから読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路１２６は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路１２６から出力されるデータ信号が信号ＲＤＡである。
ＰＳＷ１４１は周辺回路１１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御される。図１（Ａ）では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
センスアンプ１２７は、複数のセンスアンプＳＡ（図１に図示せず。）を有する。一つのセンスアンプＳＡは、後述するビット線対の一つと電気的に接続され、ビット線対に含まれる２本のビット線間の電位差を増幅する機能を有する。具体的には、センスアンプＳＡは一方のビット線の電位を基準電位とし、当該基準電位と、他方のビット線の電位との差を増幅する機能を有する。
＜層１２０＞
図２を用いて、層１２０の構成例を詳細に説明する。図２は、層１２０に含まれるセルアレイ１３０ａおよびセルアレイ１３０ｂの構成を説明するための斜視図である。また、図２にＸ方向、Ｙ方向、およびＺ方向を示す矢印を付している。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。
層１２０は、セルアレイ１３０ａと、セルアレイ１３０ｂと、Ｙ方向（列方向）に延在するＮ本（Ｎは１以上の整数）のビット線ＢＬと、Ｙ方向に延在するＮ本のビット線ＢＬＢと、を有する。図２では、ｉ本目（ｉは１以上Ｎ以下の整数）のビット線ＢＬをビット線ＢＬ［ｉ］と記している。また、ｉ本目のビット線ＢＬＢをビット線ＢＬＢ［ｉ］と記している。
また、層１２０は、Ｘ方向（行方向）に延在するＭ本（Ｍは１以上の整数）のワード線ＷＬａと、Ｘ方向に延在するＭ本のワード線ＷＬｂと、を有する。ワード線ＷＬａはセルアレイ１３０ａに設けられ、ワード線ＷＬｂはセルアレイ１３０ｂに設けられている。図２では、ｊ本目（ｊは１以上Ｍ以下の整数）のワード線ＷＬａをワード線ＷＬａ［ｊ］と記している。また、ｉ本目のワード線ＷＬｂをワード線ＷＬｂ［ｊ］と記している。
セルアレイ１３０ａは、マトリクス状に配置されたＮ×Ｍ個のメモリセル１０ａを有する。セルアレイ１３０ｂは、マトリクス状に配置されたＮ×Ｍ個のメモリセル１０ｂを有する。メモリセル１０ａは、ワード線ＷＬａのいずれか１つと電気的に接続される。メモリセル１０ｂは、ワード線ＷＬｂのいずれか１つと電気的に接続される。
１つのビット線ＢＬと１つのビット線ＢＬＢで、１つのビット線対を構成する。例えば、ビット線ＢＬ［ｉ］とビット線ＢＬＢ［ｉ］でｉ組目のビット線対が構成される。よって、層１２０はＮ組のビット線対を有する。
Ｎ組のビット線対は、平行ビット線対と交差ビット線対を含む。平行ビット線対とは、セルアレイ１３０ａおよびセルアレイ１３０ｂにおいて、ビット線ＢＬがセルアレイ１３０ａまたはセルアレイ１３０ｂの一方のみに設けられ、ビット線ＢＬＢがセルアレイ１３０ａまたはセルアレイ１３０ｂの他方のみに設けられたビット線対である。よって、平行ビット線対において、ビット線ＢＬはメモリセル１０ａまたはメモリセル１０ｂの一方のみと電気的に接続され、ビット線ＢＬＢはメモリセル１０ａまたはメモリセル１０ｂの他方のみと電気的に接続される。
交差ビット線対とは、セルアレイ１３０ａおよびセルアレイ１３０ｂにおいて、ビット線ＢＬとビット線ＢＬＢのそれぞれが、セルアレイ１３０ａに設けられた領域およびセルアレイ１３０ｂに設けられた領域を有するビット線対である。よって、交差ビット線対において、ビット線ＢＬとビット線ＢＬＢのそれぞれは、メモリセル１０ａと電気的に接続された領域と、メモリセル１０ｂと電気的に接続された領域と、を有する。
また、交差ビット線対は、Ｘ方向から見たときに、セルアレイ１３０ａおよびセルアレイ１３０ｂの間でビット線ＢＬとビット線ＢＬＢが交差する領域（交差部１３１）を有する。一方、平行ビット線対は、Ｘ方向から見たときに、セルアレイ１３０ａおよびセルアレイ１３０ｂの間で交差部１３１を有さない。
図３（Ａ）は、ビット線対の配置例を示す斜視図である。図３（Ｂ）は、図３（Ａ）の理解を補助するための平面図である。図３（Ａ）および（Ｂ）では、２組の平行ビット線対と、２組の交差ビット線対を例示している。平行ビット線対と交差ビット線対は交互に設けることが好ましい。平行ビット線対と交差ビット線対を交互に設けることで、ノイズ抑制効果を高めることができる。
図３（Ａ）および（Ｂ）では、交差部１３１を２つ有する交差ビット線対を示しているが、交差ビット線対に設ける交差部１３１の数は１以上であればよい。また、Ｘ方向から見たときに、全ての交差ビット線対が有する交差部１３１の位置は揃っていなくてもよい。交差ビット線対によって交差部１３１の数が異なっていてもよい。
全てのビット線対を交差ビット線対で構成してもよい。図４（Ａ）は、全てのビット線対を交差ビット線対で構成する場合の配置例を示す斜視図である。図４（Ｂ）は、図４（Ａ）の理解を補助するための平面図である。全てのビット線対を交差ビット線対で構成する場合は、Ｘ方向から見たときに、隣接するビット線対の交差部１３１が重ならないようにすることが好ましい。
ビット線ＢＬの寄生容量およびビット線ＢＬＢの寄生容量は、それぞれのビット線に電気的に接続するメモリセルの数によって変化する。図５は、ビット線と電気的に接続するメモリセルを示す斜視図である。図５では、ビット線ＢＬ［ｉ］、ビット線ＢＬＢ［ｉ］、ビット線ＢＬ［ｉ＋１］、およびビット線ＢＬＢ［ｉ＋１］のそれぞれの一部を示している。ビット線ＢＬ［ｉ］とビット線ＢＬＢ［ｉ］で一つの平行ビット線対が構成され、ビット線ＢＬ［ｉ＋１］とビット線ＢＬＢ［ｉ＋１］で一つの交差ビット線対が構成される。
図５において、セルアレイ１３０ａは、Ａ個（Ａは１以上の整数）のメモリセル１０ａを有するメモリセル群５０Ａと、Ｂ個（Ｂは１以上の整数）のメモリセル１０ａを有するメモリセル群５０Ｂと、Ｃ個（Ｃは１以上の整数）のメモリセル１０ａを有するメモリセル群５０Ｃと、を有する。
また、セルアレイ１３０ｂは、Ｄ個（Ｄは１以上の整数）のメモリセル１０ｂを有するメモリセル群５０Ｄと、Ｅ個（Ｅは１以上の整数）のメモリセル１０ｂを有するメモリセル群５０Ｅと、Ｆ個（Ｆは１以上の整数）のメモリセル１０ｂを有するメモリセル群５０Ｆと、を有する。
ビット線ＢＬ［ｉ］は、メモリセル群５０Ａが有するＡ個のメモリセル１０ａのそれぞれと電気的に接続されている。ビット線ＢＬＢ［ｉ］は、メモリセル群５０Ｄが有するＤ個のメモリセル１０ｂのそれぞれと電気的に接続されている。
ビット線ＢＬ［ｉ＋１］は、メモリセル群５０Ｂが有するＢ個のメモリセル１０ａのそれぞれと電気的に接続され、メモリセル群５０Ｆが有するＦ個のメモリセル１０ｂのそれぞれと電気的に接続されている。
ビット線ＢＬＢ［ｉ＋１］は、メモリセル群５０Ｅが有するＥ個のメモリセル１０ｂのそれぞれと電気的に接続され、メモリセル群５０Ｃが有するＣ個のメモリセル１０ａのそれぞれと電気的に接続されている。
平行ビット線対と交差ビット線対の間に生じる寄生容量のうち、セルアレイ１３０ａ側に生じる寄生容量Ｃｐａと、セルアレイ１３０ｂ側に生じる寄生容量Ｃｐｂの容量値は、同じであることが好ましい。具体的には、寄生容量Ｃｐｂの容量値が寄生容量Ｃｐａの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。寄生容量Ｃｐａと寄生容量Ｃｐｂの容量値を同じにする、もしくは、近づけることで、ノイズの影響をより受けにくくすることが出来る。
よって、メモリセル群５０Ａが有するメモリセル１０ａの数であるＡと、メモリセル群５０Ｄが有するメモリセル１０ｂの数であるＤは、同じであることが好ましい。具体的には、ＤはＡの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
また、メモリセル群５０Ｂが有するメモリセル１０ａの数であるＢ、およびメモリセル群５０Ｆが有するメモリセル１０ｂの数であるＦの合計と、メモリセル群５０Ｃが有するメモリセル１０ａの数であるＣ、およびメモリセル群５０Ｅが有するメモリセル１０ｂの数であるＥの合計は、同じであることが好ましい。具体的には、Ｃ＋ＥはＢ＋Ｆの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
〔メモリセル〕
図６（Ａ）に、メモリセル１０ａおよびメモリセル１０ｂに用いることができる回路構成例を示す。メモリセル１０ａおよびメモリセル１０ｂは、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、およびバックゲートを有する。
トランジスタＭ１のソースまたはドレインの一方は、容量素子ＣＡの一方の電極と電気的に接続され、トランジスタＭ１のソースまたはドレインの他方は、ビット線ＢＬまたはビット線ＢＬＢの一方と電気的に接続され、トランジスタＭ１のゲートは、ワード線ＷＬａまたはワード線ＷＬｂの一方と電気的に接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子ＣＡの他方の電極は、配線ＣＡＬと電気的に接続されている。
配線ＣＡＬは、容量素子ＣＡの他方の電極に所定の電位を印加するための配線として機能する。データの書き込み時、および読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。
配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
データの書き込みおよび読み出しは、ワード線ＷＬａおよび／またはワード線ＷＬｂにトランジスタＭ１を導通状態（オン状態）とする電位を供給し、トランジスタＭ１を導通状態にして、ビット線ＢＬまたはビット線ＢＬＢと容量素子ＣＡの一方の電極を電気的に接続することによって行われる。
また、図６（Ｂ）に示す回路構成例をメモリセル１０ａおよびメモリセル１０ｂに用いてもよい。図６（Ｂ）に示す回路構成例では、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、ワード線ＷＬａまたはワード線ＷＬｂと電気的に接続されている。このような構成にすることによって、トランジスタＭ１のバックゲートに、トランジスタＭ１のゲートと同じ電位を印加することができるため、トランジスタＭ１がオン状態の時にトランジスタＭ１のソースとドレインの間に流れる電流（オン電流）を増加することができる。
また、トランジスタＭ１は、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタであってもよい。トランジスタＭ１にシングルゲート構造のトランジスタを用いた場合の回路構成例を図６（Ｃ）に示す。図６（Ｃ）に示すトランジスタＭ１はバックゲートを有さないため、メモリセルの作製工程を短縮することができる。
なお、トランジスタＭ１として、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ｏｘトランジスタ」ともいう。）を用いることが好ましい。例えば、チャネルが形成される半導体層として、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。特に、ｏｘトランジスタの半導体層に、インジウム、ガリウム、亜鉛からなる酸化物半導体を用いることが好ましい。
インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したｏｘトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてｏｘトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセルに対して多値データ、またはアナログデータを保持することができる。
本明細書等において、ｏｘトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。トランジスタＭ１としてｏｘトランジスタを適用することにより、ＤＯＳＲＡＭを構成することができる。
図７（Ａ）に、トランジスタの電気特性の１つであるＩｄ−Ｖｇ特性の一例を示す。Ｉｄ−Ｖｇ特性は、ゲート電圧（Ｖｇ）の変化に対するドレイン電流（Ｉｄ）の変化を示す。図７（Ａ）の横軸は、Ｖｇをリニアスケールで示している。また、図７（Ａ）の縦軸は、Ｉｄをログスケールで示している。図７（Ａ）は、ｏｘトランジスタのＩｄ−Ｖｇ特性を示している。
図７（Ａ）に示すように、ｏｘトランジスタは高温下の動作においてもオフ電流が増加しにくい。一方で、ｏｘトランジスタは、温度の上昇と共にＶｔｈがマイナス方向にシフトする。このため、トランジスタＭ１にｏｘトランジスタを用いる場合はＶｇおよび／またはバックゲート電圧（ＶＢＧ）に、温度補正のためのバイアス電圧（ＶＢｉａｓ）を加えることが好ましい。
図７（Ｂ）に、温度変化に対するＶＢｉａｓの電圧変化の一例を示す。図７（Ｂ）の横軸は、温度をリニアスケールで示している。また、図７（Ｂ）の縦軸は、ＶＢｉａｓをリニアスケールで示している。ＶＢｉａｓの大きさは、トランジスタＭ１の動作温度が高くなるほど、小さくなるように変化する。また、ＶＢｉａｓの大きさは、温度変化に対して線形に変化してもよいし、非線形に変化してもよい。また、図７（Ｂ）では温度が０℃の時にＶＢｉａｓを０Ｖとしているが、例えば、温度が２０℃の時にＶＢｉａｓを０Ｖとしてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、記憶装置１００および記憶装置１００Ａの断面構成例について図面を用いて説明する。
＜記憶装置の構造例＞
図１０に、記憶装置１００の一部の断面を示す。図１０に示す記憶装置１００は、基板２３１上に、層１１０、層１２０ａ、および層１２０ｂを積層している。図１０では、基板２３１として単結晶半導体基板（例えば、単結晶シリコン基板）を用いる場合を示している。層１１０に含まれるトランジスタは、ソース、ドレイン、およびチャネルが、基板２３１の一部に形成される。また、層１２０ａおよび層１２０ｂには薄膜トランジスタ（例えば、ｏｘトランジスタ）が含まれる。
〔層１１０〕
図１０において、層１１０は、基板２３１上にトランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃを有する。図１０では、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネル長方向の断面を示している。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネルは、基板２３１の一部に形成される。集積回路に高速動作が求められる場合は、基板２３１として単結晶半導体基板を用いることが好ましい。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、素子分離層２３２によってそれぞれ電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
また、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃ上に絶縁層２３４、絶縁層２３５、絶縁層２３７が設けられ、絶縁層２３７中に電極２３８が埋設されている。電極２３８はコンタクトプラグ２３６を介してトランジスタ２３３ａのソースまたはドレインの一方と電気的に接続されている。
また、電極２３８および絶縁層２３７の上に、絶縁層２３９、絶縁層２４０、および絶縁層２４１が設けられ、絶縁層２３９、絶縁層２４０、および絶縁層２４１の中に電極２４２が埋設されている。電極２４２は、電極２３８と電気的に接続される。
また、電極２４２および絶縁層２４１の上に、絶縁層２４３、および絶縁層２４４が設けられ、絶縁層２４３、および絶縁層２４４の中に電極２４５が埋設されている。電極２４５は、電極２４２と電気的に接続される。
また、電極２４５および絶縁層２４４の上に、絶縁層２４６および絶縁層２４７が設けられ、絶縁層２４６および絶縁層２４７の中に電極２４９が埋設されている。電極２４９は、電極２４５と電気的に接続される。
また、電極２４９および絶縁層２４７の上に、絶縁層２４８および絶縁層２５０が設けられ、絶縁層２４８および絶縁層２５０の中に電極２５１が埋設されている。電極２５１は、電極２４９と電気的に接続される。
〔層１２０ａ〕
層１２０ａは、層１１０上に設けられる。図１０において、層１２０ａは、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。図１０では、トランジスタ３６８ａおよびトランジスタ３６８ｂの、チャネル長方向の断面を示している。なお、トランジスタ３６８ａ、およびトランジスタ３６８ｂは、バックゲートを有するトランジスタである。
トランジスタ３６８ａ、およびトランジスタ３６８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ３６８ａ、およびトランジスタ３６８ｂにｏｘトランジスタを用いることが好ましい。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、絶縁層３６１および絶縁層３６２上に設けられている。また、絶縁層３６２上に絶縁層３６３および絶縁層３６４が設けられている。トランジスタ３６８ａ、およびトランジスタ３６８ｂのバックゲートは、絶縁層３６３および絶縁層３６４中に埋設されている。絶縁層３６４上に、絶縁層３６５および絶縁層３６６が設けられている。また、電極３６７が、絶縁層３６１乃至絶縁層３６６中に埋設されている。電極３６７は、電極２５１と電気的に接続されている。
また、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂ上に、絶縁層３７１、絶縁層３７２、および絶縁層３７３が形成され、絶縁層３７３上に電極３７５が形成されている。電極３７５はコンタクトプラグ３７４を介して電極３６７と電気的に接続される。
また、電極３７５上に、絶縁層３７６、絶縁層３７７、絶縁層３７８、および絶縁層３７９が設けられている。また、電極３８０が、絶縁層３７６乃至絶縁層３７９中に埋設されている。電極３８０は、電極３７５と電気的に接続されている。
また、電極３８０および絶縁層３７９の上に、絶縁層３８１および絶縁層３８２が設けられ、絶縁層３８１および絶縁層３８２の中に電極３８３が埋設されている。電極３８３は、電極３８０と電気的に接続される。
〔層１２０ｂ〕
層１２０ｂは、層１２０ａ上に設けられる。図１０において、層１２０ｂは、トランジスタ５３８ａ、トランジスタ５３８ｂ、容量素子５３９ａ、および容量素子５３９ｂを有する。図１０では、トランジスタ５３８ａおよびトランジスタ５３８ｂの、チャネル長方向の断面を示している。なお、トランジスタ５３８ａ、およびトランジスタ５３８ｂは、バックゲートを有するトランジスタである。
トランジスタ５３８ａ、およびトランジスタ５３８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ５３８ａ、およびトランジスタ５３８ｂにｏｘトランジスタを用いることが好ましい。
トランジスタ５３８ａ、およびトランジスタ５３８ｂは、絶縁層５３１および絶縁層５３２上に設けられている。また、絶縁層５３２上に絶縁層５３３および絶縁層５３４が設けられている。トランジスタ５３８ａ、およびトランジスタ５３８ｂのバックゲートは、絶縁層５３３および絶縁層５３４中に埋設されている。絶縁層５３４上に、絶縁層５３５および絶縁層５３６が設けられている。また、電極５３７が、絶縁層５３１乃至絶縁層５３６中に埋設されている。電極５３７は、電極３８３と電気的に接続されている。
また、トランジスタ５３８ａ、トランジスタ５３８ｂ、容量素子５３９ａ、および容量素子５３９ｂ上に、絶縁層５４１、絶縁層５４２、および絶縁層５４３が形成され、絶縁層５４３上に電極５４５が形成されている。電極５４５はコンタクトプラグ５４４を介して電極５３７と電気的に接続される。
また、電極５４５上に、絶縁層５４６、絶縁層５４７、および絶縁層５４８が設けられている。また、電極５４９が、絶縁層５４６乃至絶縁層５４８中に埋設されている。電極５４９は、電極５４５と電気的に接続されている。
また、電極５４９および絶縁層５４８の上に、絶縁層５５０および絶縁層５５１が設けられている。絶縁層５５１の上に絶縁層５５３が設けられている。
＜変形例＞
図１１に記憶装置１００Ａの一部の断面を示す。記憶装置１００Ａは記憶装置１００の変形例である。記憶装置１００Ａは、層１１０Ａ、層１２０ａ、および層１２０ｂを有する。層１１０Ａ、層１２０ａ、および層１２０ｂは、基板２３１上に順に設けられる。記憶装置１００Ａでは、基板２３１として絶縁性基板（例えば、ガラス基板）を用いる。
層１１０Ａは、トランジスタ２６８ａ、トランジスタ２６８ｂ、および容量素子２６９ａを有する。層１１０Ａに含まれるトランジスタに薄膜トランジスタ（例えば、ｏｘトランジスタ）を用いる。層１２０ａおよび層１２０ｂは、上記と同様に作製することができる。
層１１０Ａに含まれるトランジスタを全てｏｘトランジスタとすることで、層１１０Ａを単極性の集積回路にすることができる。記憶装置１００Ａに含まれるトランジスタを全てｏｘトランジスタとすることで、記憶装置１００Ａを単極性の記憶装置にすることができる。
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層に不純物が透過しにくい絶縁性材料を用い、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置などを提供することができる。
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
結晶性Ｓｉトランジスタは、ｏｘトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ｏｘトランジスタのような極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ｏｘトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下とすることが好ましく、５×１０−５Ｐａ以下とすることがより好ましい。
〔金属酸化物〕
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物濃度が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態は、上記実施の形態に示す記憶装置が組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置１００が組み込まれた電子部品の例を、図１２（Ａ）、（Ｂ）を用いて説明を行う。
図１２（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図１２（Ａ）に示す電子部品７００はＩＣチップであり、リード及び回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した記憶装置１００が設けられている。図１２（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図１２（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置１００が設けられている。
電子部品７３０では、記憶装置１００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置１００と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１２（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図１３乃至図１４を用いて説明を行う。
図１３（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７等に、上記電子部品を使用することができる。
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。ロボット２１００は、その内部の記憶装置に上記電子部品を用いることができる。
図１３（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。飛行体２１２０は、その内部の記憶装置に上記電子部品を用いることができる。
図１３（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。自動車２９８０は、その内部の記憶装置に上記電子部品を用いることができる。
図１３（Ｄ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリーなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。情報端末２９１０はその内部の記憶装置に上記電子部品を用いることができる。
図１３（Ｅ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリーなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。情報端末２９６０はその内部の記憶装置に上記電子部品を用いることができる。
図１４は、掃除ロボットの一例を示す模式図である。
掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。掃除ロボット５１００は、その内部の記憶装置に上記電子部品を用いることができる。
掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。また、掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。
掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１０ メモリセル
１０ａ メモリセル
１０ｂ メモリセル
１００ 記憶装置
１１０ 層
１１１ 周辺回路
１１２ コントロール回路
１１５ 周辺回路
１２０ 層
１２１ 行デコーダ
１２２ 列デコーダ
１２３ 行ドライバ
１２４ 列ドライバ
１２５ 入力回路
１２６ 出力回路
１２７ センスアンプ
１２８ 電圧生成回路
１３０ａ セルアレイ
１３０ｂ セルアレイ
１３１ 交差部
１４１ ＰＳＷ
１４２ ＰＳＷ

Claims (6)

  1. 第１セルアレイと、第２セルアレイと、
    第１ビット線対と、第２ビット線対と、を有し、
    前記第１セルアレイと前記第２セルアレイは互いに重なる領域を有し、
    前記第１セルアレイは、
    Ａ個（Ａは１以上の整数）の第１メモリセルと、
    Ｂ個（Ｂは１以上の整数）の第１メモリセルと、
    Ｃ個（Ｃは１以上の整数）の第１メモリセルと、を有し、
    前記第２セルアレイは、
    Ｄ個（Ｄは１以上の整数）の第２メモリセルと、
    Ｅ個（Ｅは１以上の整数）の第２メモリセルと、
    Ｆ個（Ｆは１以上の整数）の第２メモリセルと、を有し、
    前記第１ビット線対の一方のビット線は、前記Ａ個の第１メモリセルと電気的に接続し、
    前記第１ビット線対の他方のビット線は、前記Ｄ個の第２メモリセルと電気的に接続し、
    前記第２ビット線対の一方のビット線は、
    前記Ｂ個の第１メモリセル、および、前記Ｆ個の第２メモリセルと電気的に接続し、
    前記第２ビット線対の他方のビット線は、
    前記Ｃ個の第１メモリセル、および、前記Ｅ個の第２メモリセルと電気的に接続する記憶装置。
  2. 請求項１において、
    前記第１ビット線対を複数有し、
    前記第２ビット線対を複数有し、
    前記第１ビット線対と前記第２ビット線対が交互に設けられている記憶装置。
  3. 請求項１または請求項２において、
    前記第１メモリセルの少なくとも一は、第１トランジスタと、第１容量素子と、
    を有し、
    前記第２メモリセルの少なくとも一は、第２トランジスタと、第２容量素子と、
    を有する記憶装置。
  4. 請求項３において、
    前記第１トランジスタおよび前記第２トランジスタは、
    半導体層に酸化物半導体を含む記憶装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記Ｄは前記Ａの０．８倍以上１．２倍以下である記憶装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記Ｃと前記Ｅの合計は、前記Ｂと前記Ｆの合計の０．８倍以上１．２倍以下である記憶装置。
JP2018221947A 2017-11-30 2018-11-28 記憶装置 Active JP7337496B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017229785 2017-11-30
JP2017229785 2017-11-30

Publications (3)

Publication Number Publication Date
JP2019102811A true JP2019102811A (ja) 2019-06-24
JP2019102811A5 JP2019102811A5 (ja) 2022-01-06
JP7337496B2 JP7337496B2 (ja) 2023-09-04

Family

ID=66665461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018221947A Active JP7337496B2 (ja) 2017-11-30 2018-11-28 記憶装置

Country Status (6)

Country Link
US (1) US11270997B2 (ja)
JP (1) JP7337496B2 (ja)
KR (1) KR102602338B1 (ja)
CN (1) CN111357053B (ja)
TW (1) TWI758567B (ja)
WO (1) WO2019106479A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393822B1 (en) * 2021-05-21 2022-07-19 Micron Technology, Inc. Thin film transistor deck selection in a memory device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200123802A (ko) * 2018-02-23 2020-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 그 동작 방법
US11935964B2 (en) 2018-10-12 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11830951B2 (en) 2019-03-12 2023-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and capacitor
US11450377B2 (en) * 2020-07-29 2022-09-20 Micron Technology, Inc. Apparatuses and methods including memory cells, digit lines, and sense amplifiers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03238862A (ja) * 1990-02-15 1991-10-24 Mitsubishi Electric Corp 半導体記憶装置
JPH0494569A (ja) * 1990-08-10 1992-03-26 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US6327169B1 (en) * 2000-10-31 2001-12-04 Lsi Logic Corporation Multiple bit line memory architecture
US6430076B1 (en) * 2001-09-26 2002-08-06 Infineon Technologies Ag Multi-level signal lines with vertical twists
US20130155790A1 (en) * 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Storage device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2761644B2 (ja) 1989-03-16 1998-06-04 三菱電機株式会社 半導体記憶装置
US5276649A (en) 1989-03-16 1994-01-04 Mitsubishi Denki Kabushiki Kaisha Dynamic-type semiconductor memory device having staggered activation of column groups
US6188598B1 (en) 1999-09-28 2001-02-13 Infineon Technologies North America Corp. Reducing impact of coupling noise
JP2003242773A (ja) * 2002-02-14 2003-08-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2006128471A (ja) 2004-10-29 2006-05-18 Toshiba Corp 半導体メモリ
US20070058468A1 (en) 2005-09-12 2007-03-15 Promos Technologies Pte.Ltd. Singapore Shielded bitline architecture for dynamic random access memory (DRAM) arrays
KR101939713B1 (ko) 2010-02-19 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130029464A (ko) * 2011-09-15 2013-03-25 윤재만 반도체 메모리 장치
KR20140079447A (ko) 2011-10-04 2014-06-26 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 감소된 노이즈 dram 센싱
TWI695375B (zh) 2014-04-10 2020-06-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03238862A (ja) * 1990-02-15 1991-10-24 Mitsubishi Electric Corp 半導体記憶装置
JPH0494569A (ja) * 1990-08-10 1992-03-26 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US6327169B1 (en) * 2000-10-31 2001-12-04 Lsi Logic Corporation Multiple bit line memory architecture
US6430076B1 (en) * 2001-09-26 2002-08-06 Infineon Technologies Ag Multi-level signal lines with vertical twists
US20130155790A1 (en) * 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Storage device
JP2013145875A (ja) * 2011-12-15 2013-07-25 Semiconductor Energy Lab Co Ltd 記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393822B1 (en) * 2021-05-21 2022-07-19 Micron Technology, Inc. Thin film transistor deck selection in a memory device
US11917809B2 (en) 2021-05-21 2024-02-27 Micron Technology, Inc. Thin film transistor deck selection in a memory device

Also Published As

Publication number Publication date
WO2019106479A1 (en) 2019-06-06
TW201933355A (zh) 2019-08-16
KR102602338B1 (ko) 2023-11-16
TWI758567B (zh) 2022-03-21
CN111357053B (zh) 2024-05-28
CN111357053A (zh) 2020-06-30
JP7337496B2 (ja) 2023-09-04
KR20200093564A (ko) 2020-08-05
US20200343244A1 (en) 2020-10-29
US11270997B2 (en) 2022-03-08

Similar Documents

Publication Publication Date Title
JP7337496B2 (ja) 記憶装置
JP7160894B2 (ja) 記憶装置
JP7419453B2 (ja) 半導体装置
JPWO2019166921A1 (ja) 半導体装置、および半導体装置の作製方法
JP7485601B2 (ja) 記憶装置
JP7432680B2 (ja) 半導体装置
TW202029510A (zh) 半導體裝置以及半導體裝置的製造方法
JP7171226B2 (ja) 記憶装置
WO2019243957A1 (ja) 記憶装置および電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211122

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221025

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20221219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230718

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230801

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230823

R150 Certificate of patent or registration of utility model

Ref document number: 7337496

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150