KR20200123802A - 기억 장치 및 그 동작 방법 - Google Patents

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memory cell
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유키 오카모토
타추야 오누키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 기억 장치를 제공한다. 복수의 메모리 셀을 가지는 제 1 셀 어레이와 복수의 메모리 셀을 가지는 제 2 셀 어레이를 중첩시켜 제공한다. 제 1 비트선쌍에 포함되는 2개의 비트선은 각각이 제 1 셀 어레이에 포함되는 메모리 셀의 일부 및 제 2 셀 어레이에 포함되는 메모리 셀의 일부와 전기적으로 접속된다. 제 2 비트선쌍에 포함되는 2개의 비트선은 각각이 제 1 셀 어레이에 포함되는 메모리 셀의 일부 및 제 2 셀 어레이에 포함되는 메모리 셀의 일부와 전기적으로 접속된다. 제 1 셀 어레이에 있어서, 제 2 비트선쌍에 포함되는 비트선 중 한쪽은 제 1 비트선쌍의 일부와 중첩되는 영역을 가지고, 제 2 셀 어레이에 있어서, 제 2 비트선쌍에 포함되는 비트선 중 다른 쪽은 제 1 비트선쌍의 일부와 중첩되는 영역을 가진다.

Description

기억 장치 및 그 동작 방법
본 발명의 일 형태는 기억 장치, 반도체 장치, 또는 이들을 사용한 전자 기기에 관한 것이다.
다만 본 발명의 일 형태는 상기 기술분야에 한정되는 것은 아니다. 본 명세서 등에 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 명세서 등에 개시되는 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치라고 할 수 있는 경우가 있다. 또는 이들은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만 그 외의 재료로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체로서는 예를 들어 산화 인듐, 산화 아연 등의 일원계 금속의 산화물뿐만 아니라, 다원계 금속의 산화물도 알려져 있다. 다원계 금속의 산화물 중에서도 특히 In-Ga-Zn 산화물(이하 IGZO라고도 부름)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에서는 CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시되어 있다. 또한 CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이더라도, 미소한 결정을 가지는 것이 비특허문헌 4 및 비특허문헌 5에 나타나 있다.
또한 IGZO를 활성층으로서 사용한 트랜지스터는 매우 낮은 오프 전류를 가지고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
또한 기억 장치의 하나로서 DRAM(Dynamic Random Access Memory)이 알려져 있다. DRAM은 복수의 메모리 셀이 매트릭스상으로 제공된 셀 어레이와, 복수의 비트선과, 복수의 워드선을 가진다. 메모리 셀은 복수의 비트선 중 어느 하나 및 복수의 워드선 중 어느 하나와 전기적으로 접속된다. 워드선에는 정보의 기록 및 판독이 수행되는 메모리 셀을 선택하기 위한 선택 신호가 공급된다. 메모리 셀에 대한 정보의 기록 및 판독은 비트선을 통하여 수행된다.
따라서 예를 들어, 비트선 A를 통하여 메모리 셀 X에 정보를 기록할 때, 비트선 A의 전위 변동에 기인하는 노이즈가 비트선 A와 인접한 비트선 B에 노이즈로서 전파되는 경우가 있다. 이로써 비트선 B와 전기적으로 접속된 메모리 셀 Y의 유지 정보가 의도치 않게 변화되는 경우가 있다. 이러한 노이즈의 영향을 억제하는 방법의 하나로서 교차 비트선쌍 방식이 제안되고 있다(특허문헌 1 참조).
또한 DRAM에는 폴디드 비트선 방식(folded bit-line architecture)과 오픈 비트선 방식(open bit-line architecture)의 두 방식이 있다.
일본 공개특허공보 특개평2-244485호
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, p.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, p.155-164 K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, p.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p.626-629
교차 비트선쌍 방식은 폴디드 비트선 방식의 기억 장치에 적용할 수 있지만, 메모리 셀의 집적도가 높은 오픈 비트선 방식의 기억 장치에는 적용할 수 없다. 그래서 셀 어레이의 고집적화가 어려웠다.
또한 교차 비트선쌍 방식에서는 한 쌍의 비트선의 적어도 일부에 교차부를 제공할 필요가 있고, 상기 교차부에 메모리 셀을 배치할 수 없다.
본 발명의 일 형태는 집적도가 높은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 노이즈의 영향을 받기 어려운 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신뢰성이 높은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 소비전력이 적은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
복수의 메모리 셀을 가지는 제 1 셀 어레이와 복수의 메모리 셀을 가지는 제 2 셀 어레이를 중첩시켜 제공한다. 제 1 비트선쌍에 포함되는 2개의 비트선은 각각이 제 1 셀 어레이에 포함되는 메모리 셀의 일부 및 제 2 셀 어레이에 포함되는 메모리 셀의 일부와 전기적으로 접속된다. 제 2 비트선쌍에 포함되는 2개의 비트선은 각각이 제 1 셀 어레이에 포함되는 메모리 셀의 일부 및 제 2 셀 어레이에 포함되는 메모리 셀의 일부와 전기적으로 접속된다. 제 1 셀 어레이에 있어서, 제 2 비트선쌍에 포함되는 비트선 중 한쪽은 제 1 비트선쌍의 일부와 중첩되는 영역을 가지고, 제 2 셀 어레이에 있어서, 제 2 비트선쌍에 포함되는 비트선 중 다른 쪽은 제 1 비트선쌍의 일부와 중첩되는 영역을 가진다.
본 발명의 일 형태는 제 1 셀 어레이와, 제 2 셀 어레이와, 제 1 비트선쌍과, 제 2 비트선쌍을 가지고, 제 1 셀 어레이와 제 2 셀 어레이는 서로 중첩되는 영역을 가지고, 제 1 셀 어레이는 Aa개(Aa는 1 이상의 정수)의 제 1 메모리 셀과, Ba개(Ba는 1 이상의 정수)의 제 1 메모리 셀과, Ca개(Ca는 1 이상의 정수)의 제 1 메모리 셀과, Da개(Da는 1 이상의 정수)의 제 1 메모리 셀과, Ea개(Ea는 1 이상의 정수)의 제 1 메모리 셀과, Fa개(Fa는 1 이상의 정수)의 제 1 메모리 셀을 가지고, 제 2 셀 어레이는 Ab개(Ab는 1 이상의 정수)의 제 2 메모리 셀과, Bb개(Bb는 1 이상의 정수)의 제 2 메모리 셀과, Cb개(Cb는 1 이상의 정수)의 제 2 메모리 셀과, Db개(Db는 1 이상의 정수)의 제 2 메모리 셀과, Eb개(Eb는 1 이상의 정수)의 제 2 메모리 셀과, Fb개(Fb는 1 이상의 정수)의 제 2 메모리 셀을 가지고, 제 1 비트선쌍의 한쪽 비트선은 Aa개의 제 1 메모리 셀, Ca개의 제 1 메모리 셀, 및 Cb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 1 비트선쌍의 다른 쪽 비트선은 Ba개의 제 1 메모리 셀, Ab개의 제 2 메모리 셀, 및 Bb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 2 비트선쌍의 한쪽 비트선은 Da개의 제 1 메모리 셀, Fa개의 제 1 메모리 셀, 및 Fb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 2 비트선쌍의 다른 쪽 비트선은 Ea개의 제 1 메모리 셀, Db개의 제 2 메모리 셀, 및 Eb개의 제 2 메모리 셀과 전기적으로 접속되고, Da개의 제 1 메모리 셀의 일부는 Ba개의 제 1 메모리 셀과 인접하고, Da개의 제 1 메모리 셀의 다른 일부는 Ca개의 제 1 메모리 셀과 인접하고, Db개의 제 1 메모리 셀의 일부는 Bb개의 제 1 메모리 셀과 인접하고, Db개의 제 1 메모리 셀의 다른 일부는 Cb개의 제 1 메모리 셀과 인접한 기억 장치이다.
제 1 비트선쌍 및 제 2 비트선쌍은 각각 복수로 가져도 좋다. 제 1 메모리 셀은 제 1 트랜지스터와 제 1 용량 소자를 가지고, 제 2 메모리 셀은 제 2 트랜지스터와 제 2 용량 소자를 가져도 좋다. 제 1 트랜지스터 및 제 2 트랜지스터는 채널이 형성되는 반도체층에 산화물 반도체를 사용하는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 제 1 셀 어레이와, 제 2 셀 어레이와, 제 1 내지 제 4 BLf 비트선과, 제 1 내지 제 4 BLs 비트선과, 제 1 내지 제 4 BLBf 비트선과, 제 1 내지 제 4 BLBs 비트선을 가지고, 제 1 셀 어레이와 제 2 셀 어레이는 서로 중첩되는 영역을 가지고, 제 1 셀 어레이는 Aa개의 제 1 메모리 셀과, Ba개의 제 1 메모리 셀과, Ca개의 제 1 메모리 셀과, Da개의 제 1 메모리 셀과, Ea개의 제 1 메모리 셀과, Fa개의 제 1 메모리 셀과, Ga개(Ga는 1 이상의 정수)의 제 1 메모리 셀과, Ha개(Ha는 1 이상의 정수)의 제 1 메모리 셀과, Ia개(Ia는 1 이상의 정수)의 제 1 메모리 셀과, Ja개(Ja는 1 이상의 정수)의 제 1 메모리 셀과, Ka개(Ka는 1 이상의 정수)의 제 1 메모리 셀과, La개(La는 1 이상의 정수)의 제 1 메모리 셀을 가지고, 제 2 셀 어레이는 Ab개의 제 2 메모리 셀과, Bb개의 제 2 메모리 셀과, Cb개의 제 2 메모리 셀과, Db개의 제 2 메모리 셀과, Eb개의 제 2 메모리 셀과, Fb개의 제 2 메모리 셀과, Gb개(Gb는 1 이상의 정수)의 제 2 메모리 셀과, Hb개(Hb는 1 이상의 정수)의 제 2 메모리 셀과, Ib개(Ib는 1 이상의 정수)의 제 2 메모리 셀과, Jb개(Jb는 1 이상의 정수)의 제 2 메모리 셀과, Kb개(Kb는 1 이상의 정수)의 제 2 메모리 셀과, Lb개(Lb는 1 이상의 정수)의 제 2 메모리 셀을 가지고, 제 1 BLf 비트선은 Ba개의 제 1 메모리 셀 및 Bb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 1 BLs 비트선은 Ab개의 제 2 메모리 셀과 전기적으로 접속되고, 제 1 BLBf 비트선은 Ca개의 제 1 메모리 셀 및 Cb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 1 BLBs 비트선은 Aa개의 제 1 메모리 셀과 전기적으로 접속되고, 제 2 BLf 비트선은 Fa개의 제 1 메모리 셀 및 Fb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 2 BLs 비트선은 Db개의 제 2 메모리 셀과 전기적으로 접속되고, 제 2 BLBf 비트선은 Ea개의 제 1 메모리 셀 및 Eb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 2 BLBs 비트선은 Da개의 제 1 메모리 셀과 전기적으로 접속되고, 제 3 BLf 비트선은 Ia개의 제 1 메모리 셀 및 Ib개의 제 2 메모리 셀과 전기적으로 접속되고, 제 3 BLs 비트선은 Gb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 3 BLBf 비트선은 Ha개의 제 1 메모리 셀 및 Hb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 3 BLBs 비트선은 Ga개의 제 1 메모리 셀과 전기적으로 접속되고, 제 4 BLf 비트선은 Ka개의 제 1 메모리 셀 및 Kb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 4 BLs 비트선은 Jb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 4 BLBf 비트선은 La개의 제 1 메모리 셀 및 Lb개의 제 2 메모리 셀과 전기적으로 접속되고, 제 4 BLBs 비트선은 Ja개의 제 1 메모리 셀과 전기적으로 접속되고, Ba개의 제 1 메모리 셀과 Ia개의 제 1 메모리 셀은 Da개의 제 1 메모리 셀의 일부와 인접하고, Ca개의 제 1 메모리 셀과 Ha개의 제 1 메모리 셀은 Da개의 제 1 메모리 셀의 다른 일부와 인접하고, Ja개의 제 1 메모리 셀의 일부는 Ia개의 제 1 메모리 셀과 인접하고, Ja개의 제 1 메모리 셀의 다른 일부는 Ha개의 제 1 메모리 셀과 인접하고, Bb개의 제 2 메모리 셀과 Ib개의 제 2 메모리 셀은 Db개의 제 2 메모리 셀의 일부와 인접하고, Cb개의 제 2 메모리 셀과 Hb개의 제 2 메모리 셀은 Db개의 제 2 메모리 셀의 다른 일부와 인접하고, Jb개의 제 2 메모리 셀의 일부는 Ib개의 제 2 메모리 셀과 인접하고, Jb개의 제 2 메모리 셀의 다른 일부는 Hb개의 제 2 메모리 셀과 인접한 기억 장치이다.
또한 상기 기억 장치에 있어서, 제 1 감지 증폭기와 제 11 내지 제 14 스위치를 가지고, 제 1 BLf 비트선은 제 11 스위치를 통하여 제 1 감지 증폭기와 전기적으로 접속되고, 제 1 BLs 비트선은 제 12 스위치를 통하여 제 1 감지 증폭기와 전기적으로 접속되고, 제 1 BLBf 비트선은 제 13 스위치를 통하여 제 1 감지 증폭기와 전기적으로 접속되고, 제 1 BLBs 비트선은 제 14 스위치를 통하여 제 1 감지 증폭기와 전기적으로 접속되어도 좋다.
또한 상기 기억 장치에 있어서, 제 2 감지 증폭기와 제 21 내지 제 24 스위치를 가지고, 제 2 BLf 비트선은 제 21 스위치를 통하여 제 2 감지 증폭기와 전기적으로 접속되고, 제 2 BLs 비트선은 제 22 스위치를 통하여 제 2 감지 증폭기와 전기적으로 접속되고, 제 2 BLBf 비트선은 제 23 스위치를 통하여 제 2 감지 증폭기와 전기적으로 접속되고, 제 2 BLBs 비트선은 제 24 스위치를 통하여 제 2 감지 증폭기와 전기적으로 접속되어도 좋다.
또한 상기 기억 장치에 있어서, 제 3 감지 증폭기와 제 31 내지 제 34 스위치를 가지고, 제 3 BLf 비트선은 제 31 스위치를 통하여 제 3 감지 증폭기와 전기적으로 접속되고, 제 3 BLs 비트선은 제 32 스위치를 통하여 제 3 감지 증폭기와 전기적으로 접속되고, 제 3 BLBf 비트선은 제 33 스위치를 통하여 제 3 감지 증폭기와 전기적으로 접속되고, 제 3 BLBs 비트선은 제 34 스위치를 통하여 제 3 감지 증폭기와 전기적으로 접속되어도 좋다.
또한 상기 기억 장치에 있어서, 제 4 감지 증폭기와 제 41 내지 제 44 스위치를 가지고, 제 4 BLf 비트선은 제 41 스위치를 통하여 제 4 감지 증폭기와 전기적으로 접속되고, 제 4 BLs 비트선은 제 42 스위치를 통하여 제 4 감지 증폭기와 전기적으로 접속되고, 제 4 BLBf 비트선은 제 43 스위치를 통하여 제 4 감지 증폭기와 전기적으로 접속되고, 제 4 BLBs 비트선은 제 44 스위치를 통하여 제 4 감지 증폭기와 전기적으로 접속되어도 좋다.
Ca는 Ba의 0.8배 이상 1.2배 이하가 바람직하고, Ca와 Ba가 동수이면 더 바람직하다. Ab는 Aa의 0.8배 이상 1.2배 이하가 바람직하고, Ab와 Aa가 동수이면 더 바람직하다. Ba와 Ca의 합계는 Aa의 0.8배 이상 1.2배 이하가 바람직하고, Ba와 Ca의 합계가 Aa와 동수이면 더 바람직하다. Ia는 Ba의 0.8배 이상 1.2배 이하가 바람직하고, Ia와 Ba가 동수이면 더 바람직하다.
본 발명의 다른 일 형태는 제 1 메모리 셀과, 제 2 메모리 셀과, 제 1 비트선과, 제 2 비트선과, 감지 증폭기를 가지고, 제 1 메모리 셀은 제 1 트랜지스터와 제 1 용량 소자를 가지고, 제 2 메모리 셀은 제 2 트랜지스터와 제 2 용량 소자를 가지고, 제 1 트랜지스터와 제 2 트랜지스터는 각각의 반도체층에 산화물 반도체를 포함하고, 제 1 메모리 셀은 제 1 비트선을 통하여 감지 증폭기와 전기적으로 접속되고, 제 2 메모리 셀은 제 2 비트선을 통하여 감지 증폭기와 전기적으로 접속되어 있는 기억 장치의 동작 방법이고, 제 1 트랜지스터의 게이트에 제 1 전위를 공급하여 제 1 용량 소자에 유지되어 있는 전하를 제 1 비트선에 공급하는 제 1 동작을 가지고, 제 1 동작의 기간 중, 제 2 트랜지스터의 게이트에 제 2 전위를 공급하는 기억 장치의 동작 방법이다.
제 1 동작 종료 후, 제 1 트랜지스터의 게이트에 제 3 전위를 공급하여도 좋다. 또한 제 1 트랜지스터의 게이트에 제 1 전위를 공급하여 제 1 비트선의 전하를 제 1 용량 소자에 공급하는 제 2 동작을 가져도 좋다. 제 2 동작의 기간 중, 제 2 트랜지스터의 게이트에 제 2 전위를 공급한다. 제 2 동작 종료 후, 제 1 트랜지스터의 게이트에 제 3 전위를 공급하여도 좋다.
제 1 전위는 제 1 트랜지스터의 소스 전위 및 드레인 전위보다 높은 전위이다. 제 2 전위는 제 2 트랜지스터의 소스 전위 및 드레인 전위보다 낮은 전위이다. 제 3 전위는 제 1 트랜지스터의 소스 전위 및 드레인 전위보다 낮은 전위이다.
본 발명의 일 형태에 따르면, 노이즈의 영향을 받기 어려운 기억 장치를 제공할 수 있다. 또는 집적도가 높은 기억 장치를 제공할 수 있다. 또는 신뢰성이 높은 기억 장치를 제공할 수 있다. 또는 소비전력이 적은 기억 장치를 제공할 수 있다. 또는 신규 기억 장치를 제공할 수 있다. 또는 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1은 기억 장치의 구성예를 나타낸 도면.
도 2는 기억 블록의 구성예를 나타낸 도면.
도 3은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 4는 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 5는 비트선쌍의 배치예를 나타낸 도면.
도 6은 메모리 셀의 회로 구성예를 나타낸 도면.
도 7은 트랜지스터의 전기 특성을 나타낸 도면.
도 8은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 9는 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 10은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 11은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 12는 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 13은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 14는 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 15는 메모리 셀군의 배열을 나타낸 도면.
도 16은 비트선쌍의 배치예를 나타낸 도면.
도 17은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 18은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 19는 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 20은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 21은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 22는 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 23은 감지 증폭기와 메모리 셀의 접속 관계를 나타낸 도면.
도 24는 메모리 셀군의 배열을 나타낸 도면.
도 25는 비트선쌍의 배치예를 나타낸 도면.
도 26은 폴디드 비트선 방식의 기억 장치와 오픈 비트선 방식의 기억 장치를 나타낸 도면.
도 27은 비트선과 감지 증폭기를 설명하는 도면, 및 비트선의 전위 변화를 나타낸 도면.
도 28은 감지 증폭기의 회로 구성예를 나타낸 도면.
도 29는 감지 증폭기의 동작예를 나타낸 도면.
도 30은 감지 증폭기의 동작예를 나타낸 도면.
도 31은 감지 증폭기의 동작예를 나타낸 도면.
도 32는 감지 증폭기의 회로 구성예를 나타낸 도면.
도 33은 감지 증폭기의 동작예를 나타낸 도면.
도 34는 감지 증폭기의 동작예를 나타낸 도면.
도 35는 감지 증폭기의 동작예를 나타낸 도면.
도 36은 반도체 장치의 구성예를 나타낸 도면.
도 37은 반도체 장치의 구성예를 나타낸 도면.
도 38은 트랜지스터의 구성예를 설명하는 도면.
도 39는 트랜지스터의 구성예를 설명하는 도면.
도 40은 트랜지스터의 구성예를 설명하는 도면.
도 41은 트랜지스터의 구성예를 설명하는 도면.
도 42는 트랜지스터의 구성예를 설명하는 도면.
도 43은 트랜지스터의 구성예를 설명하는 도면.
도 44는 트랜지스터의 구성예를 설명하는 도면.
도 45는 트랜지스터의 구성예를 설명하는 도면.
도 46은 트랜지스터의 구성예를 설명하는 도면.
도 47은 트랜지스터의 구성예를 설명하는 도면.
도 48은 트랜지스터의 구성예를 설명하는 도면.
도 49는 트랜지스터의 구성예를 설명하는 도면.
도 50은 트랜지스터의 구성예를 설명하는 도면.
도 51은 트랜지스터의 구성예를 설명하는 도면.
도 52는 제품 이미지를 설명하는 도면.
도 53은 전자 부품의 일례를 설명하는 도면.
도 54는 전자 기기의 일례를 설명하는 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한 이하에서 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다.
또한 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 그러므로 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만 이해를 용이하게 하기 위하여 도면에 반영하지 않는 경우가 있다.
또한 특히 상면도('평면도'라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부 구성요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성요소의 혼동을 피하기 위하여 부여되는 것이며, 공정 순서 또는 적층 순서 등, 어떠한 순서나 순위를 나타내는 것은 아니다. 또한 본 명세서 등에서 서수사가 부여되어 있지 않은 용어이어도 구성요소의 혼동을 피하기 위하여 청구범위에서 서수사가 부여되는 경우가 있다. 또한 본 명세서 등에서 서수사가 부여된 용어라도, 청구범위에서 다른 서수사가 부여되는 경우가 있다. 또한 본 명세서 등에서 서수사가 부여된 용어이어도 청구범위 등에서 서수사를 생략하는 경우가 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 "위"이나 "아래"의 용어는 구성요소의 위치 관계가 바로 위 또는 바로 아래이며, 직접 접하는 것을 한정하는 것은 아니다. 예를 들어 "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한 소스 및 드레인의 기능은 상이한 극성을 가지는 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기가 어렵다. 그러므로 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되어 있는 경우에는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다.
또한 본 명세서 등에서 '전기적으로 접속'에는 '어떠한 전기적 작용을 가지는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서 '어떠한 전기적 작용을 가지는 것'은 접속 대상 간에서 전기 신호를 주고받을 수 있게 하는 것이면 특별한 제한을 받지 않는다. 따라서 "전기적으로 접속된다"고 표현되는 경우에도 실제의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다.
또한 채널 길이란 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다. 또한 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이후, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에 나타내어진 채널 폭(이후, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어 게이트 전극이 반도체층의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 크게 되어, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는 반도체의 측면에 형성되는 채널의 비율이 크게 되는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 크게 된다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어 설곗값으로부터 실효적인 채널 폭을 어림잡기 위해서는 반도체의 형상이 미리 알려져 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서 본 명세서에서는 외관상 채널 폭을 '둘러싸인 채널 폭(SCW: Surrounded Channel Width)'이라고 부르는 경우가 있다. 또한 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 둘러싸인 채널 폭 또는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭, 둘러싸인 채널 폭 등은 단면 TEM 이미지 등의 해석 등에 의하여 값을 결정할 수 있다.
또한 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, 둘러싸인 채널 폭을 사용하여 계산하는 경우가 있다. 그 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
또한 반도체의 불순물이란 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함되면, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 등의 일이 일어날 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소 등이 있다.
또한 본 명세서에서 '평행'이란, 두 개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 '수직' 및 '직교'란, 두 개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서 등에서 계수값 및 계량값에 관하여 "동일하다", "같다", "동등하다", 또는 "균일하다"(이들의 동의어를 포함함) 등이라고 하는 경우는 명시되어 있는 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
또한 본 명세서 등에서 포토리소그래피법에 의하여 레지스트 마스크를 형성하고, 그 후에 에칭 공정을 수행하는 경우에는 특별한 설명이 없는 한, 상기 레지스트 마스크는 에칭 공정 종료 후에 제거되는 것으로 한다.
또한 본 명세서 등에서 고전원 전위(VDD)("VDD" 또는 "H 전위"라고도 함)란 저전원 전위(VSS)보다 높은 전위의 전원 전위를 나타낸다. 또한 저전원 전위(VSS)("VSS" 또는 "L 전위"라고도 함)란 고전원 전위(VDD)보다 낮은 전위의 전원 전위를 나타낸다. 또한 접지 전위("GND" 또는 "GND 전위"라고도 함)를 VDD 또는 VSS로서 사용할 수도 있다. 예를 들어 VDD가 접지 전위인 경우에는 VSS는 접지 전위보다 낮은 전위이고, VSS가 접지 전위인 경우에는 VDD는 접지 전위보다 높은 전위이다.
또한 "막"이라는 말과 "층"이라는 말은 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한 본 명세서 등에 나타내는 트랜지스터는 명시되어 있는 경우를 제외하고, 인핸스먼트형(노멀리 오프형)의 전계 효과 트랜지스터로 한다. 또한 본 명세서 등에 나타내는 트랜지스터는 명시되어 있는 경우를 제외하고, n채널형 트랜지스터로 한다. 따라서 그 문턱 전압('Vth'라고도 함)은 명시되어 있는 경우를 제외하고, 0V보다 큰 것으로 한다.
(실시형태 1)
본 발명의 일 형태의 기억 장치에 대하여 도면을 사용하여 설명한다.
우선 폴디드 비트선 방식의 기억 장치와, 오픈 비트선 방식의 기억 장치에 대하여 설명한다.
도 26의 (A)는 폴디드 비트선 방식의 기억 장치(901)를 설명하는 블록도이다. 기억 장치(901)는 매트릭스상으로 배치된 메모리 셀(911)을 포함하는 셀 어레이(921)와, 복수의 워드선과, 복수의 비트선과, 복수의 감지 증폭기(SA)를 가진다. 기억 장치(901)에서는 복수의 비트선이 행 방향(또는 열 방향)으로 연장되어 제공되고, 복수의 워드선이 열 방향(또는 행 방향)으로 연장되어 제공되어 있다.
복수의 워드선은 각각이 복수의 비트선쌍과 교차된다. 복수의 비트선은 복수의 비트선(BL)과 복수의 비트선(BLB)을 포함한다. 도 26의 (A)에는 3개의 비트선(BL)(비트선(BL1) 내지 비트선(BL3))과 3개의 비트선(BLB)(비트선(BLB1) 내지 비트선(BLB3))을 나타내었다.
폴디드 비트선 방식의 기억 장치(901)에서는 비트선(BL)과 비트선(BLB)이 번갈아 제공되어 있다. 또한 하나의 비트선(BL)과 하나의 비트선(BLB)으로 하나의 비트선쌍을 구성한다. 기억 장치(901)에서는 비트선(BL1)과 비트선(BLB1)으로 구성된 비트선쌍과, 비트선(BL2)과 비트선(BLB2)으로 구성된 비트선쌍과, 비트선(BL3)과 비트선(BLB3)으로 구성된 비트선쌍을 나타내었다. 또한 하나의 감지 증폭기(SA)는 하나의 비트선쌍과 전기적으로 접속된다.
메모리 셀(911)은 워드선과 비트선의 교점 근방에 제공된다. 다만 하나의 비트선쌍에 있어서, 비트선(BL)과 전기적으로 접속되는 메모리 셀(911)과, 비트선(BLB)과 전기적으로 접속되는 메모리 셀(911)은 같은 워드선과 전기적으로 접속될 수 없다. 따라서 폴디드 비트선 방식의 기억 장치에서는 모든 교점 근방에 메모리 셀을 제공할 수는 없다. 따라서 메모리 셀의 고집적화가 어렵다.
도 26의 (B)는 오픈 비트선 방식의 기억 장치(902)를 설명하는 블록도이다. 오픈 비트선 방식의 기억 장치(902)에서는 비트선(BL)이 셀 어레이(921a)에 제공되고, 비트선(BLB)이 셀 어레이(921b)에 제공되어 있다. 또한 셀 어레이(921a)와 셀 어레이(921b)의 각각에 복수의 워드선이 제공되어 있다.
오픈 비트선 방식의 기억 장치(902)에서는 비트선(BL)과 비트선(BLB)이 상이한 셀 어레이에 제공되고 셀 어레이마다 워드선이 제공되어 있기 때문에 모든 교점 근방에 메모리 셀을 제공할 수 있다. 따라서 셀 어레이의 고집적화가 용이하다.
메모리 셀(911)이 유지하고 있는 정보의 판독은 감지 증폭기(SA)로 수행된다. 워드선에 의하여 특정의 메모리 셀(911)이 선택되면 선택된 메모리 셀(911)의 정보가 비트선(비트선(BL) 또는 비트선(BLB))에 공급되어, 상기 비트선의 전위가 변동된다. 감지 증폭기(SA)는 비트선(BL)과 비트선(BLB)의 전위차를 증폭시켜 출력한다.
도 27의 (A1)에 기억 장치(901)의 비트선과 감지 증폭기(SA)를 나타내었다. 도 27의 (A2)는 비트선의 전위 변화를 나타내는 타이밍 차트이다.
각각의 비트선은 기생 용량을 통하여 용량 결합되어 있다. 예를 들어 비트선(BLB1)과 비트선(BL2) 사이에는 기생 용량(CpA)이 존재한다. 그러므로 정보의 기록에 의하여 비트선(BLB1)의 전위가 반전되면 인접한 비트선(BL2)의 전위도 변동되는 경우가 있다.
도 27의 (A2)를 사용하여 기억 장치(901)의 오동작에 대하여 설명한다. 기간(T0)에 있어서, 비트선(BL1) 및 비트선(BLB2)이 H 전위보다 조금 낮은 전위이고, 비트선(BLB1) 및 비트선(BL2)이 L 전위보다 조금 높은 전위인 것으로 한다. 기간(T1)에 있어서, 비트선(BLB1)에 H 전위가 공급되면 기생 용량(CpA)을 통하여 용량 결합되어 있는 비트선(BL2)의 전위도 상승되고 비트선(BLB2)의 전위보다 높아지는 경우가 있다. 감지 증폭기(SA)는 사소한 전위차도 증폭시키기 때문에 비트선(BL2)을 포함하는 비트선쌍에서는 틀린 정보가 판독된다. 즉 비트선(BLB1)의 전위 변동이 노이즈로서 비트선(BL2)에 작용한다.
비트선(BL2)과 비트선(BLB2)을 교차시킴으로써 노이즈의 영향을 경감할 수 있다. 본 명세서 등에서는 비트선(BL)과 비트선(BLB)의 교차부를 가지는 비트선쌍을 "교차 비트선쌍"이라고 한다. 도 27의 (B1)은 교차 비트선쌍을 가지는 기억 장치(901)의 비트선과 감지 증폭기(SA)를 나타낸 도면이다. 또한 도 27의 (B2)는 교차 비트선쌍의 전위 변화를 나타내는 타이밍 차트이다.
도 27의 (B1)에서는 비트선(BL2)과 비트선(BLB2)을 포함하는 비트선쌍이 교차 비트선쌍이다. 도 27의 (B1)에 나타낸 교차 비트선쌍은 3개의 교차부(931)를 가지고, 비트선(BL2)의 일부와 비트선(BLB2)의 일부가 비트선(BLB1)과 인접되어 있다. 구체적으로는 비트선(BL2)의 영역(D1) 및 영역(D2)과 비트선(BLB2)의 영역(DB1) 및 영역(DB2)이 비트선(BLB1)과 인접되어 있다.
상술한 바와 같이, 비트선(BLB1)과 비트선(BL2) 사이에는 기생 용량(CpA)이 존재한다. 마찬가지로, 비트선(BLB1)과 비트선(BLB2) 사이의 기생 용량을 기생 용량(CpB)으로 한다. 기생 용량(CpA)의 용량값은 예를 들어, 영역(D1)의 길이와 영역(D2)의 길이의 합계에 비례한다. 마찬가지로, 기생 용량(CpB)의 용량값은 영역(DB1)의 길이와 영역(DB2)의 길이의 합계에 비례한다. 기생 용량(CpA)의 용량값과 기생 용량(CpB)의 용량값은 같은 것이 바람직하다. 따라서 비트선(BL2)에서 비트선(BLB1)과 인접한 영역의 길이의 합계(영역(D1)과 영역(D2)의 길이의 합계)와 비트선(BLB2)에서 비트선(BLB1)과 인접한 영역의 길이의 합계(영역(DB1)과 영역(DB2)의 길이의 합계)는 같은 것이 바람직하다.
또한 기생 용량(CpA)의 용량값은 영역(D1)에 접속되는 메모리 셀의 개수와 영역(D2)에 접속되는 메모리 셀의 개수의 합계에도 비례한다. 마찬가지로, 기생 용량(CpB)의 용량값은 영역(DB1)에 접속되는 메모리 셀의 개수와 영역(DB2)에 접속되는 메모리 셀의 개수의 합계에도 비례한다. 따라서 영역(D1)에 접속되는 메모리 셀의 개수와 영역(D2)에 접속되는 메모리 셀의 개수의 합계와, 영역(DB1)에 접속되는 메모리 셀의 개수와 영역(DB2)에 접속되는 메모리 셀의 개수의 합계는 같은 것이 바람직하다.
도 27의 (B2)를 사용하여 교차 비트선쌍의 전위 변화를 설명한다. 기간(T0)에 있어서, 비트선(BL1) 및 비트선(BLB2)이 H 전위보다 조금 낮은 전위이고, 비트선(BLB1) 및 비트선(BL2)이 L 전위보다 조금 높은 전위인 것으로 한다. 기간(T1)에 있어서, 비트선(BLB1)에 H 전위가 공급되면 기생 용량(CpA)을 통하여 용량 결합되어 있는 비트선(BL2)의 전위가 상승된다. 또한 기생 용량(CpB)을 통하여 용량 결합되어 있는 비트선(BLB2)의 전위도 상승된다. 이와 같이, 교차 비트선쌍에서 비트선(BL2) 및 비트선(BLB2)은 모두 전위가 상승된다. 따라서 양자의 전위차는 노이즈의 영향을 받아도 거의 변하지 않는다.
폴디드 비트선 방식의 기억 장치에서는 교차 비트선쌍과 비(非)교차 비트선쌍을 번갈아 제공함으로써 노이즈로 인한 오동작을 방지하여, 기억 장치의 신뢰성을 높일 수 있다. 한편 오픈 비트선 방식의 기억 장치에서는 하나의 비트선쌍에 포함되는 비트선(BL)과 비트선(BLB)이 동일 평면 위의 상이한 셀 어레이에 존재하기 때문에 교차 비트선쌍을 실현할 수 없다.
<<기억 장치(100)>>
도 1은 본 발명의 일 형태인 기억 장치(100)의 구성예를 나타낸 블록도이다.
기억 장치(100)는 입출력 회로(111)(IO Circuit), 제어 회로(112)(Controller), I2C 리시버(113)(I2C Receiver), 설정 레지스터(114)(Setting Register), LVDS 회로(115), LVDS 회로(116), 디코더(117)(Decoder), 기억 블록 어레이(210)(Memory Block Array)를 가진다.
또한 제어 회로(112)는 레지스터(118)(Reg_r) 및 레지스터(119)(Reg_w)를 가진다. 또한 기억 블록 어레이(210)는 n개(n은 1 이상의 정수)의 기억 블록(211)(Memory Block)을 가진다. 본 명세서 등에서는 1개째의 기억 블록(211)을 기억 블록(211_1)이라고 나타내고, i개째(i는 1 이상 n 이하의 정수)의 기억 블록(211)을 기억 블록(211_i)이라고 나타낸다.
입출력 회로(111)는 외부 기기와 신호를 수수(授受)하는 기능을 가진다. 기억 장치(100)의 동작 조건 등은 설정 레지스터(114)에 기억되어 있는 설정 파라미터에 의하여 결정된다. 설정 파라미터는 입출력 회로(111) 및 I2C 리시버(113)를 통하여 설정 레지스터(114)에 기록된다. 또한 목적 또는 용도 등에 따라 I2C 리시버(113)는 생략하여도 좋다.
설정 파라미터의 일례로서는 리프레시 동작의 실행 간격이나 회로 동작의 동작 타이밍 등의 지정 정보 등이 있다. 제어 회로(112)는 설정 파라미터 및 외부로부터의 명령 신호를 처리하고 기억 장치(100)의 동작 모드를 결정하는 기능을 가진다. 제어 회로(112)는 다양한 제어 신호를 생성하고 기억 장치(100) 전체의 동작을 제어하는 기능을 가진다.
또한 외부로부터 입출력 회로(111)를 통하여 제어 회로(112)에 리셋 신호(res), 어드레스 신호(ADDR[16:0]), 행 어드레스 식별 신호(RAS)(Row Address Strobe), 열 어드레스 식별 신호(CAS)(Column Address Strobe), 기록 제어 신호(WE)(Write Enable), 데이터 기록용 클록 신호(clk_t), 기록 데이터(WDATA[7:0]) 등이 공급된다. 데이터 기록용 클록 신호(clk_t)는 전송(轉送) 회로(LVDS_rx)를 통하여 제어 회로(112)에 공급된다.
또한 제어 회로(112)로부터 입출력 회로(111)에 데이터 판독용 클록 신호(clk_w), 판독 데이터(RDATA[7:0])가 공급된다. 데이터 판독용 클록 신호(clk_w)는 전송 회로(LVDS_tx)를 통하여 입출력 회로(111)에 공급된다. 전송 회로(LVDS_rx) 및 전송 회로(LVDS_tx)는 LVDS(Low voltage differential signaling) 규격으로 동작하는 전송 회로이다. 또한 목적 또는 용도 등에 따라 전송 회로(LVDS_rx) 및 전송 회로(LVDS_tx) 중 한쪽 또는 양쪽을 생략하여도 좋다.
기록 데이터(WDATA[7:0])는 데이터 기록용 클록 신호(clk_t)에 동기화되어 전송되고, 제어 회로(112) 내의 레지스터(119)에 유지된다. 제어 회로(112)는 레지스터(119)에 유지되어 있는 데이터를 기억 블록 어레이(210)에 공급하는 기능을 가진다.
또한 기억 블록 어레이(210)로부터 판독된 데이터는 판독 데이터(RDATA[7:0])로서 제어 회로(112) 내의 레지스터(118)에 유지된다. 제어 회로(112)는 판독 데이터(RDATA[7:0])를 데이터 판독용 클록 신호(clk_w)에 동기화하여 입출력 회로(111)에 전송하는 기능을 가진다.
또한 제어 회로(112)는 열 어드레스 신호(C_ADDR), 열 선택 이네이블 신호(CSEL_EN), 데이터 래치 신호(DLAT), 글로벌 기록 허가 신호(GW_EN), 글로벌 판독 허가 신호(GR_EN), 글로벌 감지 증폭기 허가 신호(GSA_EN), 글로벌 이퀄라이즈(equalize) 허가 신호(GEQ_ENB), 로컬 감지 증폭기 허가 신호(LSA_EN), 로컬 이퀄라이즈 허가 신호(LEQ_ENB), 및 워드선 어드레스 선택 신호(WL_ADDR[7:0]) 등을 출력하는 기능을 가진다.
열 어드레스 신호(C_ADDR) 및 열 선택 이네이블 신호(CSEL_EN)는 디코더(117)에 공급된다.
<기억 블록>
도 2의 (A)는 기억 블록(211_i)(Memory Block)의 구성예를 나타낸 블록도이다. 도 2의 (B)는 기억 블록(211_i)에 포함되는 로컬 감지 증폭기 어레이(214), 셀 어레이(221a), 및 셀 어레이(221b)의 구성예를 나타낸 사시 블록도이다. 또한 도 2의 (B) 등에서는 X방향, Y방향, 및 Z방향을 나타내는 화살표를 도시하였다. X방향, Y방향, 및 Z방향은 각각이 서로 직교되는 방향이다.
기억 블록(211_i)은 워드선 드라이버(212)(WL Driver), 로컬 감지 증폭기 드라이버(213)(LSA Driver), 로컬 감지 증폭기 어레이(214), 글로벌 감지 증폭기(215)(Global SA), 판독 기록 실렉터(216)(R/W Selector), 셀 어레이(221a)(Cell Array), 및 셀 어레이(221b)(Cell Array)를 가진다.
데이터 래치 신호(DLAT), 글로벌 기록 허가 신호(GW_EN), 및 글로벌 판독 허가 신호(GR_EN)는 판독 기록 실렉터(216)에 공급된다. 글로벌 감지 증폭기 허가 신호(GSA_EN) 및 글로벌 이퀄라이즈 허가 신호(GEQ_ENB)는 글로벌 감지 증폭기(215)에 공급된다. 로컬 감지 증폭기 허가 신호(LSA_EN) 및 로컬 이퀄라이즈 허가 신호(LEQ_ENB)는 로컬 감지 증폭기 어레이(214)에 공급된다. 워드선 어드레스 선택 신호(WL_ADDR[7:0])는 워드선 드라이버(212)에 공급된다.
로컬 감지 증폭기 어레이(214)(Local Sense Amplifiers Array)는 f행 g열(f 및 g는 모두 1 이상의 정수)의 매트릭스상으로 배치된 복수의 감지 증폭기(127)(Sense Amplifier)를 가진다. 본 명세서 등에서는 1행 1열째의 감지 증폭기(127)를 감지 증폭기(127[1,1])라고 나타낸다. 또한 k행 h열째(k는 1 이상 f 이하의 정수이고, h는 1 이상 g 이하의 정수임)의 감지 증폭기(127)를 감지 증폭기(127[k,h])라고 나타낸다.
셀 어레이(221a)는 로컬 감지 증폭기 어레이(214)의 상방에 중첩되어 제공되고, 셀 어레이(221b)는 셀 어레이(221a)의 상방에 중첩되어 제공되어 있다. 셀 어레이(221a) 및 셀 어레이(221b)를 로컬 감지 증폭기 어레이(214)의 상방에 중첩시켜 제공함으로써 비트선의 배선 길이를 짧게 할 수 있다. 또한 셀 어레이(221a)와 셀 어레이(221b)를 중첩시켜 제공함으로써 메모리 셀의 실장(實裝) 밀도를 높일 수 있다.
셀 어레이(221a)는 p행 q열(p 및 q는 모두 1 이상의 정수)의 매트릭스상으로 배치된 복수의 메모리 셀(10a)을 가진다. 셀 어레이(221b)는 p행 q열의 매트릭스상으로 배치된 복수의 메모리 셀(10b)을 가진다. 또한 셀 어레이(221a)는 X방향(행 방향)으로 연장되는 p개의 워드선(WLa)을 가진다(도 2의 (B)에서는 미도시). 또한 셀 어레이(221b)는 X방향(행 방향)으로 연장되는 p개의 워드선(WLb)을 가진다(도 2의 (B)에서는 미도시). 또한 본 명세서 등에서는 j개째(j는 1 이상 p 이하의 정수)의 워드선(WLa)을 워드선(WLa[j])이라고 나타내고, j개째의 워드선(WLb)을 워드선(WLb[j])이라고 나타낸다.
하나의 메모리 셀(10a)은 워드선(WLa) 중 어느 하나와 전기적으로 접속된다. 또한 하나의 메모리 셀(10b)은 워드선(WLb) 중 어느 하나와 전기적으로 접속된다.
도 3 및 도 4는 감지 증폭기(127), 메모리 셀(10a), 및 메모리 셀(10b)의 접속 관계를 나타내는 사시 블록도이다. 도 3 및 도 4에는 기억 블록(211)에 포함되는 로컬 감지 증폭기 어레이(214)의 일부, 셀 어레이(221a)의 일부, 및 셀 어레이(221b)의 일부를 나타내었다. 도 3 및 도 4에 나타낸 감지 증폭기(127)는 2셀 폭형 감지 증폭기이다. 본 명세서 등에 있어서, "2셀 폭형 감지 증폭기"란 X방향의 길이가 대략 메모리 셀 2개분에 상당하는 감지 증폭기를 말한다.
도 3에는 감지 증폭기(127[k,h]), 감지 증폭기(127[k-1,h]), 및 감지 증폭기(127[k+1,h])와, 이들 감지 증폭기(127)와 전기적으로 접속되는 메모리 셀(10a) 및 메모리 셀(10b)을 나타내었다. 또한 도 3에는 일례로서 하나의 감지 증폭기(127)에 12개의 메모리 셀(10a)과 12개의 메모리 셀(10b)이 전기적으로 접속되는 경우를 나타내었다. 다만 하나의 감지 증폭기(127)와 전기적으로 접속되는 메모리 셀(10a) 및 메모리 셀(10b)의 개수는 이에 한정되지 않는다.
도 4는 감지 증폭기(127)와 메모리 셀(10a) 및 메모리 셀(10b)의 접속 관계를 나타내는 사시 블록도이다. 도 4에는 감지 증폭기(127[k,h])와 전기적으로 접속되는 메모리 셀과, 감지 증폭기(127[k+1,h])와 전기적으로 접속되는 메모리 셀을 나타내었다. 또한 도 4에서는 워드선(WLa)과 워드선(WLb)의 기재를 생략하였다. 또한 도 5는 감지 증폭기(127[k,h]) 및 감지 증폭기(127[k+1,h])와, 각각에 대응하는 비트선(BL) 및 비트선(BLB)을 나타낸 도면이다.
하나의 감지 증폭기(127)는 하나의 비트선쌍과 전기적으로 접속된다. 비트선쌍에 포함되는 비트선(BL)과 비트선(BLB) 중, 비트선(BL)은 감지 증폭기(127)의 노드(ND)와 전기적으로 접속되고, 비트선(BLB)은 감지 증폭기(127)의 노드(NDB)와 전기적으로 접속된다. 감지 증폭기(127)는 비트선(BL)과 비트선(BLB)의 전위차를 증폭시키는 기능을 가진다.
본 명세서 등에서는 감지 증폭기(127[k,h])와 전기적으로 접속되는 비트선(BL)을 비트선(BL[k,h])이라고 나타낸다. 또한 감지 증폭기(127[k,h])와 전기적으로 접속되는 비트선(BLB)을 비트선(BLB[k,h])이라고 나타낸다. 또한 감지 증폭기(127[k,h])의 노드(ND)를 노드(ND[k,h])라고 나타낸다. 또한 감지 증폭기(127[k,h])의 노드(NDB)를 노드(NDB[k,h])라고 나타낸다.
하나의 메모리 셀(10a)은 비트선(BL) 중 어느 하나 또는 비트선(BLB) 중 어느 하나와 전기적으로 접속된다. 또한 하나의 메모리 셀(10b)은 비트선(BL) 중 어느 하나 또는 비트선(BLB) 중 어느 하나와 전기적으로 접속된다.
셀 어레이(221a)는 A개(A는 1 이상의 정수)의 메모리 셀(10a)을 가지는 메모리 셀군(51a)과, B개(B는 1 이상의 정수)의 메모리 셀(10a)을 가지는 메모리 셀군(52a)과, C개(C는 1 이상의 정수)의 메모리 셀(10a)을 가지는 메모리 셀군(53a)을 가진다.
셀 어레이(221b)는 D개(D는 1 이상의 정수)의 메모리 셀(10b)을 가지는 메모리 셀군(51b)과, E개(E는 1 이상의 정수)의 메모리 셀(10b)을 가지는 메모리 셀군(52b)과, F개(F는 1 이상의 정수)의 메모리 셀(10b)을 가지는 메모리 셀군(53b)을 가진다.
메모리 셀군(51a) 및 메모리 셀군(53a)에 포함되는 메모리 셀(10a), 그리고 메모리 셀군(53b)에 포함되는 메모리 셀(10b)은 각각이 비트선(BLB)과 전기적으로 접속된다.
메모리 셀군(51b) 및 메모리 셀군(52b)에 포함되는 메모리 셀(10b), 그리고 메모리 셀군(52a)에 포함되는 메모리 셀(10a)은 각각이 비트선(BL)과 전기적으로 접속된다.
따라서 비트선(BL)은 셀 어레이(221a)에서 메모리 셀(10a)과 전기적으로 접속되는 영역과, 셀 어레이(221b)에서 메모리 셀(10b)과 전기적으로 접속되는 영역을 가진다. 마찬가지로, 비트선(BLB)은 셀 어레이(221a)에서 메모리 셀(10a)과 전기적으로 접속되는 영역과, 셀 어레이(221b)에서 메모리 셀(10b)과 전기적으로 접속되는 영역을 가진다.
또한 본 명세서 등에서는 비트선(BL[k,h]) 또는 비트선(BLB[k,h])을 통하여 감지 증폭기(127[k,h])와 전기적으로 접속되는 메모리 셀군(51a)을 메모리 셀군(51a[k,h])이라고 나타낸다. 또한 메모리 셀군(52a), 메모리 셀군(53a), 메모리 셀군(51b), 메모리 셀군(52b), 및 메모리 셀군(53b)도 마찬가지로 나타낸다.
또한 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k+1,h])은 메모리 셀군(52a[k,h])과 중첩되는 영역과, 메모리 셀군(53a[k,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 비트선(BLB[k+1,h])은 비트선(BL[k,h])과 중첩되는 영역과, 비트선(BLB[k,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(51a[k+1,h])은 메모리 셀군(52a[k,h])과 인접한 영역과, 메모리 셀군(53a[k,h])과 인접한 영역을 가진다. 즉 셀 어레이(221a)를 Z방향으로부터 보았을 때 비트선(BLB[k+1,h])은 비트선(BL[k,h])과 인접한 영역과, 비트선(BLB[k,h])과 인접한 영역을 가진다.
또한 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k+1,h])은 메모리 셀군(52b[k,h])과 중첩되는 영역과, 메모리 셀군(53b[k,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 비트선(BL[k+1,h])은 비트선(BL[k,h])과 중첩되는 영역과, 비트선(BLB[k,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 Z방향으로부터 보았을 때 메모리 셀군(51b[k+1,h])은 메모리 셀군(52b[k,h])과 인접한 영역과, 메모리 셀군(53b[k,h])과 인접한 영역을 가진다. 즉 셀 어레이(221b)를 Z방향으로부터 보았을 때 비트선(BL[k+1,h])은 비트선(BL[k,h])과 중첩되는 영역과, 비트선(BLB[k,h])과 중첩되는 영역을 가진다.
비트선(BL)의 기생 용량 및 비트선(BLB)의 기생 용량은 각각의 비트선에 전기적으로 접속되는 메모리 셀의 개수에 따라 변화된다.
또한 셀 어레이(221a)에 있어서, 비트선(BL[k,h])과 비트선(BLB[k+1,h]) 사이에 생기는 기생 용량(Cpa1)과, 비트선(BLB[k,h])과 비트선(BLB[k+1,h]) 사이에 생기는 기생 용량(Cpa2)의 용량값은 같은 것이 바람직하다(도 5 참조). 구체적으로는 기생 용량(Cpa1)의 용량값이 기생 용량(Cpa2)의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다. 기생 용량(Cpa1)과 기생 용량(Cpa2)의 용량값을 같게 하거나, 또는 가깝게 함으로써 노이즈의 영향을 더 받기 어렵게 할 수 있다.
따라서 메모리 셀군(52a[k,h])이 가지는 메모리 셀(10a)의 개수인 B와, 메모리 셀군(53a[k,h])이 가지는 메모리 셀(10a)의 개수인 C는 같은 것이 바람직하다. 구체적으로는 C는 B의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
이 경우 기생 용량(Cpa1)은 도 27의 (B1)에 나타낸 기생 용량(CpA) 및 기생 용량(CpB) 중 한쪽에 상당하고 기생 용량(Cpa2)이 다른 쪽에 상당한다.
또한 셀 어레이(221b)에 있어서, 비트선(BL[k,h])과 비트선(BL[k+1,h]) 사이에 생기는 기생 용량(Cpb1)과, 비트선(BLB[k,h])과 비트선(BL[k+1,h]) 사이에 생기는 기생 용량(Cpb2)의 용량값은 같은 것이 바람직하다. 구체적으로는 기생 용량(Cpb1)의 용량값이 기생 용량(Cpb2)의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다. 기생 용량(Cpb1)과 기생 용량(Cpb2)의 용량값을 같게 하거나, 또는 가깝게 함으로써 노이즈의 영향을 더 받기 어렵게 할 수 있다.
따라서 메모리 셀군(52b[k,h])이 가지는 메모리 셀(10b)의 개수인 E와, 메모리 셀군(53b[k,h])이 가지는 메모리 셀(10a)의 개수인 F는 같은 것이 바람직하다. 구체적으로는 F는 E의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
이 경우 기생 용량(Cpb1)은 도 27의 (B1)에 나타낸 기생 용량(CpA) 및 기생 용량(CpB) 중 한쪽에 상당하고 기생 용량(Cpb2)이 다른 쪽에 상당한다.
또한 비트선(BL[k,h])이 비트선(BL[k+1,h]) 및 비트선(BLB[k+1,h])으로부터 노이즈의 영향을 받는 경우가 있다. 이 경우 기생 용량(Cpa1)과 기생 용량(Cpb1)의 용량값은 같은 것이 바람직하다. 구체적으로는 기생 용량(Cpa1)의 용량값이 기생 용량(Cpb1)의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다. 기생 용량(Cpa1)과 기생 용량(Cpb1)의 용량값을 같게 하거나, 또는 가깝게 함으로써 노이즈의 영향을 더 받기 어렵게 할 수 있다.
따라서 메모리 셀군(52a[k,h])이 가지는 메모리 셀(10a)의 개수인 B와, 메모리 셀군(52b[k,h])이 가지는 메모리 셀(10b)의 개수인 E는 같은 것이 바람직하다. 구체적으로는 E는 B의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
이 경우 기생 용량(Cpa1)은 도 27의 (B1)에 나타낸 기생 용량(CpA) 및 기생 용량(CpB) 중 한쪽에 상당하고 기생 용량(Cpb1)이 다른 쪽에 상당한다.
또한 비트선(BLB[k,h])이 비트선(BL[k+1,h]) 및 비트선(BLB[k+1,h])으로부터 노이즈의 영향을 받는 경우가 있다. 이 경우 기생 용량(Cpa2)과 기생 용량(Cpb2)의 용량값은 같은 것이 바람직하다. 구체적으로는 기생 용량(Cpa2)의 용량값이 기생 용량(Cpb2)의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다. 기생 용량(Cpa2)과 기생 용량(Cpb2)의 용량값을 같게 하거나, 또는 가깝게 함으로써 노이즈의 영향을 더 받기 어렵게 할 수 있다.
따라서 메모리 셀군(53a[k,h])이 가지는 메모리 셀(10a)의 개수인 C와, 메모리 셀군(53b[k,h])이 가지는 메모리 셀(10b)의 개수인 F는 같은 것이 바람직하다. 구체적으로는 F는 C의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
이 경우 기생 용량(Cpa2)은 도 27의 (B1)에 나타낸 기생 용량(CpA) 및 기생 용량(CpB) 중 한쪽에 상당하고 기생 용량(Cpb2)이 다른 쪽에 상당한다.
메모리 셀군(51a[k+1,h])이 가지는 메모리 셀(10a)의 개수인 A는 메모리 셀군(52a[k,h])이 가지는 메모리 셀(10a)의 개수인 B와, 메모리 셀군(53a[k,h])이 가지는 메모리 셀(10a)의 개수인 C의 합계와 같은 것이 바람직하다. 구체적으로는 B와 C의 합계가 A의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
또한 메모리 셀군(52a[k,h])이 가지는 메모리 셀(10a)의 개수인 B와, 메모리 셀군(53a[k,h])이 가지는 메모리 셀(10a)의 개수인 C는 같거나 또는 같은 정도인 것이 바람직하다. 구체적으로는 B는 C의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
또한 메모리 셀군(52b[k,h])이 가지는 메모리 셀(10b)의 개수인 E와, 메모리 셀군(53b[k,h])이 가지는 메모리 셀(10b)의 개수인 F는 같거나 또는 같은 정도인 것이 바람직하다. 구체적으로는 E는 F의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
또한 메모리 셀군(51b[k+1,h])이 가지는 메모리 셀(10b)의 개수인 D는 메모리 셀군(52b[k,h])이 가지는 메모리 셀(10b)의 개수인 E와, 메모리 셀군(53b[k,h])이 가지는 메모리 셀(10b)의 개수인 F의 합계와 같은 것이 바람직하다. 구체적으로는 E와 F의 합계가 D의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
본 발명의 일 형태에 따르면, 교차 비트선쌍 방식에서 생기는 교차부를 제공하는 일 없이, 교차 비트선쌍 방식과 같은 노이즈 저감 효과를 얻을 수 있다. 즉 기억 장치(100)의 신뢰성과 메모리 셀의 실장 밀도를 모두 높일 수 있다.
[메모리 셀]
도 6의 (A)에 메모리 셀(10a) 및 메모리 셀(10b)에 사용할 수 있는 회로 구성예를 나타내었다. 메모리 셀(10a) 및 메모리 셀(10b)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한 트랜지스터(M1)는 프런트 게이트(단순히 게이트라고 하는 경우가 있음) 및 백 게이트를 가진다. 백 게이트는 게이트와 백 게이트로 반도체층의 채널 형성 영역을 끼우도록 배치된다. 백 게이트의 전위를 변화시킴으로써 트랜지스터의 문턱 전압을 변화시킬 수 있다. 백 게이트의 전위는 게이트와 같은 전위로 하여도 좋고, 접지 전위(GND) 등 임의의 고정 전위로 하여도 좋다.
트랜지스터(M1)의 소스 및 드레인 중 한쪽은 용량 소자(CA)의 한쪽 전극과 전기적으로 접속되고, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 비트선(BL) 및 비트선(BLB) 중 한쪽과 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 워드선(WLa) 및 워드선(WLb) 중 한쪽과 전기적으로 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)과 전기적으로 접속되어 있다. 용량 소자(CA)의 다른 쪽 전극은 배선(CAL)과 전기적으로 접속되어 있다.
배선(CAL)은 용량 소자(CA)의 다른 쪽 전극에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시에 있어서, 배선(CAL)에는 저레벨 전위(기준 전위라고 하는 경우가 있음)를 인가하는 것이 바람직하다.
배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
데이터의 기록 및 판독은 워드선(WLa) 및/또는 워드선(WLb)에 트랜지스터(M1)를 도통 상태(온 상태)로 하는 전위를 공급하여 트랜지스터(M1)를 도통 상태로 하고 비트선(BL) 또는 비트선(BLB)과 용량 소자(CA)의 한쪽 전극을 전기적으로 접속함으로써 수행된다.
또한 도 6의 (B)에 나타낸 회로 구성예를 메모리 셀(10a) 및 메모리 셀(10b)에 사용하여도 좋다. 도 6의 (B)에 나타낸 회로 구성예에서는 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 워드선(WLa) 또는 워드선(WLb)과 전기적으로 접속되어 있다. 이러한 구성으로 함으로써 트랜지스터(M1)의 백 게이트에 트랜지스터(M1)의 게이트와 같은 전위를 인가할 수 있기 때문에, 트랜지스터(M1)가 온 상태일 때 트랜지스터(M1)의 소스와 드레인 사이에 흐르는 전류(온 전류)를 증가시킬 수 있다.
또한 트랜지스터(M1)는 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터이어도 좋다. 트랜지스터(M1)에 싱글 게이트 구조의 트랜지스터를 사용한 경우의 회로 구성예를 도 6의 (C)에 나타내었다. 도 6의 (C)에 나타낸 트랜지스터(M1)는 백 게이트를 가지지 않기 때문에 메모리 셀의 제작 공정을 단축할 수 있다.
또한 트랜지스터(M1)로서 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터("OS 트랜지스터"라고도 함)를 사용하는 것이 바람직하다. 예를 들어 채널이 형성되는 반도체층으로서 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석), 아연 중 어느 하나를 가지는 산화물 반도체를 사용할 수 있다. 특히 OS 트랜지스터의 반도체층으로서 인듐, 갈륨, 아연으로 이루어지는 산화물 반도체를 사용하는 것이 바람직하다.
인듐, 갈륨, 아연을 포함하는 산화물 반도체를 적용한 OS 트랜지스터는 오프 전류가 매우 작다는 특성을 가진다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 낮게 할 수 있다. 즉 기록된 데이터를 트랜지스터(M1)에 의하여 장시간에 걸쳐 유지할 수 있기 때문에, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 낮기 때문에, 메모리 셀에 대하여 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
여기서 트랜지스터의 전기 특성 중 하나인 Id-Vg 특성의 온도 의존성에 대하여 설명한다. 도 7의 (A) 및 (B)에 트랜지스터의 전기 특성 중 하나인 Id-Vg 특성의 일례를 나타내었다. Id-Vg 특성은 게이트 전압(Vg)의 변화에 대한 드레인 전류(Id)의 변화를 나타낸다. 도 7의 (A) 및 (B)의 가로축은 Vg를 리니어 스케일로 나타내었다. 또한 도 7의 (A) 및 (B)의 세로축은 Id를 로그 스케일로 나타내었다.
도 7의 (A)는 OS 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 도 7의 (B)는 채널이 형성되는 반도체층에 실리콘을 사용한 트랜지스터("Si 트랜지스터"라고도 함)의 Id-Vg 특성을 나타낸 것이다. 또한 도 7의 (A) 및 (B)는 모두 n채널형 트랜지스터의 Id-Vg 특성이다.
OS 트랜지스터 및 Si 트랜지스터는 모두, 고온이 될수록 Vth가 마이너스 방향으로 시프트되고, 고온이 될수록 서브스레숄드 계수가 증대된다는 성질을 가진다. 결과적으로 고온이 될수록 Vg가 0V일 때의 Id("컷오프 전류"라고도 함)가 증가된다.
OS 트랜지스터는 고온하의 동작에서도 오프 전류가 증가되기 어렵다(도 7의 (A) 참조). 또한 OS 트랜지스터는 동작 온도의 상승과 함께 온 전류가 증가된다. 한편 Si 트랜지스터는 온도의 상승과 함께 오프 전류가 증가되고 온 전류가 저하된다(도 7의 (B) 참조).
도 7의 (A)에 나타낸 바와 같이, OS 트랜지스터는 Vg를 음의 전압으로 함으로써 고온하에서도 오프 전류를 저감할 수 있다. 따라서 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 고온하의 동작에서도 트랜지스터(M1)를 포함하는 반도체 장치 전체의 소비전력을 저하시킬 수 있다.
본 명세서 등에서 OS 트랜지스터를 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부른다. 트랜지스터(M1)로서 OS 트랜지스터를 적용함으로써 DOSRAM을 구성할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에서 나타낸 기억 블록(211)의 변형예에 대하여 설명한다. 본 실시형태에 없는 설명에 대해서는 상기 실시형태를 참조하면 좋다.
상술한 바와 같이, 셀 어레이(221a)와 셀 어레이(221b)를 적층함으로써 메모리 셀의 실장 밀도를 2배로 할 수 있다. 다만 감지 증폭기(127)와 전기적으로 접속되는 메모리 셀의 총수도 2배가 되기 때문에 비트선(BL) 및 비트선(BLB)에 생기는 기생 용량도 증가된다. 상기 기생 용량은 감지 증폭기(127)의 부하가 되기 때문에 상기 기생 용량의 증가는 감지 증폭기(127)의 불안정 동작이나, 기억 장치(100)의 동작 속도 저하의 요인이 될 수 있다.
<구성예>
본 실시형태에서는 비트선(BL) 및 비트선(BLB)에 생기는 기생 용량을 저감하는 구성을, 도 8을 사용하여 설명한다. 도 8에는 로컬 감지 증폭기 어레이(214)의 일부, 셀 어레이(221a)의 일부, 및 셀 어레이(221b)의 일부를 발췌하여 나타내었다.
도 8에 나타낸 구성에서는 비트선(BL) 대신에 제 1 비트선(BLf)과 제 2 비트선(BLs)을 제공하고, 비트선(BLB) 대신에 제 1 비트선(BLBf)과 제 2 비트선(BLBs)을 제공하였다. 즉 비트선(BL)을 제 1 비트선(BLf)과 제 2 비트선(BLs)으로 분할하고, 비트선(BLB)을 제 1 비트선(BLBf)과 제 2 비트선(BLBs)으로 분할하여 제공한다.
본 실시형태 등에서는 감지 증폭기(127[k,h])와 전기적으로 접속되는 제 1 비트선(BLf)을 제 1 비트선(BLf[k,h])이라고 나타낸다. 제 2 비트선(BLs), 제 1 비트선(BLBf), 및 제 2 비트선(BLBs)도 마찬가지로 나타낸다.
또한 감지 증폭기(127)에 스위치(231) 내지 스위치(234)를 제공한다. 본 실시형태 등에서는 감지 증폭기(127[k,h])가 가지는 스위치(231)를 스위치(231[k,h])라고 나타낸다. 스위치(232) 내지 스위치(234)도 마찬가지로 나타낸다.
제 1 비트선(BLf[k,h])은 메모리 셀군(52a[k,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k,h])은 스위치(231[k,h])를 통하여 노드(ND[k,h])와 전기적으로 접속된다. 또한 도 8에서는 메모리 셀군을 명시하지 않았지만 메모리 셀군에 대해서는 도 4를 참조하면 좋다.
제 2 비트선(BLs[k,h])은 메모리 셀군(51b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k,h])은 스위치(232[k,h])를 통하여 노드(ND[k,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k,h])은 메모리 셀군(53a[k,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(53b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k,h])은 스위치(233[k,h])를 통하여 노드(NDB[k,h])와 전기적으로 접속된다.
제 2 비트선(BLBs[k,h])은 메모리 셀군(51a[k,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k,h])은 스위치(234[k,h])를 통하여 노드(NDB[k,h])와 전기적으로 접속된다.
스위치(231) 내지 스위치(234) 등의 스위치로서는 예를 들어 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 예를 들어 스위치(231) 내지 스위치(234) 등의 스위치로서 트랜지스터, MEMS 등을 사용할 수 있다. 또한 스위치로서 트랜지스터를 사용하는 경우, 상기 트랜지스터의 극성은 특별히 한정되지 않는다.
스위치(231) 내지 스위치(234) 등의 스위치로서는 복수의 트랜지스터를 조합한 논리 회로를 사용하여도 좋다. 예를 들어 논리 회로로서 상보형 논리 회로(N채널형 트랜지스터 및 P채널형 트랜지스터를 사용한 논리 회로)를 사용하여도 좋다.
<동작예>
예를 들어 메모리 셀군(51a[k,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(51b[k,h])에 포함되는 메모리 셀(10b) 중 어느 것에 데이터의 기록 또는 판독을 수행하는 경우, 스위치(231[k,h]) 및 스위치(233[k,h])를 오프 상태(비도통 상태)로 하고, 스위치(232[k,h]) 및 스위치(234[k,h])를 온 상태(도통 상태)로 한다(도 9 참조).
바꿔 말하면 워드선(WLa[j-6]) 내지 워드선(WLa[j-1]) 및 워드선(WLb[j-6]) 내지 워드선(WLb[j-1]) 중 어느 것이 선택되는 경우에는 스위치(231[k,h]) 및 스위치(233[k,h])를 오프 상태로 하고 스위치(232[k,h]) 및 스위치(234[k,h])를 온 상태로 한다.
또한 예를 들어, 메모리 셀군(52a[k,h])에 포함되는 메모리 셀(10a), 메모리 셀군(52b[k,h])에 포함되는 메모리 셀(10b), 메모리 셀군(53a[k,h])에 포함되는 메모리 셀(10a), 메모리 셀군(53b[k,h])에 포함되는 메모리 셀(10b) 중 어느 것에 데이터의 기록 또는 판독을 수행하는 경우, 스위치(232[k,h]) 및 스위치(234[k,h])를 오프 상태로 하고 스위치(231[k,h]) 및 스위치(233[k,h])를 온 상태로 한다(도 10 참조).
바꿔 말하면 워드선(WLa[j]) 내지 워드선(WLa[j+5]) 및 워드선(WLb[j]) 내지 워드선(WLb[j+5]) 중 어느 것이 선택되는 경우에는 스위치(232[k,h]) 및 스위치(234[k,h])를 오프 상태로 하고 스위치(231[k,h]) 및 스위치(233[k,h])를 온 상태로 한다.
또한 실제로는 선택된 워드선(WL)(워드선(WLa) 및 워드선(WLb) 중 어느 하나)과 전기적으로 접속되는 모든 메모리 셀의 데이터를 저장하기 위하여 이들 메모리 셀과 전기적으로 접속되는 감지 증폭기(127)는 모두 동작시킬 필요가 있다. 본 실시형태에서는 워드선(WLa[j]) 내지 워드선(WLa[j+5]) 및 워드선(WLb[j]) 내지 워드선(WLb[j+5]) 중 어느 것이 선택된 경우에, k행째에 배치된 모든 감지 증폭기(127)와 k+1행째에 배치된 모든 감지 증폭기(127)를 동작시킬 필요가 있다.
도 11에는 워드선(WLa[j]) 내지 워드선(WLa[j+5]) 및 워드선(WLb[j]) 내지 워드선(WLb[j+5]) 중 어느 것이 선택된 경우에, 감지 증폭기(127[k,h])와 동시에 감지 증폭기(127[k+1,h])도 동작시키는 모양을 나타내었다. 구체적으로는 감지 증폭기(127[k,h])가 가지는 스위치(232[k,h]) 및 스위치(234[k,h])를 오프 상태로 하고 스위치(231[k,h]) 및 스위치(233[k,h])를 온 상태로 하고, 감지 증폭기(127[k+1,h])가 가지는 스위치(231[k+1,h]) 및 스위치(233[k+1,h])를 오프 상태로 하고 스위치(232[k+1,h]) 및 스위치(234[k+1,h])를 온 상태로 한다.
비트선(BL) 및 비트선(BLB)을 분할하여 제공하고, 선택하는 워드선(WL)(워드선(WLa) 및 워드선(WLb))의 어드레스에 따라 스위치(231) 내지 스위치(234)의 온 상태와 오프 상태를 제어함으로써, 감지 증폭기(127)의 부하인 기생 용량을 저감할 수 있다. 본 실시형태에서는 감지 증폭기(127)의 부하인 기생 용량을 반감시킬 수 있다.
또한 스위치(231) 내지 스위치(234)의 동작은 로컬 감지 증폭기 드라이버(213)에 의하여 제어된다.
본 발명의 일 형태에 따르면, 감지 증폭기 동작의 안정성을 높일 수 있다. 따라서 기억 장치(100)의 신뢰성을 높일 수 있다. 또는 본 발명의 일 형태에 따르면, 감지 증폭기(127)의 동작 속도를 높일 수 있다. 따라서 기억 장치(100)의 동작 속도를 높일 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 기억 블록(211)의 변형예로서 4셀 폭형 감지 증폭기(127)인 감지 증폭기(127A), 메모리 셀(10a), 및 메모리 셀(10b)의 접속예에 대하여 설명한다. 본 명세서 등에 있어서, "4셀 폭형 감지 증폭기"란 X방향의 길이가 대략 메모리 셀 4개분에 상당하는 감지 증폭기를 말한다.
또한 설명의 반복을 줄이기 위하여 상기 실시형태와 상이한 점에 대하여 주로 설명한다. 본 실시형태에 없는 설명에 대해서는 상기 실시형태를 참조하면 좋다.
[구성예]
도 12 및 도 13은 감지 증폭기(127A), 메모리 셀(10a), 및 메모리 셀(10b)의 접속 관계를 나타내는 사시 블록도이다. 또한 감지 증폭기(127)와 마찬가지로, k행 h열째의 감지 증폭기(127A)를 감지 증폭기(127A[k,h])라고 나타낸다.
도 12는 감지 증폭기(127A[k-2,h]), 감지 증폭기(127A[k-1,h]), 감지 증폭기(127A[k,h]), 감지 증폭기(127A[k+1,h]), 감지 증폭기(127A[k+2,h]), 및 감지 증폭기(127A[k+3,h])와, 이들 감지 증폭기(127A) 중 어느 것과 전기적으로 접속되는 메모리 셀을 나타낸 도면이다.
또한 도 12에는 일례로서 하나의 감지 증폭기(127A)에 12개의 메모리 셀(10a)과 12개의 메모리 셀(10b)이 전기적으로 접속되는 경우를 나타내었다. 다만 하나의 감지 증폭기(127A)와 전기적으로 접속되는 메모리 셀(10a) 및 메모리 셀(10b)의 개수는 이에 한정되지 않는다.
도 13은 감지 증폭기(127A)와 메모리 셀(10a) 및 메모리 셀(10b)의 접속 관계를 나타내기 위한 사시 블록도이다. 도 13은 감지 증폭기(127A[k,h]) 내지 감지 증폭기(127A[k+3,h]) 중 어느 것과 전기적으로 접속되는 메모리 셀을 나타낸 도면이다. 또한 도 13에서는 워드선(WLa)과 워드선(WLb)의 기재를 생략하였다. 도 14는 도 13에 나타낸 부분(281)의 확대도이다. 도 15는 셀 어레이(221b)의 일부를 Z방향으로부터 보았을 때의 도면이다. 또한 도 16은 감지 증폭기(127A[k,h]) 내지 감지 증폭기(127A[k+3,h])와, 각각에 대응하는 비트선(BL) 및 비트선(BLB)을 나타낸 도면이다.
하나의 감지 증폭기(127A)는 하나의 비트선쌍과 전기적으로 접속된다. 비트선쌍에 포함되는 비트선(BL)과 비트선(BLB) 중, 비트선(BL)은 감지 증폭기(127A)의 노드(ND)와 전기적으로 접속되고, 비트선(BLB)은 감지 증폭기(127A)의 노드(NDB)와 전기적으로 접속된다. 감지 증폭기(127A)는 비트선(BL)과 비트선(BLB)의 전위차를 증폭시키는 기능을 가진다.
또한 상기 실시형태와 마찬가지로, 본 실시형태에서도 비트선(BL[k,h]) 또는 비트선(BLB[k,h])을 통하여 감지 증폭기(127A[k,h])와 전기적으로 접속되는 메모리 셀군(51a)을 메모리 셀군(51a[k,h])이라고 나타낸다. 또한 메모리 셀군(52a), 메모리 셀군(53a), 메모리 셀군(51b), 메모리 셀군(52b), 및 메모리 셀군(53b)도 마찬가지로 나타낸다.
또한 도 13 및 도 14에 있어서, 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k+2,h])은 메모리 셀군(52a[k,h])과 중첩되는 영역과, 메모리 셀군(53a[k,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 비트선(BLB[k+2,h])은 비트선(BL[k,h])과 중첩되는 영역과, 비트선(BLB[k,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k+3,h])은 메모리 셀군(52a[k+1,h])과 중첩되는 영역과, 메모리 셀군(53a[k+1,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 비트선(BLB[k+3,h])은 비트선(BL[k+1,h])과 중첩되는 영역과, 비트선(BLB[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k+2,h])은 메모리 셀군(52a[k,h]) 및 메모리 셀군(52a[k+1,h])과 중첩되는 영역과, 메모리 셀군(53a[k,h]) 및 메모리 셀군(53a[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k+3,h])은 메모리 셀군(52a[k,h]) 및 메모리 셀군(52a[k+1,h])과 중첩되는 영역과, 메모리 셀군(53a[k,h]) 및 메모리 셀군(53a[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(51a[k+2,h])은 메모리 셀군(52a[k,h])과 인접한 영역과, 메모리 셀군(53a[k,h])과 인접한 영역을 가진다. 즉 셀 어레이(221a)를 Z방향으로부터 보았을 때 비트선(BLB[k+2,h])은 비트선(BL[k,h])과 인접한 영역과, 비트선(BLB[k,h])과 인접한 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(51a[k+3,h])은 메모리 셀군(52a[k+1,h])과 인접한 영역과, 메모리 셀군(53a[k+1,h])과 인접한 영역을 가진다. 즉 셀 어레이(221a)를 Z방향으로부터 보았을 때 비트선(BLB[k+3,h])은 비트선(BL[k+1,h])과 인접한 영역과, 비트선(BLB[k+1,h])과 인접한 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(52a[k+1,h])과 메모리 셀군(52a[k,h])은 메모리 셀군(51a[k+2,h])을 개재(介在)하여 인접한다. 또한 메모리 셀군(53a[k+1,h])과 메모리 셀군(53a[k,h])은 메모리 셀군(51a[k+2,h])을 개재하여 인접한다.
또한 도 13 및 도 14에 있어서, 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k+2,h])은 메모리 셀군(52b[k,h])과 중첩되는 영역과, 메모리 셀군(53b[k,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 비트선(BLB[k+2,h])은 비트선(BL[k,h])과 중첩되는 영역과, 비트선(BLB[k,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k+3,h])은 메모리 셀군(52b[k+1,h])과 중첩되는 영역과, 메모리 셀군(53b[k+1,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 비트선(BL[k+3,h])은 비트선(BL[k+1,h])과 중첩되는 영역과, 비트선(BLB[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k+2,h])은 메모리 셀군(52b[k,h]) 및 메모리 셀군(52b[k+1,h])과 중첩되는 영역과, 메모리 셀군(53b[k,h]) 및 메모리 셀군(53b[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k+3,h])은 메모리 셀군(52b[k,h]) 및 메모리 셀군(52b[k+1,h])과 중첩되는 영역과, 메모리 셀군(53b[k,h]) 및 메모리 셀군(53b[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 Z방향으로부터 보았을 때 메모리 셀군(51b[k+2,h])은 메모리 셀군(52b[k,h])과 인접한 영역과, 메모리 셀군(53b[k,h])과 인접한 영역을 가진다. 즉 셀 어레이(221b)를 Z방향으로부터 보았을 때 비트선(BL[k+2,h])은 비트선(BL[k,h])과 인접한 영역과, 비트선(BLB[k,h])과 인접한 영역을 가진다.
또한 셀 어레이(221b)를 Z방향으로부터 보았을 때 메모리 셀군(51b[k+3,h])은 메모리 셀군(52b[k+1,h])과 인접한 영역과, 메모리 셀군(53b[k+1,h])과 인접한 영역을 가진다. 즉 셀 어레이(221b)를 Z방향으로부터 보았을 때 비트선(BL[k+3,h])은 비트선(BL[k+1,h])과 인접한 영역과, 비트선(BLB[k+1,h])과 인접한 영역을 가진다.
또한 셀 어레이(221b)를 Z방향으로부터 보았을 때 메모리 셀군(52b[k+1,h])과 메모리 셀군(52b[k,h])은 메모리 셀군(51b[k+2,h])을 개재하여 인접한다. 또한 메모리 셀군(53b[k+1,h])과 메모리 셀군(53b[k,h])은 메모리 셀군(51b[k+2,h])을 개재하여 인접한다.
도 15의 (A) 및 (B)는 셀 어레이(221b)의 일부를 Z방향으로부터 보았을 때의 도면이다. 도 15의 (A)에는 메모리 셀군(51b[k+2,h]), 메모리 셀군(52b[k+2,h]), 및 메모리 셀군(53b[k+2,h]), 그리고 메모리 셀군(51b[k+3,h]), 메모리 셀군(52b[k+3,h]), 및 메모리 셀군(53b[k+3,h])을 나타내었다. 도 15의 (B)에는 메모리 셀군(51b[k,h]), 메모리 셀군(52b[k,h]), 및 메모리 셀군(53b[k,h]), 그리고 메모리 셀군(51b[k+1,h]), 메모리 셀군(52b[k+1,h]), 및 메모리 셀군(53b[k+1,h])을 나타내었다. 또한 기타 메모리 셀(10b)을 파선으로 나타내었다.
본 실시형태에서는 메모리 셀군(51b), 메모리 셀군(52b), 및 메모리 셀군(53b)이 X방향을 따라 모두 같은 방향으로 배열된다. 구체적으로는 도 15의 (A) 및 (B)에 있어서, X방향을 가로축으로 하여, 도면의 왼쪽으로부터 메모리 셀군(51b), 메모리 셀군(52b), 및 메모리 셀군(53b)의 순으로 배열된다. 또한 도시하지 않았지만 메모리 셀군(51a), 메모리 셀군(52a), 및 메모리 셀군(53a)도 마찬가지로 배열된다.
비트선(BL)의 기생 용량 및 비트선(BLB)의 기생 용량은 각각의 비트선에 전기적으로 접속되는 메모리 셀의 개수에 따라 변화된다. 상기 실시형태에서 설명한 바와 같이, 비트선(BL)의 기생 용량 및 비트선(BLB)의 기생 용량은 같은 것이 바람직하다. 양쪽의 용량값을 같게 하거나, 또는 가깝게 함으로써 노이즈의 영향을 더 받기 어렵게 할 수 있다. 또한 더 자세한 설명에 대해서는 상기 실시형태를 참조하면 좋다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에서 나타낸 기억 블록(211)의 변형예에 대하여 설명한다. 본 실시형태에 없는 설명에 대해서는 상기 실시형태를 참조하면 좋다.
상기 실시형태에서 설명한 바와 같이, 셀 어레이(221a)와 셀 어레이(221b)를 적층함으로써 메모리 셀의 실장 밀도를 2배로 할 수 있다. 다만 감지 증폭기(127A)와 전기적으로 접속되는 메모리 셀의 총수도 2배가 되기 때문에 비트선(BL) 및 비트선(BLB)에 생기는 기생 용량도 증가된다. 상기 기생 용량은 감지 증폭기(127A)의 부하가 되기 때문에 상기 기생 용량의 증가는 감지 증폭기(127A)의 불안정 동작이나, 기억 장치(100)의 동작 속도 저하의 요인이 될 수 있다.
<구성예>
본 실시형태에서는 비트선(BL) 및 비트선(BLB)에 생기는 기생 용량을 저감하는 구성을, 도 17 및 도 18을 사용하여 설명한다. 도 17에는 로컬 감지 증폭기 어레이(214)의 일부, 셀 어레이(221a)의 일부, 및 셀 어레이(221b)의 일부를 발췌하여 나타내었다. 도 18은 도 17에 나타낸 부분(282)의 확대도이다.
도 17에 나타낸 바와 같이, 비트선(BL) 대신에 제 1 비트선(BLf)과 제 2 비트선(BLs)을 제공하고, 비트선(BLB) 대신에 제 1 비트선(BLBf)과 제 2 비트선(BLBs)을 제공한다. 즉 비트선(BL)을 제 1 비트선(BLf)과 제 2 비트선(BLs)으로 분할하고, 비트선(BLB)을 제 1 비트선(BLBf)과 제 2 비트선(BLBs)으로 분할하여 제공한다.
또한 상기 실시형태와 마찬가지로, 본 실시형태에서도 감지 증폭기(127A[k,h])와 전기적으로 접속되는 제 1 비트선(BLf)을 제 1 비트선(BLf[k,h])이라고 나타낸다. 제 2 비트선(BLs), 제 1 비트선(BLBf), 및 제 2 비트선(BLBs)도 마찬가지로 나타낸다.
또한 감지 증폭기(127A)에 스위치(231) 내지 스위치(234)를 제공한다. 상기 실시형태와 마찬가지로, 감지 증폭기(127A[k,h])가 가지는 스위치(231)를 스위치(231[k,h])라고 나타낸다. 스위치(232) 내지 스위치(234)도 마찬가지로 나타낸다.
제 1 비트선(BLf[k,h])은 메모리 셀군(52a[k,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k,h])은 스위치(231[k,h])를 통하여 노드(ND[k,h])와 전기적으로 접속된다. 또한 도 17 및 도 18에서는 메모리 셀군을 명시하지 않았지만 메모리 셀군에 대해서는 도 13 및 도 14를 참조하면 좋다.
제 2 비트선(BLs[k,h])은 메모리 셀군(51b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k,h])은 스위치(232[k,h])를 통하여 노드(ND[k,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k,h])은 메모리 셀군(53a[k,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(53b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k,h])은 스위치(233[k,h])를 통하여 노드(NDB[k,h])와 전기적으로 접속된다. 또한 도 17 및 도 18에서는 스위치(233[k,h])를 감지 증폭기(127A[k+1,h]) 내에 제공하였지만 감지 증폭기(127A[k,h]) 내에 제공하여도 된다.
제 2 비트선(BLBs[k,h])은 메모리 셀군(51a[k,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k,h])은 스위치(234[k,h])를 통하여 노드(NDB[k,h])와 전기적으로 접속된다.
또한 제 1 비트선(BLf[k+1,h])은 메모리 셀군(52a[k+1,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k+1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k+1,h])은 스위치(231[k+1,h])를 통하여 노드(ND[k+1,h])와 전기적으로 접속된다.
제 2 비트선(BLs[k+1,h])은 메모리 셀군(51b[k+1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k+1,h])은 스위치(232[k+1,h])를 통하여 노드(ND[k+1,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k+1,h])은 메모리 셀군(53a[k+1,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(53b[k+1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k+1,h])은 스위치(233[k+1,h])를 통하여 노드(NDB[k+1,h])와 전기적으로 접속된다.
제 2 비트선(BLBs[k+1,h])은 메모리 셀군(51a[k+1,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k+1,h])은 스위치(234[k+1,h])를 통하여 노드(NDB[k+1,h])와 전기적으로 접속된다.
제 1 비트선(BLf[k+2,h])은 메모리 셀군(52a[k+2,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k+2,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k+2,h])은 스위치(231[k+2,h])를 통하여 노드(ND[k+2,h])와 전기적으로 접속된다.
제 2 비트선(BLs[k+2,h])은 메모리 셀군(51b[k+2,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k+2,h])은 스위치(232[k+2,h])를 통하여 노드(ND[k+2,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k+2,h])은 메모리 셀군(53a[k+2,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(53b[k+2,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k+2,h])은 스위치(233[k+2,h])를 통하여 노드(NDB[k+2,h])와 전기적으로 접속된다. 또한 도 17 및 도 18에서는 스위치(233[k+2,h])를 감지 증폭기(127A[k+3,h]) 내에 제공하였지만 감지 증폭기(127A[k+2,h]) 내에 제공하여도 된다.
또한 제 1 비트선(BLf[k+3,h])은 메모리 셀군(52a[k+3,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k+3,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k+3,h])은 스위치(231[k+3,h])를 통하여 노드(ND[k+3,h])와 전기적으로 접속된다.
제 2 비트선(BLs[k+3,h])은 메모리 셀군(51b[k+3,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k+3,h])은 스위치(232[k+3,h])를 통하여 노드(ND[k+3,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k+3,h])은 메모리 셀군(53a[k+3,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(53b[k+3,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k+3,h])은 스위치(233[k+3,h])를 통하여 노드(NDB[k+3,h])와 전기적으로 접속된다.
제 2 비트선(BLBs[k+3,h])은 메모리 셀군(51a[k+3,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k+3,h])은 스위치(234[k+3,h])를 통하여 노드(NDB[k+3,h])와 전기적으로 접속된다. 또한 도 17에서는 스위치(234[k+3,h])를 감지 증폭기(127A[k+2,h]) 내에 제공하였지만 감지 증폭기(127A[k+3,h]) 내에 제공하여도 된다.
스위치(231) 내지 스위치(234) 등의 스위치로서는 예를 들어 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 예를 들어 스위치(231) 내지 스위치(234) 등의 스위치로서 트랜지스터, MEMS 등을 사용할 수 있다. 또한 스위치로서 트랜지스터를 사용하는 경우, 상기 트랜지스터의 극성은 특별히 한정되지 않는다.
스위치(231) 내지 스위치(234) 등의 스위치로서는 복수의 트랜지스터를 조합한 논리 회로를 사용하여도 좋다. 예를 들어 논리 회로로서 상보형 논리 회로(N채널형 트랜지스터 및 P채널형 트랜지스터를 사용한 논리 회로)를 사용하여도 좋다.
데이터의 기록 또는 판독을 수행하기 위하여 수행되는 메모리 셀 선택 동작에 대해서는 실시형태 2를 참조하여 이해할 수 있다. 따라서 본 실시형태에서는 자세한 설명을 생략한다.
비트선(BL) 및 비트선(BLB)을 분할하여 제공하고, 선택하는 워드선(WL)(워드선(WLa) 및 워드선(WLb))의 어드레스에 따라 스위치(231) 내지 스위치(234)의 온 상태와 오프 상태를 제어함으로써, 감지 증폭기(127)의 부하인 기생 용량을 저감할 수 있다. 본 실시형태에서는 감지 증폭기(127)의 부하인 기생 용량을 반감시킬 수 있다.
본 발명의 일 형태에 따르면, 감지 증폭기 동작의 안정성을 높일 수 있다. 따라서 기억 장치(100)의 신뢰성을 높일 수 있다. 또는 본 발명의 일 형태에 따르면, 감지 증폭기(127)의 동작 속도를 높일 수 있다. 따라서 기억 장치(100)의 동작 속도를 높일 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 4에서 나타낸 기억 블록(211)의 변형예에 대하여 설명한다. 또한 본 실시형태에 없는 설명에 대해서는 상기 실시형태를 참조하면 좋다.
<구성예>
도 19에는 로컬 감지 증폭기 어레이(214)의 일부, 셀 어레이(221a)의 일부, 및 셀 어레이(221b)의 일부를 발췌하여 나타내었다. 도 20은 도 19에 나타낸 부분(283)의 확대도이다. 또한 도 21은 도 19에 나타낸 부분(284)의 확대도이다.
또한 도 22는 감지 증폭기(127A)와 메모리 셀(10a) 및 메모리 셀(10b)의 접속 관계를 나타내기 위한 사시 블록도이다. 도 22는 도 19에서 워드선(WLa)과 워드선(WLb)의 기재를 생략한 도면이다. 도 23은 도 22에 나타낸 부분(285)의 확대도이다. 또한 도 24는 셀 어레이(221b)의 일부를 Z방향으로부터 보았을 때의 도면이다. 또한 도 25는 감지 증폭기(127A[k-1,h]) 내지 감지 증폭기(127A[k+3,h])와, 각각에 대응하는 비트선(BL) 및 비트선(BLB)을 나타낸 도면이다.
제 1 비트선(BLf[k,h])은 메모리 셀군(52a[k,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k,h])은 스위치(231[k,h])를 통하여 노드(ND[k,h])와 전기적으로 접속된다. 또한 도 19, 도 20, 및 도 21에서는 메모리 셀군을 명시하지 않았지만 메모리 셀군에 대해서는 도 22 및 도 23을 참조하면 좋다.
제 2 비트선(BLs[k,h])은 메모리 셀군(51b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k,h])은 스위치(232[k,h])를 통하여 노드(ND[k,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k,h])은 메모리 셀군(53a[k,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(53b[k,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k,h])은 스위치(233[k,h])를 통하여 노드(NDB[k,h])와 전기적으로 접속된다. 또한 도 19 및 도 20에서는 스위치(233[k,h])를 감지 증폭기(127A[k+1,h]) 내에 제공하였지만 감지 증폭기(127A[k,h]) 내에 제공하여도 된다.
제 2 비트선(BLBs[k,h])은 메모리 셀군(51a[k,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k,h])은 스위치(234[k,h])를 통하여 노드(NDB[k,h])와 전기적으로 접속된다.
또한 제 1 비트선(BLf[k+1,h])은 메모리 셀군(52a[k+1,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k+1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k+1,h])은 스위치(231[k+1,h])를 통하여 노드(ND[k+1,h])와 전기적으로 접속된다. 또한 도 19 및 도 20에서는 스위치(231[k+1,h])를 감지 증폭기(127A[k,h]) 내에 제공하였지만 감지 증폭기(127A[k+1,h]) 내에 제공하여도 된다.
제 2 비트선(BLs[k+1,h])은 메모리 셀군(51b[k+1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k+1,h])은 스위치(232[k+1,h])를 통하여 노드(ND[k+1,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k+1,h])은 메모리 셀군(52a[k+1,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k+1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k+1,h])은 스위치(233[k+1,h])를 통하여 노드(NDB[k+1,h])와 전기적으로 접속된다.
제 2 비트선(BLBs[k+1,h])은 메모리 셀군(51a[k+1,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k+1,h])은 스위치(234[k+1,h])를 통하여 노드(NDB[k+1,h])와 전기적으로 접속된다.
제 1 비트선(BLf[k-1,h])은 메모리 셀군(52a[k-1,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k-1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k-1,h])은 스위치(231[k-1,h])를 통하여 노드(ND[k,h])와 전기적으로 접속된다.
제 2 비트선(BLs[k-1,h])은 메모리 셀군(51b[k-1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k-1,h])은 스위치(232[k-1,h])를 통하여 노드(ND[k-1,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k-1,h])은 메모리 셀군(53a[k-1,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(53b[k-1,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k-1,h])은 스위치(233[k-1,h])를 통하여 노드(NDB[k-1,h])와 전기적으로 접속된다. 또한 도 19 및 도 21에서는 스위치(233[k-1,h])를 감지 증폭기(127A[k-2,h]) 내에 제공하였지만 감지 증폭기(127A[k-1,h]) 내에 제공하여도 된다.
제 2 비트선(BLBs[k-1,h])은 메모리 셀군(51a[k-1,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k-1,h])은 스위치(234[k-1,h])를 통하여 노드(NDB[k-1,h])와 전기적으로 접속된다.
또한 제 1 비트선(BLf[k+2,h])은 메모리 셀군(52a[k+2,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k+2,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLf[k+2,h])은 스위치(231[k+2,h])를 통하여 노드(ND[k+2,h])와 전기적으로 접속된다. 또한 도 19에서는 스위치(231[k+2,h])를 감지 증폭기(127A[k+3,h]) 내에 제공하였지만 감지 증폭기(127A[k+2,h]) 내에 제공하여도 된다.
제 2 비트선(BLs[k+2,h])은 메모리 셀군(51b[k+2,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 2 비트선(BLs[k+2,h])은 스위치(232[k+2,h])를 통하여 노드(ND[k+2,h])와 전기적으로 접속된다.
제 1 비트선(BLBf[k+2,h])은 메모리 셀군(52a[k+2,h])에 포함되는 메모리 셀(10a) 및 메모리 셀군(52b[k+2,h])에 포함되는 메모리 셀(10b)과 전기적으로 접속된다. 또한 제 1 비트선(BLBf[k+2,h])은 스위치(233[k+2,h])를 통하여 노드(NDB[k+1,h])와 전기적으로 접속된다.
제 2 비트선(BLBs[k+2,h])은 메모리 셀군(51a[k+2,h])에 포함되는 메모리 셀(10a)과 전기적으로 접속된다. 또한 제 2 비트선(BLBs[k+2,h])은 스위치(234[k+2,h])를 통하여 노드(NDB[k+2,h])와 전기적으로 접속된다.
또한 도 22 및 도 23에 있어서, 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k+2,h])은 메모리 셀군(52a[k,h])과 중첩되는 영역과, 메모리 셀군(53a[k,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 비트선(BLBs[k+2,h])은 비트선(BLf[k,h])과 중첩되는 영역과, 비트선(BLBf[k,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k-1,h])은 메모리 셀군(52a[k+1,h])과 중첩되는 영역과, 메모리 셀군(53a[k+1,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 비트선(BLBs[k-1,h])은 비트선(BLBf[k+1,h])과 중첩되는 영역과, 비트선(BLf[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k+2,h])은 메모리 셀군(52a[k,h]) 및 메모리 셀군(53a[k+1,h])과 중첩되는 영역과, 메모리 셀군(53a[k,h]) 및 메모리 셀군(52a[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51a[k-1,h])은 메모리 셀군(52a[k,h]) 및 메모리 셀군(53a[k+1,h])과 중첩되는 영역과, 메모리 셀군(53a[k,h]) 및 메모리 셀군(52a[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(51a[k+2,h])은 메모리 셀군(52a[k,h])과 인접한 영역과, 메모리 셀군(53a[k,h])과 인접한 영역을 가진다. 즉 셀 어레이(221a)를 Z방향으로부터 보았을 때 비트선(BLBs[k+2,h])은 비트선(BLf[k,h])과 인접한 영역과, 비트선(BLBf[k,h])과 인접한 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(51a[k-1,h])은 메모리 셀군(53a[k+1,h])과 인접한 영역과, 메모리 셀군(52a[k+1,h])과 인접한 영역을 가진다. 즉 셀 어레이(221a)를 Z방향으로부터 보았을 때 비트선(BLBs[k-1,h])은 비트선(BLf[k+1,h])과 인접한 영역과, 비트선(BLBf[k+1,h])과 인접한 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(53a[k+1,h])과 메모리 셀군(52a[k,h])은 메모리 셀군(51a[k+2,h])을 개재하여 인접한다. 메모리 셀군(52a[k+1,h])과 메모리 셀군(53a[k,h])은 메모리 셀군(51a[k+2,h])을 개재하여 인접한다.
또한 도 22 및 도 23에 있어서, 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k+2,h])은 메모리 셀군(52b[k,h])과 중첩되는 영역과, 메모리 셀군(53b[k,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 비트선(BLs[k+2,h])은 비트선(BLf[k,h])과 중첩되는 영역과, 비트선(BLBf[k,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k-1,h])은 메모리 셀군(52b[k+1,h])과 중첩되는 영역과, 메모리 셀군(53b[k+1,h])과 중첩되는 영역을 가진다. 즉 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 비트선(BLBs[k-1,h])은 비트선(BLf[k+1,h])과 중첩되는 영역과, 비트선(BLBf[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k+2,h])은 메모리 셀군(52b[k,h]) 및 메모리 셀군(53b[k+1,h])과 중첩되는 영역과, 메모리 셀군(53b[k,h]) 및 메모리 셀군(52b[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 X방향(행 방향)으로부터 보았을 때 메모리 셀군(51b[k-1,h])은 메모리 셀군(52b[k,h]) 및 메모리 셀군(53b[k+1,h])과 중첩되는 영역과, 메모리 셀군(53b[k,h]) 및 메모리 셀군(52b[k+1,h])과 중첩되는 영역을 가진다.
또한 셀 어레이(221b)를 Z방향으로부터 보았을 때 메모리 셀군(51b[k+2,h])은 메모리 셀군(52b[k,h])과 인접한 영역과, 메모리 셀군(53b[k,h])과 인접한 영역을 가진다. 즉 셀 어레이(221b)를 Z방향으로부터 보았을 때 비트선(BLs[k+2,h])은 비트선(BLf[k,h])과 인접한 영역과, 비트선(BLBf[k,h])과 인접한 영역을 가진다.
또한 셀 어레이(221a)를 Z방향으로부터 보았을 때 메모리 셀군(51b[k-1,h])은 메모리 셀군(53b[k+1,h])과 인접한 영역과, 메모리 셀군(52b[k+1,h])과 인접한 영역을 가진다. 즉 셀 어레이(221b)를 Z방향으로부터 보았을 때 비트선(BLBs[k-1,h])은 비트선(BLf[k+1,h])과 인접한 영역과, 비트선(BLBf[k+1,h])과 인접한 영역을 가진다.
또한 셀 어레이(221b)를 Z방향으로부터 보았을 때 메모리 셀군(53b[k+1,h])과 메모리 셀군(52b[k,h])은 메모리 셀군(51b[k+2,h])을 개재하여 인접한다. 메모리 셀군(52b[k+1,h])과 메모리 셀군(53b[k,h])은 메모리 셀군(51b[k+2,h])을 개재하여 인접한다.
도 24의 (A) 및 (B)는 셀 어레이(221b)의 일부를 Z방향으로부터 보았을 때의 도면이다. 도 24의 (A)에는 메모리 셀군(51b[k+2,h]), 메모리 셀군(52b[k+2,h]), 및 메모리 셀군(53b[k+2,h]), 그리고 메모리 셀군(51b[k+3,h]), 메모리 셀군(52b[k+3,h]), 및 메모리 셀군(53b[k+3,h])을 나타내었다. 도 24의 (B)에는 메모리 셀군(51b[k,h]), 메모리 셀군(52b[k,h]), 및 메모리 셀군(53b[k,h]), 그리고 메모리 셀군(51b[k+1,h]), 메모리 셀군(52b[k+1,h]), 및 메모리 셀군(53b[k+1,h])을 나타내었다. 또한 기타 메모리 셀(10b)을 파선으로 나타내었다.
본 실시형태에서는 감지 증폭기(127A[k,h])와 전기적으로 접속되는 메모리 셀군(메모리 셀군(51b[k,h]), 메모리 셀군(52b[k,h]), 및 메모리 셀군(53b[k,h]))과, 감지 증폭기(127A[k+2,h])와 전기적으로 접속되는 메모리 셀군(메모리 셀군(51b[k+2,h]), 메모리 셀군(52b[k+2,h]), 및 메모리 셀군(53b[k+2,h]))은 같은 방향으로 배열되어 있다.
구체적으로는 도 24의 (A) 및 (B)에 있어서, X방향을 가로축으로 하여, 도면의 왼쪽으로부터 메모리 셀군(51b[k,h]), 메모리 셀군(52b[k,h]), 및 메모리 셀군(53b[k,h])의 순으로 배열된다. 마찬가지로, 왼쪽으로부터 메모리 셀군(51b[k+2,h]), 메모리 셀군(52b[k+2,h]), 및 메모리 셀군(53b[k+2,h])의 순으로 배열된다.
또한 감지 증폭기(127A[k+1,h])와 전기적으로 접속되는 메모리 셀군(메모리 셀군(51b[k+1,h]), 메모리 셀군(52b[k+1,h]), 및 메모리 셀군(53b[k+1,h]))과, 감지 증폭기(127A[k-1,h])와 전기적으로 접속되는 메모리 셀군(메모리 셀군(51b[k-1,h]), 메모리 셀군(52b[k-1,h]), 및 메모리 셀군(53b[k-1,h]))은 같은 방향으로 배열되어 있다.
구체적으로는 도 24의 (A) 및 (B)에 있어서, X방향을 가로축으로 하여, 도면의 오른쪽으로부터 메모리 셀군(51b[k+1,h]), 메모리 셀군(52b[k+1,h]), 및 메모리 셀군(53b[k+1,h])의 순으로 배열된다. 마찬가지로, 오른쪽으로부터 메모리 셀군(51b[k-1,h]), 메모리 셀군(52b[k-1,h]), 및 메모리 셀군(53b[k-1,h])의 순으로 배열된다.
따라서 감지 증폭기(127A[k,h])와 전기적으로 접속되는 메모리 셀군 및 감지 증폭기(127A[k+2,h])와 전기적으로 접속되는 메모리 셀군과, 감지 증폭기(127A[k+1,h])와 전기적으로 접속되는 메모리 셀군 및 감지 증폭기(127A[k-1,h])와 전기적으로 접속되는 메모리 셀군은 메모리 셀군의 배열 방향이 상이하다. 또한 도시하지 않았지만 메모리 셀군(51a), 메모리 셀군(52a), 및 메모리 셀군(53a)에 대해서도 마찬가지이다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 로컬 감지 증폭기 어레이(214)에 포함되는 감지 증폭기(127)의 회로 구성예와, 기억 장치(100)의 동작예에 대하여 도면을 사용하여 설명한다.
<회로 구성예>
도 28에 감지 증폭기(127[k,h])의 회로 구성예를 나타내었다. 도 28에 나타낸 감지 증폭기(127[k,h])는 프리차지 회로(132), 증폭 회로(133), 및 입출력 회로(134)를 가진다. 또한 본 실시형태 등에서는 감지 증폭기(127[k,h])에 포함되는 프리차지 회로(132), 증폭 회로(133), 및 입출력 회로(134)를 프리차지 회로(132[k,h]), 증폭 회로(133[k,h]), 및 입출력 회로(134[k,h])라고 나타낸다.
또한 도 28에는 배선(BLf[k,h])을 통하여 감지 증폭기(127[k,h])와 전기적으로 접속되는 메모리 셀(10a)과, 배선(BLBf[k,h])을 통하여 감지 증폭기(127[k,h])와 전기적으로 접속되는 메모리 셀(10a)을 나타내었다. 도 28에는 메모리 셀(10a)로서 도 6의 (C)에 나타낸 메모리 셀을 사용하는 예를 나타내었다.
[프리차지 회로(132)]
프리차지 회로(132[k,h])는 n채널형 트랜지스터(Tr21 내지 Tr23)를 가진다. 또한 트랜지스터(Tr21 내지 Tr23)는 p채널형이어도 좋다.
트랜지스터(Tr21)의 소스 및 드레인 중 한쪽은 배선(BLf[k,h])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(PRE)과 전기적으로 접속되어 있다. 트랜지스터(Tr21)의 소스 및 드레인 중 한쪽과 배선(BLf[k,h])의 접속점이 노드(ND[k,h])이다.
트랜지스터(Tr22)의 소스 및 드레인 중 한쪽은 배선(BLBf[k,h])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(PRE)과 전기적으로 접속되어 있다. 트랜지스터(Tr22)의 소스 및 드레인 중 한쪽과 배선(BLBf[k,h])의 접속점이 노드(NDB[k,h])이다.
트랜지스터(Tr23)의 소스 및 드레인 중 한쪽은 노드(ND[k,h])를 통하여 배선(BLf[k,h])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 노드(NDB[k,h])를 통하여 배선(BLBf[k,h])과 전기적으로 접속되어 있다. 트랜지스터(Tr21)의 게이트, 트랜지스터(Tr22)의 게이트, 및 트랜지스터(Tr23)의 게이트는 배선(PL)과 전기적으로 접속되어 있다.
프리차지 회로(132[k,h])는 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 초기화하는 기능을 가진다.
[증폭 회로(133)]
증폭 회로(133[k,h])는 p채널형 트랜지스터(Tr31 및 Tr32)와, n채널형 트랜지스터(Tr33 및 Tr34)를 가진다.
트랜지스터(Tr31)의 소스 및 드레인 중 한쪽은 배선(SP)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(Tr32)의 게이트, 트랜지스터(Tr34)의 게이트, 노드(ND[k,h]), 및 배선(BLf[k,h])과 전기적으로 접속되어 있다.
트랜지스터(Tr33)의 소스 및 드레인 중 한쪽은 트랜지스터(Tr32)의 게이트, 트랜지스터(Tr34)의 게이트, 노드(NDB[k,h]), 및 배선(BLf[k,h])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SN)과 전기적으로 접속되어 있다.
트랜지스터(Tr32)의 소스 및 드레인 중 한쪽은 배선(SP)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(Tr31)의 게이트, 트랜지스터(Tr33)의 게이트, 노드(NDB[k,h]), 및 배선(BLBf[k,h])과 전기적으로 접속되어 있다.
트랜지스터(Tr34)의 소스 및 드레인 중 한쪽은 트랜지스터(Tr31)의 게이트, 트랜지스터(Tr33)의 게이트, 노드(NDB[k,h]), 및 배선(BLBf[k,h])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SN)과 전기적으로 접속되어 있다.
증폭 회로(133[k,h])는 배선(BLf[k,h]), 배선(BLBf[k,h])의 전위를 증폭시키는 기능을 가진다. 또한 증폭 회로(133[k,h])는 래치형 감지 증폭기로서 기능한다.
[입출력 회로(134)]
입출력 회로(134[k,h])는 n채널형 트랜지스터(Tr41 및 Tr42)를 가진다. 또한 트랜지스터(Tr41 및 Tr42)는 p채널형이어도 좋다.
트랜지스터(Tr41)의 소스 및 드레인 중 한쪽은 노드(ND[k,h]) 및 배선(BLf[k,h])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SALa[k])과 전기적으로 접속되어 있다. 트랜지스터(Tr42)의 소스 및 드레인 중 한쪽은 노드(NDB[k,h]) 및 배선(BLBf[k,h])과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SALb[k])과 전기적으로 접속되어 있다. 트랜지스터(Tr41)의 게이트 및 트랜지스터(Tr42)의 게이트는 배선(CSEL)과 전기적으로 접속되어 있다.
입출력 회로(134[k,h])는 배선(CSEL)에 공급되는 전위에 기초하여 배선(BLf[k,h])과 배선(SALa[k])의 도통 상태 및 배선(BLBf[k,h])과 배선(SALb[k])의 도통 상태를 제어하는 기능을 가진다. 즉 입출력 회로(134[k,h])에 의하여 배선(SALa[k]) 및 배선(SALb[k])에 전위를 출력할지 여부를 선택할 수 있다.
배선(SP), 배선(SN), 배선(CSEL), 배선(PRE), 배선(PL)은 프리차지 회로(132), 증폭 회로(133), 및 입출력 회로(134)의 동작을 제어하기 위한 신호를 전달하는 기능을 가진다. 배선(SP), 배선(SN), 배선(CSEL), 배선(PRE), 배선(PL)은 도 1에 나타낸 제어 회로(112)와 접속되어 있다. 제어 회로(112)는 배선(SP), 배선(SN), 배선(CSEL), 배선(PRE), 배선(PL)에 제어 신호를 공급하는 기능을 가진다.
<동작예>
이어서 기억 장치(100)의 동작예에 대하여 설명한다. 본 실시형태에서는 도 28에 나타낸 감지 증폭기(127) 및 메모리 셀(10a)의 동작예에 대하여 설명한다. 본 실시형태에서는 4개의 동작 모드(판독 모드, 기록 모드, 리프레시 모드, 유지 모드)에 대하여 설명한다. 또한 메모리 셀(10a) 및 메모리 셀(10b)은 각각이 1비트의 정보의 기억이 가능한 기억 소자로 한다.
[판독 모드]
판독 모드는 메모리 셀(10a) 또는 메모리 셀(10b)에 기억되어 있는 정보를 판독할 때 수행하는 동작 모드이다. 도 29에 나타낸 타이밍 차트를 사용하여, 판독 모드의 동작예에 대하여 설명한다. 일례로서 배선(BLf[k,h]) 및 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 기억되어 있는 정보를 판독하는 동작에 대하여 설명한다.
[기간(T11)]
기간(T11)에 있어서, 프리차지 회로(132[k,h])를 동작시켜, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 초기화한다. 구체적으로는 배선(PL)의 전위를 VDD로 하고, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 한다. 이에 의하여 배선(BLf[k,h]) 및 배선(BLBf[k,h])에 배선(PRE)의 전위(Vpre)("Vpre"라고도 함)가 공급된다. 또한 전위(Vpre)는 VSS보다 높고 VDD 미만인 전위이다. 본 실시형태에서는 전위(Vpre)를 (VDD+VSS)/2로 한다. 본 실시형태에서는 VDD를 1.5V, VSS를 0V, Vpre를 0.75V로 한다.
또한 기간(T11)에 있어서, 배선(CSEL)의 전위는 VSS이고, 입출력 회로(134[k,h])에서 트랜지스터(Tr41), 트랜지스터(Tr42)는 오프 상태이다. 또한 기간(T11)에 있어서, 배선(CSEL)의 전위를 후술하는 전위(VNN)로 하여도 좋다.
또한 워드선(WLa[j])의 전위는 전위(VNN)이고, 메모리 셀(10a)이 가지는 트랜지스터(M1)는 오프 상태이다. 본 실시형태에 있어서, 메모리 셀(10a)은 1비트의 기억 소자이기 때문에 메모리 셀(10a)에는 VDD 또는 VSS가 유지된다. 전위(VNN)("VNN"이라고도 함)는 트랜지스터(M1)를 오프 상태로 하는 전위이다. 따라서 VNN은 VSS 이하의 전위인 것이 바람직하다. 또한 VNN은 VSS보다 낮은 전위인 것이 더 바람직하다.
VSS를 기준 전위(0V)로 한 경우, VSS보다 낮은 전위를 "음의 전위", "음의 전압", 또는 "음의 바이어스"라고 부르는 경우가 있다. 상술한 바와 같이, VNN은 음의 전위인 것이 바람직하다. 바꿔 말하면 VNN은 트랜지스터(M1)의 소스 전위 및 드레인 전위보다 낮은 전위인 것이 바람직하다. 본 실시형태에서는 VNN을 -0.5V로 한다.
워드선(WLa[j])에 공급하는 VNN을 음의 전위로 함으로써 트랜지스터(M1)를 더 확실하게 오프 상태로 할 수 있다. 특히 고온 동작하에서도 데이터의 유지 시간이 긴 기억 장치를 제공할 수 있다.
워드선(WLa[j])과 마찬가지로, 워드선(WLa[j+5])의 전위는 VNN이고, 워드선(WLa[j+5])과 전기적으로 접속되는 메모리 셀(10a)이 가지는 트랜지스터(M1)는 오프 상태이다.
또한 배선(SP) 및 배선(SN)의 전위는 전위(Vpre)이고, 증폭 회로(133[k,h])는 정지 상태이다.
[기간(T12)]
기간(T12)에 있어서, 배선(PL)의 전위를 VSS 또는 VNN으로 하고, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 오프 상태로 한다. 이 경우 VNN은 트랜지스터(Tr21) 내지 트랜지스터(Tr23)의 소스 전위 및 드레인 전위보다 낮은 전위인 것이 바람직하다. 즉 VNN은 음의 전위인 것이 바람직하다.
또한 기간(T12)에 있어서, 워드선(WLa[j])을 선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 전위(VPP)로 함으로써 메모리 셀(10a)이 가지는 트랜지스터(M1)를 온 상태로 한다.
전위(VPP)("VPP"라고도 함)는 트랜지스터(M1)를 온 상태로 하는 전위이기 때문에 VPP는 VDD 이상의 전위인 것이 바람직하다. 또한 VPP는 VDD보다 높은 전위이면 더 바람직하다. 특히 VPP가 VDD보다 트랜지스터(M1)의 Vth 이상 높은 전위이면 더욱 바람직하다. 본 실시형태에서는 VPP를 3.0V로 한다.
이에 의하여 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 있어서, 배선(BLf[k,h])과 용량 소자(CA)가 트랜지스터(M1)를 통하여 도통 상태가 되어, 용량 소자(CA)에 유지되어 있는 전하량에 따라 배선(BLf[k,h])의 전위가 변동된다.
도 29에서는 상기 메모리 셀(10a)에 데이터 "1"이 저장되고, 용량 소자(CA)에 축적되어 있는 전하량이 많은 경우를 예시하였다. 용량 소자(CA)에 축적되어 있는 전하량이 많은 경우, 용량 소자(CA)로부터 배선(BLf[k,h])에 전하가 방출됨으로써 전위(Vpre)에서 ΔV1만큼 배선(BLf[k,h])의 전위가 상승된다. 한편 상기 메모리 셀(10a)에 데이터 "0"이 저장되고, 용량 소자(CA)에 축적되어 있는 전하량이 적은 경우에는, 배선(BLf[k,h])으로부터 용량 소자(CA)에 전하가 유입됨으로써 배선(BLf[k,h])의 전위는 ΔV2만큼 하강된다(미도시).
또한 기간(T12)에 있어서, 배선(CSEL)의 전위는 VSS 또는 VNN이고, 입출력 회로(134[k,h])에서 트랜지스터(Tr41), 트랜지스터(Tr42)는 오프 상태이다. 이 경우 VNN은 트랜지스터(Tr41) 및 트랜지스터(Tr42)의 소스 전위 및 드레인 전위보다 낮은 전위인 것이 바람직하다. 즉 VNN은 음의 전위인 것이 바람직하다.
또한 배선(SP) 및 배선(SN)의 전위는 전위(Vpre)이다. 증폭 회로(133[k,h])는 정지 상태를 유지한다.
[기간(T13)]
기간(T13)에 있어서, 배선(SP)의 전위를 VDD까지 변화시키고, 배선(SN)의 전위를 VSS까지 변화시킨다. 이로써 증폭 회로(133[k,h])가 동작 상태가 된다. 증폭 회로(133[k,h])는 배선(BLf[k,h])과 배선(BLBf[k,h])의 전위차(도 29에서는 ΔV1)를 증폭시키는 기능을 가진다.
증폭 회로(133[k,h])가 동작 상태가 됨으로써 배선(BLf[k,h])의 전위가 Vpre+ΔV1에서 VDD가 된다. 또한 배선(BLBf[k,h])의 전위가 Vpre에서 VSS가 된다.
또한 기간(T13)의 초기에 있어서, 배선(BLf[k,h])의 전위가 Vpre-ΔV2인 경우에는 증폭 회로(133[k,h])가 동작 상태가 됨으로써 배선(BLf[k,h])의 전위가 Vpre-ΔV2에서 VSS가 된다. 또한 배선(BLBf[k,h])의 전위가 전위(Vpre)에서 VDD가 된다.
또한 기간(T13)에 있어서, 배선(PL)의 전위는 VSS 또는 VNN이고, 프리차지 회로(132[k,h])에서 트랜지스터(Tr21) 내지 트랜지스터(Tr23)는 오프 상태이다.
또한 배선(CSEL)의 전위는 VSS 또는 VNN이고, 입출력 회로(134[k,h])에서 트랜지스터(Tr41), 트랜지스터(Tr42)는 오프 상태이다. 또한 워드선(WLa[j])의 전위는 VPP이고, 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)이 가지는 트랜지스터(M1)는 온 상태이다. 따라서 상기 메모리 셀(10a)에서는 배선(BLf[k,h])의 전위(VDD)에 따른 전하량이 용량 소자(CA)에 축적된다.
[기간(T14)]
기간(T14)에 있어서, 배선(CSEL)의 전위를 제어함으로써 입출력 회로(134[k,h])를 온 상태로 한다. 구체적으로는 배선(CSEL)의 전위를 VDD 또는 VPP로 함으로써 트랜지스터(Tr41), 트랜지스터(Tr42)를 온 상태로 한다. 이에 의하여 배선(BLf[k,h])의 전위가 배선(SALa[k])에 공급되고, 배선(BLBf[k,h])의 전위가 배선(SALb[k])에 공급된다.
또한 기간(T14)에 있어서, 배선(PL)의 전위는 VSS 또는 VNN이고, 프리차지 회로(132[k,h])에서 트랜지스터(Tr21) 내지 트랜지스터(Tr23)는 오프 상태이다. 또한 워드선(WLa[j])의 전위는 VPP이고, 메모리 셀(10a)이 가지는 트랜지스터(M1)는 온 상태이다. 또한 배선(SP)의 전위는 VDD이고, 배선(SN)의 전위는 VSS이고, 증폭 회로(133[k,h])는 동작 상태이다. 따라서 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에서는 배선(BLf[k,h])의 전위(VDD)에 따른 전하가 배선(BLf[k,h])을 통하여 용량 소자(CA)에 공급되고 축적된다.
[기간(T15)]
기간(T15)에 있어서, 배선(CSEL)의 전위를 제어함으로써 입출력 회로(134[k,h])를 오프 상태로 한다. 구체적으로는 배선(CSEL)의 전위를 VSS 또는 VNN으로 함으로써 트랜지스터(Tr41), 트랜지스터(Tr42)를 오프 상태로 한다.
또한 기간(T15)에 있어서, 워드선(WLa[j])을 비선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 VNN으로 한다. 이로써 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)이 가지는 트랜지스터가 오프 상태가 된다. 이에 의하여 VDD에 따른 전하량이 상기 메모리 셀(10a)이 가지는 용량 소자(CA)에 유지된다. 따라서 데이터의 판독이 수행된 후에도 데이터가 메모리 셀(10a)에 유지된다.
워드선(WLa[j])에 공급하는 VNN을 음의 전위로 함으로써 트랜지스터(M1)를 더 확실하게 오프 상태로 할 수 있다. 특히 고온 동작하에서도 데이터의 유지 시간이 긴 기억 장치를 제공할 수 있다.
또한 기간(T15)에 있어서, 입출력 회로(134[k,h])를 오프 상태로 하여도, 증폭 회로(133[k,h])가 동작 상태이면 배선(BLf[k,h])과 배선(BLBf[k,h])의 전위는 증폭 회로(AC)에 의하여 유지된다. 그러므로 감지 증폭기(127[k,h])는 메모리 셀(10a)로부터 판독한 정보를 일시적으로 유지하는 기능을 가진다.
상기 동작에 의하여 메모리 셀(10a)에서 정보를 판독할 수 있다. 판독된 데이터는 배선(SALa[k]) 및/또는 배선(SALb[k])을 통하여 제어 회로(112)(도 1 참조)에 공급된다. 또한 다른 메모리 셀로부터의 데이터의 판독도 상기 메모리 셀(10a)과 마찬가지로 수행할 수 있다.
[기록 모드]
기록 모드는 기억시키는 정보를 메모리 셀(10a) 또는 메모리 셀(10b)에 기록할 때 수행하는 동작 모드이다. 도 30에 나타낸 타이밍 차트를 사용하여 기록 모드의 동작예에 대하여 설명한다. 일례로서 배선(BLf[k,h]) 및 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 정보를 기록하는 동작에 대하여 설명한다.
[기간(T21)]
기간(T21)에 있어서, 기간(T11)과 같은 동작을 수행하여, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 초기화한다. 구체적으로는 배선(PL)의 전위를 VDD로 하고, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 Vpre로 한다.
[기간(T22)]
기간(T22)에 있어서, 배선(PL)의 전위를 VSS 또는 VNN으로 하고, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 오프 상태로 한다. 또한 데이터의 기록을 수행하는 메모리 셀(10a)과 전기적으로 접속된 워드선(WLa[j])을 선택한다. 구체적으로는 워드선(WLa[j])의 전위를 VPP로 하고, 메모리 셀(10a)이 가지는 트랜지스터(M1)를 온 상태로 한다. 이에 의하여 상기 메모리 셀(10a)에서 배선(BLf[k,h])과 용량 소자(CA)가 트랜지스터(M1)를 통하여 도통 상태가 된다.
이때 이미 메모리 셀(10a)에 데이터 "1"이 저장되어 있는 경우, 용량 소자(CA)로부터 배선(BLf[k,h])에 전하가 방출됨으로써 Vpre에서 ΔV1만큼 배선(BLf[k,h])의 전위가 상승된다.
[기간(T23)]
기간(T23)에 있어서, 배선(SP)의 전위를 VDD로 하고, 배선(SN)의 전위를 VSS로 하고, 증폭 회로(133[k,h])를 동작 상태로 한다.
[기간(T24)]
기간(T24)에 있어서, 배선(CSEL)의 전위를 제어함으로써 입출력 회로(134[k,h])를 동작 상태로 한다. 이에 의하여 배선(BLf[k,h])과 배선(SALa[k])이 도통 상태가 된다. 또한 배선(BLBf[k,h])과 배선(SALb[k])이 도통 상태가 된다.
데이터 신호(WDATA)는 배선(SALa[k]) 및 배선(SALb[k])을 통하여 입출력 회로(134[k,h])에 공급된다. 배선(SALa[k]) 및 배선(SALb[k])에 데이터 신호(WDATA)에 상당하는 기록 전위를 공급함으로써 입출력 회로(134[k,h])를 통하여 배선(BLf[k,h]) 및 배선(BLBf[k,h])에 기록 전위가 공급된다. 예를 들어 메모리 셀(10a)에 데이터 "0"을 저장하는 경우, 배선(SALa[k])에 VSS를 공급하고, 배선(SALb[k])에 VDD를 공급한다.
이로써 증폭 회로(133[k,h])가 가지는 트랜지스터(Tr31) 내지 트랜지스터(Tr34)의 온 오프 상태가 반전되고, 배선(BLf[k,h])에 배선(SN)의 전위(VSS)가 공급되고, 배선(BLBf[k,h])에 배선(SP)의 전위(VDD)가 공급된다. 따라서 데이터 "0"을 나타내는 전위(VSS)에 따른 전하량이 배선(BLf[k,h])을 통하여 용량 소자(CA)에 공급되고 축적된다. 이러한 동작에 의하여 메모리 셀(10a)에 데이터를 기록할 수 있다.
[기간(T25)]
기간(T25)에 있어서, 워드선(WLa[j])에 VNN을 공급하고, 워드선(WLa[j])을 비선택 상태로 한다. 이에 의하여 메모리 셀(10a)에 기록된 전하가 유지된다.
또한 배선(CSEL)의 전위를 VSS 또는 VNN으로 함으로써 트랜지스터(Tr41), 트랜지스터(Tr42)를 오프 상태로 한다.
또한 배선(BLf[k,h])에 배선(SALa[k])의 전위가 공급된 후에는 입출력 회로(134[k,h])에서 트랜지스터(Tr41), 트랜지스터(Tr42)를 오프 상태로 하여도, 증폭 회로(133[k,h])가 동작 상태이면 배선(BLf[k,h])과 배선(BLBf[k,h])의 전위는 증폭 회로(133[k,h])에 의하여 유지된다. 따라서 트랜지스터(Tr41), 트랜지스터(Tr42)를 온 상태에서 오프 상태로 변경하는 타이밍은 워드선(WLa[j])을 선택하기 전이어도, 선택한 후이어도 좋다.
상기 동작에 의하여 메모리 셀(10a)에 데이터를 기록할 수 있다. 또한 다른 메모리 셀로의 데이터의 기록도 상기 메모리 셀(10a)과 마찬가지로 수행할 수 있다.
워드선(WLa[j])에 공급하는 VNN을 음의 전위로 함으로써 트랜지스터(M1)를 더 확실하게 오프 상태로 할 수 있다. 특히 고온 동작하에서도 데이터의 유지 시간이 긴 기억 장치를 제공할 수 있다.
[리프레시 모드]
리프레시 모드는 메모리 셀(10a)에 기록된 데이터를 유지하기 위하여 일정 기간마다 리프레시 동작(재기록 동작)을 수행하기 위한 동작 모드이다. 도 31에 나타낸 타이밍 차트를 사용하여 리프레시 모드의 동작에 대하여 설명한다. 일례로서 배선(BLf[k,h]) 및 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 기억되어 있는 정보를 다시 기록하는 동작에 대하여 설명한다. 또한 리프레시 동작도 상기 동작 모드와 같은 원리로 수행할 수 있다.
[기간(T31)]
기간(T31)에 있어서, 기간(T11)과 같은 동작을 수행하여, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 초기화한다. 구체적으로는 배선(PL)의 전위를 VDD로 하고, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 Vpre로 한다.
[기간(T32)]
기간(T32)에 있어서, 배선(PL)의 전위를 VSS 또는 VNN으로 하고, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 오프 상태로 한다. 또한 데이터의 기록을 수행하는 메모리 셀(10a)과 전기적으로 접속된 워드선(WLa[j])을 선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 VPP로 하고, 메모리 셀(10a)이 가지는 트랜지스터(M1)를 온 상태로 한다. 이에 의하여 메모리 셀(10a)에서 배선(BLf[k,h])과 용량 소자(CA)가 트랜지스터(M1)를 통하여 도통 상태가 된다.
이때 이미 메모리 셀(10a)에 데이터 "1"이 저장되어 있는 경우, 용량 소자(CA)로부터 배선(BLf[k,h])에 전하가 방출됨으로써 Vpre에서 ΔV1만큼 배선(BLf[k,h])의 전위가 상승된다.
[기간(T33)]
기간(T33)에 있어서, 배선(SP)의 전위를 VDD로 하고, 배선(SN)의 전위를 VSS로 하고, 증폭 회로(133[k,h])를 동작 상태로 한다. 증폭 회로(133[k,h])가 동작 상태가 됨으로써 배선(BLf[k,h])의 전위는 Vpre+ΔV1에서 배선(SP)의 전위(VDD)가 된다. 또한 배선(BLBf[k,h])의 전위는 Vpre에서 배선(SN)의 전위(VSS)가 된다.
[기간(T34)]
기간(T34)에 있어서, 워드선(WLa[j])에 VNN을 공급하고, 워드선(WLa[j])을 비선택 상태로 한다. 이에 의하여 배선(BLf[k,h])의 전위(VDD)에 따른 전하량이, 배선(BLf[k,h])을 통하여 메모리 셀(10a)이 가지는 용량 소자(CA)에 공급되고 축적된다.
워드선(WLa[j])에 공급하는 VNN을 음의 전위로 함으로써 트랜지스터(M1)를 더 확실하게 오프 상태로 할 수 있다. 특히 고온 동작하에서도 데이터의 유지 시간이 긴 기억 장치를 제공할 수 있다.
리프레시 모드에서는 데이터의 판독 또는 기록을 수행하지 않기 때문에 입출력 회로(134[k,h])는 오프 상태를 유지하면 된다. 따라서 리프레시 모드는 판독 모드 및 기록 모드보다 짧은 기간에 수행할 수 있다. 또한 다른 메모리 셀의 리프레시 모드도 상기 메모리 셀(10a)과 마찬가지로 수행할 수 있다.
또한 트랜지스터(M1)에는 OS 트랜지스터를 사용하는 것이 바람직하다. 상기 실시형태에서 설명한 바와 같이, OS 트랜지스터는 오프 전류가 매우 적은 트랜지스터이다. 트랜지스터(M1)에 OS 트랜지스터를 사용함으로써 일정 기간당 리프레시 동작 횟수를 저감할 수 있다. 또는 리프레시 동작을 없앨 수 있다.
[유지 모드]
유지 모드는 메모리 셀(10a)에 기록된 데이터를 유지하는 동작 모드이다. 판독 모드, 기록 모드, 및 리프레시 모드 중 어느 동작 모드에도 관여하지 않는 메모리 셀은 유지 모드로 동작하고 있다고 할 수 있다.
예를 들어 상기 동작 설명에 있어서, 기억 장치(100)가 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 대하여 판독 모드, 기록 모드, 및 리프레시 모드 중 어느 것으로 동작하고 있는 기간 중, 워드선(WLa[j+5])과 전기적으로 접속되는 메모리 셀(10a)은 유지 모드로 동작하고 있다(도 29 내지 도 31 참조).
더 구체적으로는 기억 장치(100)가 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 대하여 판독 모드, 기록 모드, 및 리프레시 모드 중 어느 것으로 동작하고 있는 기간 중, 워드선(WLa[j+5])의 전위는 VNN이다. 따라서 워드선(WLa[j+5])과 전기적으로 접속되는 메모리 셀(10a)에 포함되는 트랜지스터(M1)는 오프 상태로 유지되어 있다. 즉 유지 모드 동작 기간 중은 상기 메모리 셀(10a)에 기억되어 있는 정보가 유지된다.
트랜지스터(M1)를 더 확실하게 오프 상태로 하기 위하여 VNN은 음의 전위인 것이 바람직하다. VNN을 음의 전위로 함으로써 오(誤)기록이나 오판독이 생기기 어렵게 할 수 있다. VNN을 음의 전위로 함으로써 기억 장치(100)의 신뢰성을 높일 수 있다.
<변형예>
이어서 도 28에 나타낸 회로 구성의 변형예를 도 32에 나타내었다. 도 32는 메모리 셀(10a)로서 도 6의 (A)에 나타낸 메모리 셀을 사용한 경우의 회로 구성예이다. 따라서 도 32에 나타낸 메모리 셀(10a)은 백 게이트를 가지는 트랜지스터(M1)를 포함한다. 트랜지스터(M1)의 백 게이트는 배선(BGLa)과 전기적으로 접속된다.
배선(BGLa)은 셀 어레이(221a) 내에서 X방향(행 방향)으로 연장되고 p개 제공되어 있다(미도시). 또한 셀 어레이(221b)는 X방향(행 방향)으로 연장되는 p개의 배선(BGLb)을 가진다(미도시). 또한 본 명세서 등에서는 j개째(j는 1 이상 p 이하의 정수)의 배선(BGLa)을 배선(BGLa[j])이라고 나타내고, j개째의 배선(BGLb)을 배선(BGLb[j])이라고 나타낸다. 또한 배선(BGLa[j])은 워드선(WLa[j])과 평행하게 제공되고, 배선(BGLb[j])은 워드선(WLb[j])과 평행하게 제공되어 있다.
도 32에 있어서, 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)은 배선(BGLa[j])과 전기적으로 접속된다. 배선(BGLa[j])은 상기 메모리 셀(10a)이 가지는 트랜지스터(M1)의 백 게이트와 전기적으로 접속된다. 또한 메모리 셀(10a) 이외의 회로 구성은 도 28과 마찬가지이다.
다음으로 도 32에 나타낸 회로 구성의 동작예를 도 33 내지 도 35를 사용하여 설명한다. 상기 회로 구성에서도 도 28에 나타낸 회로 구성과 마찬가지로, 4개의 동작 모드(판독 모드, 기록 모드, 리프레시 모드, 유지 모드)로 동작할 수 있다. 설명의 반복을 줄이기 위하여 상기 동작 모드와 상이한 점에 대하여 주로 설명한다. 또한 도 33 내지 도 35에서는 배선(CSEL), 배선(SALa[k]), 및 배선(SALb[k])의 전위 변화의 기재를 생략하였다.
[판독 모드]
도 33에 나타낸 타이밍 차트를 사용하여, 배선(BLf[k,h]) 및 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 기억되어 있는 정보를 판독하는 동작에 대하여 설명한다.
[기간(T11)]
기간(T11)에 있어서, 프리차지 회로(132[k,h])를 동작시켜, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 초기화한다. 또한 배선(BGLa[j])의 전위를 전위(VBL)("VBL"이라고도 함)로 한다. VBL은 VSS보다 낮은 전위이다. 따라서 VBL은 음의 전위이다. VBL의 크기는 백 게이트 전극 측의 게이트 절연층의 두께에 따라서도 달라진다. 백 게이트 전극 측의 게이트 절연층의 두께가 프런트 게이트 전극 측의 게이트 절연층보다 두꺼운 경우, VBL은 VNN보다 크게 되는 경우가 있다. 본 실시형태에서는 VBL을 -3V로 한다.
배선(BGLa[j])에만 음의 전위를 공급하는 것에 의해서도 트랜지스터(M1)를 오프 상태로 할 수 있다. 다만 워드선(WLa[j]) 및 배선(BGLa[j])의 양쪽에 음의 전위를 공급하는 것이 바람직하다. 특히 백 게이트 전극 측의 게이트 절연층의 두께가 프런트 게이트 전극 측의 게이트 절연층보다 두꺼운 경우, 워드선(WLa[j]) 및 배선(BGLa[j])의 양쪽에 음의 전위를 공급함으로써 배선(BGLa[j])에만 음의 전위를 공급하는 경우보다 작은 VBL로 동등의 효과를 실현할 수 있다. 즉 트랜지스터(M1)에 인가되는 전계 강도를 저감할 수 있다. 따라서 트랜지스터(M1)의 신뢰성을 높일 수 있다. 또한 트랜지스터(M1)의 소비전력을 저감할 수 있다. 따라서 기억 장치(100)의 신뢰성을 높이고, 소비전력을 저감할 수 있다.
[기간(T12)]
기간(T12)에 있어서, 워드선(WLa[j])을 선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 전위(VPP)로 함으로써 메모리 셀(10a)이 가지는 트랜지스터(M1)를 온 상태로 한다. 또한 배선(BGLa[j])의 전위를 전위(VSS) 이상으로 한다. 본 실시형태에서는 배선(BGLa[j])의 전위를 전위(VSS)(0V)로 하였지만 전위(VSS)보다 높아도 좋다. 예를 들어 배선(BGLa[j])의 전위를 전위(VPP)로 하여도 좋다.
[기간(T13), 기간(T14)]
기간(T13) 및 기간(T14)에 있어서, 상기 메모리 셀(10a)에 기억되어 있는 정보를 판독한다.
[기간(T15)]
기간(T15)에 있어서, 워드선(WLa[j])을 비선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 VNN으로 한다. 또한 워드선(WLa[j])의 전위가 VNN이 되는 것에 맞추어 배선(BGLa[j])의 전위를 VBL로 한다.
또한 판독 모드로 동작하고 있는 동안, 배선(BGLa[j])의 전위를 변화시키지 않고 일정 전위를 유지하여도 좋다. 예를 들어 배선(BGLa[j])에 음의 전위를 공급하여 트랜지스터(M1)의 Vth를 플러스 방향으로 시프트시킬 수 있다. 이에 의하여 컷오프 전류를 저감할 수 있다.
또 한편으로 워드선(WLa[j])의 전위 상승에 맞추어 배선(BGLa[j])의 전위를 상승시킴으로써 트랜지스터(M1)의 동작 속도를 높일 수 있다. 따라서 판독 동작에 요구되는 시간을 단축할 수 있다. 즉 기억 장치(100)의 동작 속도를 높일 수 있다.
또한 워드선(WLa[j]) 및 배선(BGLa[j])의 양쪽의 전위를 상승시킴으로써 한쪽만의 전위를 상승시키는 경우보다 적은 전위 상승으로 동등의 동작 속도를 실현할 수 있다. 따라서 트랜지스터(M1)에 인가되는 전계 강도를 저감할 수 있기 때문에, 트랜지스터(M1)의 신뢰성을 높일 수 있다. 또한 트랜지스터(M1)의 소비전력을 저감할 수 있다. 즉 기억 장치(100)의 신뢰성을 높이고, 소비전력을 저감할 수 있다.
[기록 모드]
도 34에 나타낸 타이밍 차트를 사용하여, 배선(BLf[k,h]) 및 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 정보를 기록하는 동작에 대하여 설명한다.
[기간(T21)]
기간(T21)에 있어서, 프리차지 회로(132[k,h])를 동작시켜, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 초기화한다. 또한 배선(BGLa[j])의 전위를 전위(VBL)로 한다.
[기간(T22)]
기간(T22)에 있어서, 워드선(WLa[j])을 선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 전위(VPP)로 함으로써 메모리 셀(10a)이 가지는 트랜지스터(M1)를 온 상태로 한다. 또한 배선(BGLa[j])의 전위를 전위(VSS) 이상으로 한다.
[기간(T23), 기간(T24)]
기간(T23) 및 기간(T24)에 있어서, 상기 메모리 셀(10a)에 정보를 기록한다.
[기간(T25)]
기간(T25)에 있어서, 워드선(WLa[j])을 비선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 VNN으로 한다. 또한 워드선(WLa[j])의 전위가 VNN이 되는 것에 맞추어 배선(BGLa[j])의 전위를 VBL로 한다.
또한 기록 모드로 동작하고 있는 동안, 배선(BGLa[j])의 전위를 변화시키지 않고 일정 전위를 유지시켜도 좋다. 예를 들어 배선(BGLa[j])을 음의 전위로 함으로써 트랜지스터(M1)의 Vth를 플러스 방향으로 시프트시켜 컷오프 전류를 저감할 수 있다. 한편 워드선(WLa[j])의 전위 상승에 맞추어 배선(BGLa[j])의 전위를 상승시킴으로써 트랜지스터(M1)의 동작 속도를 높일 수 있다. 따라서 기록 동작에 요구되는 시간을 단축할 수 있다. 즉 기억 장치(100)의 동작 속도를 높일 수 있다.
[리프레시 모드]
도 35에 나타낸 타이밍 차트를 사용하여, 배선(BLf[k,h]) 및 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 기억되어 있는 정보를 다시 기록하는 동작에 대하여 설명한다.
[기간(T31)]
기간(T31)에 있어서, 프리차지 회로(132[k,h])를 동작시켜, 배선(BLf[k,h]) 및 배선(BLBf[k,h])의 전위를 초기화한다. 또한 배선(BGLa[j])의 전위를 전위(VBL)로 한다.
[기간(T32)]
기간(T32)에 있어서, 워드선(WLa[j])을 선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 전위(VPP)로 함으로써 메모리 셀(10a)이 가지는 트랜지스터(M1)를 온 상태로 한다. 또한 배선(BGLa[j])의 전위를 전위(VSS) 이상으로 한다.
[기간(T33)]
기간(T33)에 있어서, 상기 메모리 셀(10a)에 기록된 정보를 다시 기록한다.
[기간(T34)]
기간(T34)에 있어서, 워드선(WLa[j])을 비선택 상태로 한다. 구체적으로는 워드선(WLa[j])의 전위를 VNN으로 한다. 또한 배선(BGLa[j])의 전위를 VBL로 한다.
또한 리프레시 모드로 동작하고 있는 동안, 배선(BGLa[j])의 전위를 변화시키지 않고 일정 전위를 유지시켜도 좋다. 예를 들어 배선(BGLa[j])을 음의 전위로 함으로써 트랜지스터(M1)의 Vth를 플러스 방향으로 시프트시켜 컷오프 전류를 저감할 수 있다. 한편 워드선(WLa[j])의 전위 상승에 맞추어 배선(BGLa[j])의 전위를 상승시킴으로써 트랜지스터(M1)의 동작 속도를 높일 수 있다. 따라서 리프레시 동작에 요구되는 시간을 단축할 수 있다. 즉 기억 장치(100)의 동작 속도를 높일 수 있다.
[유지 모드]
상술한 바와 같이, 유지 모드는 메모리 셀(10a)에 기록된 데이터를 유지하는 동작 모드이다. 판독 모드, 기록 모드, 및 리프레시 모드 중 어느 동작 모드에도 관여하지 않는 메모리 셀은 유지 모드로 동작하고 있다고 할 수 있다.
예를 들어 상기 동작 설명에 있어서, 기억 장치(100)가 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 대하여 판독 모드, 기록 모드, 및 리프레시 모드 중 어느 것으로 동작하고 있는 기간 중, 워드선(WLa[j+5])과 전기적으로 접속되는 메모리 셀(10a)은 유지 모드로 동작하고 있다(도 33 내지 도 35 참조).
더 구체적으로는 기억 장치(100)가 워드선(WLa[j])과 전기적으로 접속되는 메모리 셀(10a)에 대하여 판독 모드, 기록 모드, 및 리프레시 모드 중 어느 것으로 동작하고 있는 기간 중, 워드선(WLa[j+5])의 전위는 VNN이고, 배선(BGLa[j+5])의 전위는 VBL이다. 따라서 워드선(WLa[j+5])과 전기적으로 접속되는 메모리 셀(10a)에 포함되는 트랜지스터(M1)는 오프 상태가 유지된다. 즉 유지 모드 동작 기간 중은 상기 메모리 셀(10a)에 기억되어 있는 정보가 유지된다.
배선(BGLa[j+5])에만 음의 전위를 공급하는 것에 의해서도 트랜지스터(M1)를 오프 상태로 할 수 있다. 다만 워드선(WLa[j+5]) 및 배선(BGLa[j+5])의 양쪽에 음의 전위를 공급하는 것이 바람직하다. 특히 백 게이트 전극 측의 게이트 절연층의 두께가 프런트 게이트 전극 측의 게이트 절연층보다 두꺼운 경우, 워드선(WLa[j+5]) 및 배선(BGLa[j+5])의 양쪽에 음의 전위를 공급함으로써 배선(BGLa[j+5])에만 음의 전위를 공급하는 경우보다 작은 VBL로 동등의 효과를 실현할 수 있다. 즉 트랜지스터(M1)에 인가되는 전계 강도를 저감할 수 있다. 따라서 트랜지스터(M1)의 신뢰성을 높일 수 있다. 또한 트랜지스터(M1)의 소비전력을 저감할 수 있다. 따라서 기억 장치(100)의 신뢰성을 높이고, 소비전력을 저감할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 기억 장치(100)의 단면 구성예에 대하여 도면을 사용하여 설명한다.
<기억 장치의 구조예>
도 36에 기억 장치(100)의 일부의 단면을 나타내었다. 도 36에 나타낸 기억 장치(100)는 기판(291) 위에 로컬 감지 증폭기 어레이(214), 셀 어레이(221a), 및 셀 어레이(221b)가 적층되어 있다. 또한 셀 어레이(221a) 및 셀 어레이(221b) 이외의 회로는 로컬 감지 증폭기 어레이(214)와 마찬가지로 기판(291) 위에 제공된다. 도 36에는 기판(291)으로서 단결정 반도체 기판(예를 들어 단결정 실리콘 기판)을 사용하는 경우를 나타내었다. 로컬 감지 증폭기 어레이(214)에 포함되는 트랜지스터는 소스, 드레인, 및 채널이 기판(291)의 일부에 형성된다. 또한 셀 어레이(221a) 및 셀 어레이(221b)에는 박막 트랜지스터(예를 들어 OS 트랜지스터)가 포함된다.
[로컬 감지 증폭기 어레이(214)]
도 36에서 로컬 감지 증폭기 어레이(214)는 기판(291) 위에 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)를 가진다. 도 36에서는 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널 길이 방향의 단면을 나타내었다.
상술한 바와 같이, 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널은 기판(291)의 일부에 형성된다. 집적 회로에 고속 동작이 요구되는 경우에는 기판(291)으로서 단결정 반도체 기판을 사용하는 것이 바람직하다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)는 소자 분리층(292)에 의하여 다른 트랜지스터와 전기적으로 분리된다. 소자 분리층의 형성은 LOCOS(Local Oxidation of Silicon)법이나, STI(Shallow Trench Isolation)법 등을 사용할 수 있다.
또한 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c) 위에 절연층(293), 절연층(235), 절연층(237)이 제공되고, 절연층(237) 내에 전극(238)이 매설되어 있다. 전극(238)은 콘택트 플러그(236)를 통하여 트랜지스터(233a)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다.
또한 전극(238) 및 절연층(237) 위에, 절연층(239), 절연층(240), 및 절연층(241)이 제공되고, 절연층(239), 절연층(240), 및 절연층(241) 내에 전극(242)이 매설되어 있다. 전극(242)은 전극(238)과 전기적으로 접속된다.
또한 전극(242) 및 절연층(241) 위에 절연층(243) 및 절연층(244)이 제공되고, 절연층(243) 및 절연층(244) 내에 전극(245)이 매설되어 있다. 전극(245)은 전극(242)과 전기적으로 접속된다.
또한 전극(245) 및 절연층(244) 위에 절연층(246) 및 절연층(247)이 제공되고, 절연층(246) 및 절연층(247) 내에 전극(249)이 매설되어 있다. 전극(249)은 전극(245)과 전기적으로 접속된다.
또한 전극(249) 및 절연층(247) 위에 절연층(248) 및 절연층(250)이 제공되고, 절연층(248) 및 절연층(250) 내에 전극(251)이 매설되어 있다. 전극(251)은 전극(249)과 전기적으로 접속된다.
[셀 어레이(221a)]
셀 어레이(221a)는 로컬 감지 증폭기 어레이(214) 위에 제공된다. 도 36에 있어서, 셀 어레이(221a)는 트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b)를 가진다. 도 36은 트랜지스터(368a) 및 트랜지스터(368b)의 채널 길이 방향의 단면을 나타낸 것이다. 또한 트랜지스터(368a) 및 트랜지스터(368b)는 백 게이트를 가지는 트랜지스터이다.
트랜지스터(368a) 및 트랜지스터(368b)의 반도체층에 금속 산화물의 1종인 산화물 반도체를 사용하는 것이 바람직하다. 즉 트랜지스터(368a) 및 트랜지스터(368b)에 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(368a) 및 트랜지스터(368b)는 절연층(361) 및 절연층(362) 위에 제공되어 있다. 또한 절연층(362) 위에 절연층(363) 및 절연층(364)이 제공되어 있다. 트랜지스터(368a) 및 트랜지스터(368b)의 백 게이트는 절연층(363) 및 절연층(364) 내에 매설되어 있다. 절연층(364) 위에 절연층(365) 및 절연층(366)이 제공되어 있다. 또한 전극(367)이 절연층(361) 내지 절연층(366) 내에 매설되어 있다. 전극(367)은 전극(251)과 전기적으로 접속되어 있다.
또한 트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b) 위에 절연층(371), 절연층(372), 및 절연층(373)이 형성되고, 절연층(373) 위에 전극(375)이 형성되어 있다. 전극(375)은 콘택트 플러그(374)를 통하여 전극(367)과 전기적으로 접속된다.
또한 전극(375) 위에 절연층(376), 절연층(377), 절연층(378), 및 절연층(379)이 제공되어 있다. 또한 전극(380)이 절연층(376) 내지 절연층(379) 내에 매설되어 있다. 전극(380)은 전극(375)과 전기적으로 접속되어 있다.
또한 전극(380) 및 절연층(379) 위에 절연층(381) 및 절연층(382)이 제공되고, 절연층(381) 및 절연층(382) 내에 전극(383)이 매설되어 있다. 전극(383)은 전극(380)과 전기적으로 접속된다.
[셀 어레이(221b)]
셀 어레이(221b)는 셀 어레이(221a) 위에 제공된다. 도 36에 있어서, 셀 어레이(221b)는 트랜지스터(538a), 트랜지스터(538b), 용량 소자(539a), 및 용량 소자(539b)를 가진다. 도 36에는 트랜지스터(538a) 및 트랜지스터(538b)의 채널 길이 방향의 단면을 나타내었다. 또한 트랜지스터(538a) 및 트랜지스터(538b)는 백 게이트를 가지는 트랜지스터이다.
트랜지스터(538a) 및 트랜지스터(538b)의 반도체층에 금속 산화물의 1종인 산화물 반도체를 사용하는 것이 바람직하다. 즉 트랜지스터(538a) 및 트랜지스터(538b)에 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(538a) 및 트랜지스터(538b)는 절연층(563) 및 절연층(532) 위에 제공되어 있다. 또한 절연층(532) 위에 절연층(533) 및 절연층(534)이 제공되어 있다. 트랜지스터(538a) 및 트랜지스터(538b)의 백 게이트는 절연층(533) 및 절연층(534) 내에 매설되어 있다. 절연층(534) 위에 절연층(535) 및 절연층(536)이 제공되어 있다. 또한 전극(537)이 절연층(563) 내지 절연층(536) 내에 매설되어 있다. 전극(537)은 전극(383)과 전기적으로 접속되어 있다.
또한 트랜지스터(538a), 트랜지스터(538b), 용량 소자(539a), 및 용량 소자(539b) 위에 절연층(541), 절연층(562), 및 절연층(543)이 형성되고, 절연층(543) 위에 전극(545)이 형성되어 있다. 전극(545)은 콘택트 플러그(564)를 통하여 전극(537)과 전기적으로 접속된다.
또한 전극(545) 위에 절연층(566), 절연층(567), 및 절연층(548)이 제공되어 있다. 또한 전극(549)이 절연층(566) 내지 절연층(548) 내에 매설되어 있다. 전극(549)은 전극(545)을 통하여 콘택트 플러그(564)와 전기적으로 접속되어 있다.
또한 전극(549) 및 절연층(548) 위에 절연층(550) 및 절연층(561)이 제공되어 있다. 절연층(561) 위에 절연층(553)이 제공되어 있다.
<변형예>
도 37에 기억 장치(100A)의 일부의 단면을 나타내었다. 기억 장치(100A)는 기억 장치(100)의 변형예이다. 기억 장치(100A)는 로컬 감지 증폭기 어레이(214A), 셀 어레이(221a), 및 셀 어레이(221b)를 가진다. 로컬 감지 증폭기 어레이(214A), 셀 어레이(221a), 및 셀 어레이(221b)는 기판(291) 위에 이 순으로 제공된다. 기억 장치(100A)에서는 기판(291)으로서 절연성 기판(예를 들어 유리 기판)을 사용한다.
로컬 감지 증폭기 어레이(214A)는 트랜지스터(268a), 트랜지스터(268b), 용량 소자(269a), 및 용량 소자(269b)를 가진다. 로컬 감지 증폭기 어레이(214A)에 포함되는 트랜지스터에 박막 트랜지스터(예를 들어 OS 트랜지스터)를 사용한다. 셀 어레이(221a) 및 셀 어레이(221b)는 상기와 같은 식으로 제작할 수 있다.
로컬 감지 증폭기 어레이(214A)에 포함되는 트랜지스터를 모두 OS 트랜지스터로 함으로써, 로컬 감지 증폭기 어레이(214A)를 단극성의 집적 회로로 할 수 있다. 기억 장치(100A)에 포함되는 트랜지스터를 모두 OS 트랜지스터로 함으로써, 기억 장치(100A)를 단극성의 기억 장치로 할 수 있다.
<구성 재료에 대하여>
[기판]
기판으로서 사용하는 재료에는 큰 제한이 없지만, 적어도 이후의 가열 처리를 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 기판으로서 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판 등을 사용할 수 있다. 또한 SOI 기판이나 반도체 기판 위에 변형 트랜지스터나 FIN형 트랜지스터 등의 반도체 소자가 제공된 것 등을 사용할 수도 있다. 또는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 즉 기판은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다.
또한 기판으로서 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수도 있다. 또한 기판으로서 가요성 기판(플렉시블 기판)을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후 박리하여 가요성 기판으로 전치(轉置)하여도 좋다. 또한 제작 기판으로부터 박리하여 가요성 기판으로 전치하기 위하여 제작 기판과 트랜지스터나 용량 소자 등 사이에 박리층을 제공하면 좋다.
가요성 기판으로서는 예를 들어 금속, 합금, 수지, 또는 유리, 혹은 이들의 섬유 등을 사용할 수 있다. 기판에 사용하는 가요성 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 기판에 사용하는 가요성 기판은 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히 아라미드는 선팽창률이 낮기 때문에, 가요성 기판으로서 적합하다.
[절연층]
절연층에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄실리케이트 등에서 선택된 재료를 단층으로 또는 적층하여 사용한다. 또한 산화물 재료, 질화물 재료, 산화질화물 재료, 질화산화물 재료 중 복수의 재료를 혼합한 재료를 사용하여도 좋다.
또한 본 명세서 등에서 질화산화물이란 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한 각 원소의 함유량은 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
또한 반도체층으로서 금속 산화물의 1종인 산화물 반도체를 사용하는 경우에는 반도체층 내의 수소 농도의 증가를 방지하기 위하여 절연층 내의 수소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 수소 농도를 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히 반도체층과 접하는 절연층의 수소 농도를 저감하는 것이 바람직하다.
또한 반도체층 내의 질소 농도의 증가를 방지하기 위하여 절연층 내의 질소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 질소 농도를 SIMS에서 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 절연층 중 적어도 반도체층과 접하는 영역은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)으로 관찰되는 시그널이 적은 것이 바람직하다. 예를 들어 상술한 시그널로서는 g값이 2.001에서 관찰되는 E' 센터를 들 수 있다. 또한 E' 센터는 실리콘의 댕글링 본드에 기인한다. 예를 들어 절연층으로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우, E' 센터 기인의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화질화 실리콘층을 사용하면 좋다.
또한 상술한 시그널 외에 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 N의 핵스핀에 의하여 3개의 시그널로 분열되어 있고, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 및 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)에서 관찰된다.
예를 들어 절연층으로서, 이산화질소(NO2)에 기인하는 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하는 것이 적합하다.
또한 이산화질소(NO2)를 포함하는 질소 산화물(NOx)은 절연층 내에 준위를 형성한다. 상기 준위는 산화물 반도체층의 에너지 갭 내에 위치한다. 그러므로 질소 산화물(NOx)이 절연층과 산화물 반도체층의 계면으로 확산되면, 상기 준위가 절연층 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층과 산화물 반도체층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킨다. 따라서 절연층으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연층으로서는 예를 들어 산화질화 실리콘층을 사용할 수 있다. 상기 산화질화 실리콘층은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서, 질소 산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한 상기 암모니아의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 많은 절연층을 사용함으로써 질소 산화물(NOx)이 저감된다.
또한 산화물 반도체층에 접하는 절연층 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연층을 사용하여 형성하는 것이 바람직하다. 구체적으로는 절연층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서 수행되는 TDS에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연층을 사용하는 것이 바람직하다. 또한 본 명세서 등에서 가열에 의하여 방출되는 산소를 "과잉 산소"라고도 한다.
또한 과잉 산소를 포함하는 절연층은 절연층에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 산화성 분위기하에서의 열처리나 플라스마 처리 등으로 수행할 수 있다. 또는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여 산소를 첨가하여도 좋다. 산소를 첨가하는 처리에 사용하는 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 또는 오존 가스 등 산소를 포함하는 가스를 들 수 있다. 또한 본 명세서에서는 산소를 첨가하는 처리를 "산소 도핑 처리"라고도 한다. 산소 도핑 처리는 기판을 가열하여 수행하여도 좋다.
또한 절연층으로서 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등, 내열성을 가지는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 보론 유리) 등을 사용할 수 있다. 또한 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층을 형성하여도 좋다.
또한 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한 유기기는 플루오로기를 가져도 좋다.
절연층의 형성 방법은 특별히 한정되지 않는다. 또한 절연층에 사용하는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 이 경우 절연층의 소성 공정과 다른 열처리 공정을 겸함으로써, 효율적으로 트랜지스터를 제작할 수 있게 된다.
[전극]
전극을 형성하기 위한 도전성 재료로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상술한 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 질소를 포함하는 도전성 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 반도체층에 산화물 반도체를 사용하고, 게이트 전극으로서 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 경우에는 산소를 포함하는 도전성 재료를 반도체층 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 반도체층 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 반도체층에 공급되기 쉬워진다.
또한 전극으로서는 예를 들어 텅스텐, 폴리실리콘 등의 매립성이 높은 도전성 재료를 사용하면 좋다. 또한 매립성이 높은 도전성 재료와, 타이타늄층, 질화 타이타늄층, 질화 탄탈럼층 등의 배리어층(확산 방지층)을 조합하여 사용하여도 좋다. 또한 전극을 "콘택트 플러그"라고 하는 경우가 있다.
특히 게이트 절연층과 접하는 전극에 불순물이 투과하기 어려운 도전성 재료를 사용하는 것이 바람직하다. 불순물이 투과하기 어려운 도전성 재료로서, 예를 들어 질화 탄탈럼을 들 수 있다.
절연층에 불순물이 투과하기 어려운 절연성 재료를 사용하고, 전극에 불순물이 투과하기 어려운 도전성 재료를 사용함으로써, 트랜지스터로의 불순물의 확산을 더 억제할 수 있다. 따라서 트랜지스터의 신뢰성을 더 높일 수 있다. 즉 기억 장치의 신뢰성을 더 높일 수 있다.
[반도체층]
반도체층으로서, 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어 실리콘이나 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나 유기 반도체 등을 사용할 수 있다.
또한 반도체층으로서 유기 반도체를 사용하는 경우에는 방향족 고리를 가지는 저분자 유기 재료나 π전자 공액 도전성 고분자 등을 사용할 수 있다. 예를 들어 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 폴리파라페닐렌바이닐렌 등을 사용할 수 있다.
또한 반도체층을 적층하여도 좋다. 반도체층을 적층하는 경우에는 각각 상이한 결정 상태를 가지는 반도체를 사용하여도 좋고, 각각 상이한 반도체 재료를 사용하여도 좋다.
또한 산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 반도체층에 산화물 반도체를 사용하면 오프 전류가 매우 적은 트랜지스터를 실현할 수 있다. 구체적으로는 소스와 드레인 사이의 전압이 3.5V, 실온(대표적으로는 25℃)하에서 채널 폭 1㎛당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉 온 오프비를 20자릿수 이상으로 할 수도 있다. 또한 반도체층에 산화물 반도체를 사용한 트랜지스터는 소스와 드레인 사이의 절연 내압이 높다. 따라서 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 트랜지스터를 제공할 수 있다. 또한 신뢰성이 양호한 기억 장치 등을 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 기억 장치 등을 제공할 수 있다.
또한 본 명세서 등에서 채널이 형성되는 반도체층에 결정성을 가지는 실리콘을 사용한 트랜지스터를 "결정성 Si 트랜지스터"라고도 한다.
결정성 Si 트랜지스터는 OS 트랜지스터보다 비교적 높은 이동도를 얻기 쉽다. 한편, 결정성 Si 트랜지스터는 OS 트랜지스터와 같은 매우 적은 오프 전류의 실현이 어렵다. 따라서 반도체층에 사용하는 반도체 재료는 목적이나 용도에 따라 적절히 사용하는 것이 중요하다. 예를 들어 목적이나 용도에 따라 OS 트랜지스터와 결정성 Si 트랜지스터 등을 조합하여 사용하여도 좋다.
반도체층으로서 산화물 반도체층을 사용하는 경우에는 산화물 반도체층을 스퍼터링법으로 형성하는 것이 바람직하다. 산화물 반도체층은 스퍼터링법으로 형성하면 산화물 반도체층의 밀도를 높일 수 있기 때문에 적합하다. 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스를 사용하면 좋다. 또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어 스퍼터링 가스로서 사용하는 산소 가스나 희가스는 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용한다. 고순도화된 스퍼터링 가스를 사용하여 성막함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 장치가 가지는 성막실 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 성막실 내를 고진공(5×10-7Pa부터 1×10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히 스퍼터링 장치의 대기 시에서의 성막실 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하로 하는 것이 바람직하고, 5×10-5Pa 이하로 하는 것이 더 바람직하다.
[금속 산화물]
금속 산화물의 1종인 산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한 본 명세서 등에서 CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한 CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하 In층)과 원소 M, 아연, 및 산소를 가지는 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 가지고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[금속 산화물을 가지는 트랜지스터]
이어서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 낮추는 경우에는 금속 산화물막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어 금속 산화물은 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물의 트랩 준위에 포획된 전하는 소실될 때까지 필요한 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 가지는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한 금속 산화물 내의 불순물 농도를 저감하기 위해서는 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로 금속 산화물에서의 실리콘이나 탄소의 농도와 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 금속 산화물에 질소가 포함되면, 캐리어인 전자가 생성되고 캐리어 밀도가 증가하므로 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서 상기 금속 산화물에서, 채널 형성 영역의 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 금속 산화물 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함된 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물 농도가 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
<성막 방법에 대하여>
절연층을 형성하기 위한 절연성 재료, 전극을 형성하기 위한 도전성 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD(low pressure CVD)법, APCVD(atmospheric pressure CVD)법 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, PLD(Pulsed Laser Deposition)법, 딥법(dipping method), 스프레이 도포법, 액적 토출법(잉크젯법 등), 또는 인쇄법(스크린 인쇄, 오프셋 인쇄 등)을 사용하여 형성할 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. MOCVD법, ALD법, 또는 열 CVD법 등 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 대미지가 생기기 어렵다. 예를 들어 기억 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때 축적된 전하로 인하여 기억 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 성막 방법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 기억 장치의 수율을 높일 수 있다. 또한 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히 ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서 기억 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법으로 성막하는 경우에는 재료 가스로서 염소를 포함하지 않는 가스를 사용하는 것이 바람직하다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 상기 실시형태에 나타낸 기억 장치 등에 사용할 수 있는 트랜지스터의 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 38의 (A), (B), 및 (C)를 사용하여 트랜지스터(510A)의 구조예에 대하여 설명한다. 도 38의 (A)는 트랜지스터(510A)의 상면도이다. 도 38의 (B)는 도 38의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 38의 (C)는 도 38의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 38의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 38의 (A), (B), 및 (C)에는 트랜지스터(510A)와, 층간막으로서 기능하는 절연층(511), 절연층(512), 절연층(514), 절연층(516), 절연층(580), 절연층(582), 및 절연층(584)을 나타내었다. 또한 트랜지스터(510A)와 전기적으로 접속되고, 콘택트 플러그로서 기능하는 도전층(546)(도전층(546a) 및 도전층(546b))과, 배선으로서 기능하는 도전층(503)을 나타내었다.
트랜지스터(510A)는 제 1 게이트 전극으로서 기능하는 도전층(560)(도전층(560a) 및 도전층(560b))과, 제 2 게이트 전극으로서 기능하는 도전층(505)(도전층(505a) 및 도전층(505b))과, 제 1 게이트 절연막으로서 기능하는 절연층(550)과, 제 2 게이트 절연층으로서 기능하는 절연층(521), 절연층(522), 및 절연층(524)과 채널이 형성되는 영역을 가지는 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전층(542a)과 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층(542b)과, 절연층(574)을 가진다.
또한 도 38에 나타내어진 트랜지스터(510A)에서는 산화물(530c), 절연층(550), 및 도전층(560)이 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재하여 배치된다. 또한 산화물(530c), 절연층(550), 및 도전층(560)은 도전층(542a)과 도전층(542b) 사이에 배치된다.
절연층(511) 및 절연층(512)은 층간막으로서 기능한다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연층을 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연층에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연층을 질화 처리하여도 좋다. 상기 절연층에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
예를 들어 절연층(511)은 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 따라서 절연층(511)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 예를 들어 절연층(511)으로서 산화 알루미늄이나 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연층(511)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어 절연층(512)은 절연층(511)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
도전층(503)은 절연층(512)에 매립되도록 형성된다. 여기서 도전층(503)의 상면의 높이와 절연층(512)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전층(503)에서는 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전층(503)을 2층 이상의 다층막 구조로 하여도 좋다. 또한 도전층(503)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(510A)에서, 도전층(560)은 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전층(505)은 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 그 경우, 도전층(505)에 인가하는 전위를 도전층(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(510A)의 문턱 전압을 제어할 수 있다. 특히 도전층(505)에 음의 전위를 인가함으로써, 트랜지스터(510A)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서 도전층(505)에 음의 전위를 인가한 것이 인가하지 않은 경우보다 도전층(560)에 인가되는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 예를 들어 도전층(505)과 도전층(560)을 중첩시켜 제공함으로써, 도전층(560) 및 도전층(505)에 전위를 인가한 경우, 도전층(560)으로부터 발생되는 전계와 도전층(505)으로부터 발생되는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉 제 1 게이트 전극으로서의 기능을 가지는 도전층(560)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전층(505)의 전계에 의하여 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연층(514) 및 절연층(516)은 절연층(511) 또는 절연층(512)과 마찬가지로 층간막으로서 기능한다. 예를 들어 절연층(514)은 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연층(514)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다. 또한 예를 들어 절연층(516)은 절연층(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
제 2 게이트로서 기능하는 도전층(505)은 절연층(514) 및 절연층(516)의 개구의 내벽에 접하여 도전층(505a)이 형성되고, 더 내측에 도전층(505b)이 형성되어 있다. 여기서 도전층(505a) 및 도전층(505b)의 상면의 높이와 절연층(516)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(510A)에서는 도전층(505a) 및 도전층(505b)을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전층(505)은 단층, 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
여기서 도전층(505a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
예를 들어 도전층(505a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(505b)이 산화되어 도전율이 저하하는 것을 억제할 수 있다.
또한 도전층(505)이 배선의 기능을 겸하는 경우, 도전층(505b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 그 경우, 도전층(503)은 반드시 제공될 필요는 없다. 또한 도전층(505b)을 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연층(521), 절연층(522), 및 절연층(524)은 제 2 게이트 절연층으로서의 기능을 가진다.
또한 절연층(522)은 배리어성을 가지는 것이 바람직하다. 절연층(522)이 배리어성을 가짐으로써, 트랜지스터(510A)의 주변부로부터 트랜지스터(510A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연층(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연층을 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연층으로서 기능하는 절연층에 high-k 재료를 사용함으로써, 물리적 막 두께가 유지되면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
예를 들어 절연층(521)은 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연층을 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연층(521)을 얻을 수 있다.
또한 도 38에서는 제 2 게이트 절연층으로서 3층의 적층 구조를 나타내었지만, 단층, 또는 2층 이상의 적층 구조로 하여도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 가지는 산화물(530)은 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 산화물(530c)을 가진다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 산화물(530)로서 상기 실시형태에 나타낸 금속 산화물의 1종인 산화물 반도체를 사용할 수 있다.
또한 산화물(530c)은 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재하여 제공되는 것이 바람직하다. 절연층(574)이 배리어성을 가지는 경우, 절연층(580)으로부터의 불순물이 산화물(530)로 확산되는 것을 억제할 수 있다.
도전층(542)은 한쪽이 소스 전극으로서 기능하고 다른 쪽이 드레인 전극으로서 기능한다.
도전층(542a)과 도전층(542b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 특히 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성이 있고, 또한 내산화성이 높기 때문에 바람직하다.
또한 도 38에는 단층 구조를 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 질화 탄탈럼막과 텅스텐막을 적층하면 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도전층(542) 위에 배리어층을 제공하여도 좋다. 배리어층에는 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여 절연층(574)을 성막할 때 도전층(542)이 산화되는 것을 억제할 수 있다.
배리어층에는 예를 들어 금속 산화물을 사용할 수 있다. 특히 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대하여 배리어성이 있는 절연막을 사용하는 것이 바람직하다. 또한 CVD법으로 형성한 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써, 도전층(542)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 도전층(542)에 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연층(550)은 제 1 게이트 절연층으로서 기능한다. 절연층(550)은 절연층(580)에 제공된 개구부 내에 산화물(530c) 및 절연층(574)을 개재하여 제공되는 것이 바람직하다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 그 경우, 절연층(550)은 제 2 게이트 절연층과 마찬가지로, 적층 구조로 하여도 좋다. 게이트 절연층으로서 기능하는 절연층을 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리적 막 두께가 유지되면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전층(560)은 도전층(560a) 및 도전층(560a) 위의 도전층(560b)을 가진다. 도전층(560a)에는 도전층(505a)과 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(560a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 재료 선택성을 향상할 수 있다. 즉 도전층(560a)을 가짐으로써, 도전층(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전층(560a)으로서, 산화물(530)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전층(560b)을 스퍼터링법으로 성막함으로써, 도전층(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전층(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전층(560)은 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전층(560b)은 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연층(580)과 트랜지스터(510A) 사이에 절연층(574)을 배치한다. 절연층(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 산화물(530c), 절연층(550)을 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연층(580)이 가지는 과잉 산소로 인하여 도전층(560)이 산화되는 것을 억제할 수 있다.
절연층(580), 절연층(582), 및 절연층(584)은 층간막으로서 기능한다.
절연층(582)은 절연층(514)과 마찬가지로, 물 또는 수소 등의 불순물이 외부로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한 절연층(582)에 저항률이 1×1010 이상 1×1015Ωcm 이하인 절연 재료를 사용함으로써, 성막 시 또는 에칭 시 등에 생기는 플라스마 대미지를 저감할 수 있다. 예를 들어 절연층(582)으로서 저항률이 1×1014Ωcm 이하, 바람직하게는 1×1013Ωcm 이하의 질화 실리콘을 사용하면 좋다. 또한 절연층(582)에 한정되지 않고 다른 절연층에 저항률이 1×1010 이상 1×1015Ωcm 이하인 절연 재료를 사용하여도 좋다. 예를 들어 절연층(584), 절연층(580), 절연층(524), 및/또는 절연층(516)에 저항률이 1×1014Ωcm 이하, 바람직하게는 1×1013Ωcm 이하의 질화 실리콘을 사용하여도 좋다.
또한 절연층(580) 및 절연층(584)은 절연층(516)과 마찬가지로, 절연층(582)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 트랜지스터(510A)는 절연층(580), 절연층(582), 및 절연층(584)에 매립된 도전층(546) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다.
또한 도전층(546)의 재료로서는 도전층(505)과 마찬가지로, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로, 또는 적층하여 사용할 수 있다. 예를 들어 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
예를 들어 도전층(546)으로서는 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는 전기 특성의 변동을 억제하고, 안정된 전기 특성을 가지면서 신뢰성을 향상시킨 반도체 장치를 제공할 수 있다.
또한 필요에 따라 백 게이트 전극으로서 기능할 수 있는 도전층(505)과, 배선으로서 기능하는 도전층(503)을 생략하여도 좋다. 도 45의 (A) 내지 (C)에 나타낸 트랜지스터(510Aa)는 트랜지스터(510A)에서 도전층(505)과 도전층(503)을 뺀 구성을 가진다.
도 45의 (A)는 트랜지스터(510Aa)의 상면도이다. 도 45의 (B)는 도 45의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 45의 (C)는 도 45의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 45의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
<트랜지스터의 구조예 2>
도 39의 (A), (B), 및 (C)를 사용하여 트랜지스터(510B)의 구조예에 대하여 설명한다. 도 39의 (A)는 트랜지스터(510B)의 상면도이다. 도 39의 (B)는 도 39의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 39의 (C)는 도 39의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 39의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510B)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 39의 (A) 내지 (C)에서는 도전층(542)(도전층(542a) 및 도전층(542b))을 제공하지 않고, 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한 산화물(530b)과 절연층(574) 사이에 절연층(573)을 가진다.
도 39에 나타내어진 영역(531)(영역(531a) 및 영역(531b))은 산화물(530b)에 상기 원소가 첨가된 영역이다. 영역(531)은 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는 산화물(530b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하고, 상기 산화물(530b)을 저저항화시키는 원소를 첨가하면 좋다. 즉 산화물(530)이 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(531)이 형성된다. 또한 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한 산화물(530)을 저저항화시키하는 원소로서는 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 원소 등을 사용하여도 좋다. 희가스 원소의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
특히 붕소 및 인은 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용할 수 있어, 설비 투자를 억제할 수 있다.
이어서, 산화물(530b) 및 더미 게이트 위에 절연층(573)이 되는 절연막 및 절연층(574)이 되는 절연막을 성막하여도 좋다. 절연층(573)이 되는 절연막 및 절연층(574)을 적층하여 제공함으로써, 영역(531)과 산화물(530c) 및 절연층(550)이 중첩되는 영역을 제공할 수 있다.
구체적으로는 절연층(574)이 되는 절연막 위에 절연층(580)이 되는 절연막을 제공한 후, 절연층(580)이 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연층(580)이 되는 절연막의 일부를 제거하여, 더미 게이트를 노출시킨다. 이어서, 더미 게이트를 제거할 때, 더미 게이트와 접하는 절연층(573)의 일부도 제거하면 좋다. 따라서 절연층(580)에 제공된 개구부의 측면에는 절연층(574) 및 절연층(573)이 노출되고, 상기 개구부의 저면에는 산화물(530b)에 제공된 영역(531)의 일부가 노출된다. 다음으로 상기 개구부에 산화물(530c)이 되는 산화막, 절연층(550)이 되는 절연막, 및 도전층(560)이 되는 도전막을 순차적으로 성막한 후, 절연층(580)이 노출될 때까지 CMP 처리 등에 의하여 산화물(530c)이 되는 산화막, 절연층(550)이 되는 절연막, 및 도전층(560)이 되는 도전막의 일부를 제거함으로써, 도 39에 나타내어진 트랜지스터를 형성할 수 있다.
또한 절연층(573) 및 절연층(574)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 39에 나타내어진 트랜지스터는 기존의 장치를 전용할 수 있고, 또한 도전층(542)을 제공하지 않기 때문에 비용의 저감을 도모할 수 있다.
또한 필요에 따라 백 게이트 전극으로서 기능할 수 있는 도전층(505)과, 배선으로서 기능하는 도전층(503)을 생략하여도 좋다. 도 46의 (A) 내지 (C)에 나타낸 트랜지스터(510Ba)는 트랜지스터(510B)에서 도전층(505)과 도전층(503)을 뺀 구성을 가진다.
도 46의 (A)는 트랜지스터(510Ba)의 상면도이다. 도 46의 (B)는 도 46의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 46의 (C)는 도 46의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 46의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
<트랜지스터의 구조예 3>
도 40의 (A), (B), 및 (C)를 사용하여 트랜지스터(510C)의 구조예에 대하여 설명한다. 도 40의 (A)는 트랜지스터(510C)의 상면도이다. 도 40의 (B)는 도 40의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 40의 (C)는 도 40의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 40의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510C)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(510A)와 상이한 점에 대하여 주로 설명한다.
트랜지스터(510C)는 도전층(542)(도전층(542a) 및 도전층(542b))과, 산화물(530c), 절연층(550), 산화물(551), 및 도전층(560)이 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한 제어성이 높은 트랜지스터를 제공할 수 있다.
제 1 게이트 전극으로서 기능하는 도전층(560)은 도전층(560a) 및 도전층(560a) 위의 도전층(560b)을 가진다. 도전층(560a)에는 도전층(505a)과 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(560a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 재료 선택성을 향상할 수 있다. 즉 도전층(560a)을 가짐으로써, 도전층(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
또한 트랜지스터의 Vth를 조정하기 위하여 도전층(560a)에 사용하는 재료를, 일함수를 고려하여 결정하여도 좋다. 예를 들어 도전층(560a)을 질화 타이타늄으로, 도전층(560b)을 텅스텐으로 형성하여도 좋다. 도전층(560a) 및 도전층(560b)은 스퍼터링법, CVD법, 또는 AFM법 등 기지의 성막 방법으로 형성하면 좋다. 또한 질화 타이타늄을 CVD법으로 성막하는 경우의 성막 온도는 380℃ 이상 500℃ 이하가 바람직하고, 400℃ 이상 450℃ 이하가 더 바람직하다.
산화물(551)은 다른 절연층과 같은 재료를 사용하여 형성하여도 좋다. 또한 산화물(551)로서 과잉 산소를 포함하는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네어디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 한 종류 또는 복수 종류) 등의 금속 산화물을 사용하여도 좋다. 예를 들어 산화물(551)로서 In-Ga-Zn 산화물을 스퍼터링법으로 성막한다. 구체적으로는 예를 들어 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 산소를 포함하는 스퍼터링 가스를 사용하여 성막한다. 산화물(551)을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 포함되는 산소의 유량비는 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다.
스퍼터링 가스에 산소를 포함하는 가스를 사용함으로써 산화물(551)뿐만 아니라 산화물(551)의 피형성면인 절연층(550)에 산소를 공급할 수 있다. 또한 스퍼터링 가스에 포함되는 산소의 유량비를 크게 함으로써, 절연층(550)으로의 산소 공급량을 늘릴 수 있다.
또한 절연층(550) 위에 산화물(551)을 제공함으로써 절연층(550)에 포함되는 과잉 산소가 도전층(560)으로 확산되기 어려워진다. 따라서 트랜지스터의 신뢰성을 높일 수 있다. 또한 산화물(551)은 목적 등에 따라서는 생략되는 경우가 있다.
또한 도전층(560)의 상면 및 측면, 절연층(550)의 측면, 및 산화물(530c)의 측면을 덮도록 절연층(574)을 제공하는 것이 바람직하다. 또한 절연층(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연층(574)을 제공함으로써, 도전층(560)의 산화를 억제할 수 있다. 또한 절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 트랜지스터(510C)로 확산되는 것을 억제할 수 있다.
또한 도전층(546)과 절연층(580) 사이에 배리어성을 가지는 절연층(576)(절연층(576a) 및 절연층(576b))을 배치하여도 좋다. 절연층(576)을 제공함으로써, 절연층(580)의 산소가 도전층(546)과 반응하고, 도전층(546)이 산화되는 것을 억제할 수 있다.
또한 배리어성을 가지는 절연층(576)을 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 도전층(546)에, 산소를 흡수하는 성질을 가지면서 도전성이 높은 금속 재료를 사용할 수 있다.
또한 필요에 따라 백 게이트 전극으로서 기능할 수 있는 도전층(505)과, 배선으로서 기능하는 도전층(503)을 생략하여도 좋다. 도 47의 (A) 내지 (C)에 나타낸 트랜지스터(510Ca)는 트랜지스터(510C)에서 도전층(505)과 도전층(503)을 뺀 구성을 가진다.
도 47의 (A)는 트랜지스터(510Ca)의 상면도이다. 도 47의 (B)는 도 47의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 47의 (C)는 도 47의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 47의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
<트랜지스터의 구조예 4>
도 41의 (A), (B), 및 (C)를 사용하여 트랜지스터(510D)의 구조예에 대하여 설명한다. 도 41의 (A)는 트랜지스터(510D)의 상면도이다. 도 41의 (B)는 도 41의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 41의 (C)는 도 41의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 41의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510D)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(510A)와 상이한 점에 대하여 주로 설명한다.
도 41에 나타내어진 트랜지스터(510D)는 도전층(542a)과 산화물(530b) 사이에 도전층(547a)이 배치되고, 도전층(542b)과 산화물(530b) 사이에 도전층(547b)이 배치되어 있다. 여기서 도전층(542a)(도전층(542b))은 도전층(547a)(도전층(547b))의 상면 및 도전층(560) 측의 측면을 넘어 연장되고, 산화물(530b)의 상면과 접하는 영역을 가진다. 여기서 도전층(547)은 도전층(542)에 사용할 수 있는 도전체를 사용하면 좋다. 또한 도전층(547)의 막 두께는 적어도 도전층(542)보다 두꺼운 것이 바람직하다.
도 41에 나타내어진 트랜지스터(510D)는 상기와 같은 구성을 가짐으로써, 트랜지스터(510A)보다 도전층(542)을 도전층(560)에 가깝게 할 수 있다. 또는 도전층(542a)의 단부 및 도전층(542b)의 단부와 도전층(560)을 중첩시킬 수 있다. 이로써 트랜지스터(510D)의 실질적인 채널 길이를 짧게 하여, 온 전류 및 주파수 특성의 향상을 도모할 수 있다.
또한 도전층(547a)(도전층(547b))은 도전층(542a)(도전층(542b))과 중첩시켜 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전층(546a)(도전층(546b))을 매립하는 개구를 형성하는 에칭에서, 도전층(547a)(도전층(547b))이 스토퍼로서 기능하고 산화물(530b)이 오버 에칭되는 것을 방지할 수 있다.
또한 도 41에 나타내어진 트랜지스터(510D)는 절연층(544) 위에 접하여 절연층(565)을 배치하는 구성으로 하여도 좋다. 절연층(544)은 물 또는 수소 등의 불순물이나 과잉 산소가 절연층(580) 측으로부터 트랜지스터(510D)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연층(565)으로서는 절연층(544)에 사용할 수 있는 절연층을 사용할 수 있다. 또한 절연층(544)을, 예를 들어 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화 실리콘, 또는 질화산화 실리콘 등의 질화물 절연 재료를 사용하여 형성하여도 좋다.
또한 도 41에 나타내어진 트랜지스터(510D)는 도 38에 나타내어진 트랜지스터(510A)와 달리, 도전층(505)을 단층 구조로 제공하여도 좋다. 이 경우 패턴 형성된 도전층(505) 위에 절연층(516)이 되는 절연막을 성막하고, 상기 절연막의 상부를 도전층(505)의 상면이 노출될 때까지 CMP법 등을 사용하여 제거하면 좋다. 여기서 도전층(505)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어 도전층(505) 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써 도전층(505) 위에 형성되는 절연층의 평탄성을 양호하게 하여, 산화물(530b) 및 산화물(530c)의 결정성의 향상을 도모할 수 있다.
또한 필요에 따라 도전층(505)을 생략하여도 좋다. 도 48의 (A) 내지 (C)에 나타낸 트랜지스터(510Da)는 트랜지스터(510D)에서 도전층(505)과 도전층(503)을 뺀 구성을 가진다.
도 48의 (A)는 트랜지스터(510Da)의 상면도이다. 도 48의 (B)는 도 48의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 48의 (C)는 도 48의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 48의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
<트랜지스터의 구조예 5>
도 42의 (A), (B), 및 (C)를 사용하여 트랜지스터(510E)의 구조예에 대하여 설명한다. 도 42의 (A)는 트랜지스터(510E)의 상면도이다. 도 42의 (B)는 도 42의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 42의 (C)는 도 42의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 42의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510E)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 42의 (A) 내지 (C)에서는 도전층(503)을 제공하지 않고, 제 2 게이트로서의 기능을 가지는 도전층(505)을 배선으로서도 기능시키고 있다. 또한 산화물(530c) 위에 절연층(550)을 가지고, 절연층(550) 위에 금속 산화물(552)을 가진다. 또한 금속 산화물(552) 위에 도전층(560)을 가지고, 도전층(560) 위에 절연층(570)을 가진다. 또한 절연층(570) 위에 절연층(571)을 가진다.
금속 산화물(552)은 산소 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연층(550)과 도전층(560) 사이에 산소의 확산을 억제하는 금속 산화물(552)을 제공함으로써, 도전층(560)으로의 산소의 확산이 억제된다. 즉 산화물(530)로 공급되는 산소량의 감소를 억제할 수 있다. 또한 산소로 인한 도전층(560)의 산화를 억제할 수 있다.
또한 금속 산화물(552)은 제 1 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(530)로서 사용할 수 있는 산화물 반도체를 금속 산화물(552)로서 사용할 수 있다. 그 경우, 도전층(560)을 스퍼터링법으로 성막함으로써, 금속 산화물(552)의 전기 저항값을 저하시켜 도전층으로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 금속 산화물(552)은 게이트 절연층의 일부로서의 기능을 가지는 경우가 있다. 따라서 절연층(550)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(552)에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 물리적 막 두께가 유지되면서, 트랜지스터 동작 시에 인가되는 게이트 전위의 저감이 가능하게 된다. 또한 게이트 절연층으로서 기능하는 절연층의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
트랜지스터(510E)에서, 금속 산화물(552)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연층의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(552)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는 도전층(560)으로부터의 전계의 영향을 감소시키지 않고 트랜지스터(510E)의 온 전류의 향상을 도모할 수 있다. 또는 게이트 절연층으로서 기능하는 경우에는 절연층(550)과 금속 산화물(552)의 물리적인 두께에 의하여 도전층(560)과 산화물(530) 사이의 거리를 유지함으로써, 도전층(560)과 산화물(530) 사이의 누설 전류를 억제할 수 있다. 따라서 절연층(550) 및 금속 산화물(552)과의 적층 구조를 제공함으로써, 도전층(560)과 산화물(530) 사이의 물리적인 거리 및 도전층(560)으로부터 산화물(530)에 인가되는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는 금속 산화물(552)로서 산화물(530)에 사용할 수 있는 산화물 반도체를 저저항화시킴으로써, 금속 산화물(552)로서 사용할 수 있다. 또는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 추후의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(552)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연층(570)에는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써 절연층(570)보다 위쪽으로부터의 산소로 인하여 도전층(560)이 산화되는 것을 억제할 수 있다. 또한 절연층(570)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전층(560) 및 절연층(550)을 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다.
절연층(571)은 하드 마스크로서 기능한다. 절연층(571)을 제공함으로써, 도전층(560)의 가공 시, 도전층(560)의 측면을 실질적으로 수직으로, 구체적으로는 도전층(560)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한 절연층(571)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸하게 하여도 좋다. 이 경우 절연층(570)은 제공하지 않아도 된다.
절연층(571)을 하드 마스크로서 사용하여, 절연층(570), 도전층(560), 금속 산화물(552), 절연층(550), 및 산화물(530c)의 일부를 선택적으로 제거함으로써, 이들의 측면을 실질적으로 일치시키고, 또한 산화물(530b) 표면의 일부를 노출시킬 수 있다.
또한 트랜지스터(510E)는 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(531a) 및 영역(531b)의 형성은 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여, 노출된 산화물(530b) 표면에 인 또는 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한 본 실시형태 등에서 '불순물 원소'란, 주성분 원소 이외의 원소를 가리킨다.
또한 산화물(530b) 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후 가열 처리함으로써, 상기 금속막에 포함되는 원소를 산화물(530b)로 확산시켜 영역(531a) 및 영역(531b)을 형성할 수도 있다.
산화물(530b)의 불순물 원소가 도입된 영역은 전기 저항률이 저하한다. 그러므로 영역(531a) 및 영역(531b)을 '불순물 영역' 또는 '저저항 영역'이라고 하는 경우가 있다.
절연층(571) 및/또는 도전층(560)을 마스크로서 사용함으로써, 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서 영역(531a) 및/또는 영역(531b)과 도전층(560)이 중첩되지 않으므로, 기생 용량을 저감할 수 있다. 또한 채널 형성 영역과 소스 드레인 영역(영역(531a) 또는 영역(531b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이고, 상술한 불순물 원소의 도입이 수행되지 않은 영역이다. 오프셋 영역의 형성은 절연층(575)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우 절연층(575)도 절연층(571) 등과 마찬가지로 마스크로서 기능한다. 따라서 산화물(530b)의 절연층(575)과 중첩되는 영역에 불순물 원소가 도입되지 않아, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한 트랜지스터(510E)는 절연층(570), 도전층(560), 금속 산화물(552), 절연층(550), 및 산화물(530c)의 측면에 절연층(575)을 가진다. 절연층(575)은 비유전율이 낮은 절연층인 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연층(575)에 사용하면, 추후의 공정에서 절연층(575) 내에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한 절연층(575)은 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한 트랜지스터(510E)는 절연층(575), 산화물(530) 위에 절연층(574)을 가진다. 절연층(574)은 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연층을 성막할 수 있다. 예를 들어 절연층(574)으로서 산화 알루미늄을 사용하면 좋다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체에서 수소를 추출하는 경우가 있다. 따라서 절연층(574)이 산화물(230) 및 절연층(575)으로부터 수소 및 물을 흡수함으로써, 산화물(230) 및 절연층(575)의 수소 농도를 저감할 수 있다.
또한 필요에 따라 도전층(505)을 생략하여도 좋다. 도 49의 (A) 내지 (C)에 나타낸 트랜지스터(510Ea)는 트랜지스터(510E)에서 도전층(505)과 도전층(503)을 뺀 구성을 가진다.
도 49의 (A)는 트랜지스터(510Ea)의 상면도이다. 도 49의 (B)는 도 49의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 49의 (C)는 도 49의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 49의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
<트랜지스터의 구조예 6>
도 43의 (A), (B), 및 (C)를 사용하여 트랜지스터(510F)의 구조예에 대하여 설명한다. 도 43의 (A)는 트랜지스터(510F)의 상면도이다. 도 43의 (B)는 도 43의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 43의 (C)는 도 43의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 43의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510F)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
트랜지스터(510F)는 트랜지스터(510C_1)와 트랜지스터(510C_2)를 병렬로 접속한 구성을 가진다. 구체적으로는 트랜지스터(510C_1)의 소스 및 드레인 중 한쪽과 트랜지스터(510C_2)의 소스 및 드레인 중 한쪽을, 도전층(546a) 및 도전층(546b) 중 한쪽을 통하여 전기적으로 접속한다. 또한 트랜지스터(510C_1)의 소스 및 드레인 중 다른 쪽과 트랜지스터(510C_2)의 소스 및 드레인 중 다른 쪽을, 도전층(546a) 및 도전층(546b) 중 다른 쪽을 통하여 전기적으로 접속한다. 또한 도전층(560)을 트랜지스터(510C_1)와 트랜지스터(510C_2)의 게이트 전극으로서 사용한다.
트랜지스터(510C_1) 및 트랜지스터(510C_2)는 모두 트랜지스터(510C)와 같은 구성을 가진다. 따라서 트랜지스터(510F)는 트랜지스터(510C)를 2개 병렬로 접속한 트랜지스터이다. 또한 병렬로 접속되는 트랜지스터의 개수는 2개에 한정되지 않고 3개 이상이어도 좋다. 예를 들어 메모리 셀을 구성하는 트랜지스터에 트랜지스터(510F)를 사용하는 경우, 병렬로 접속되는 트랜지스터의 개수는 셀 크기에 따라 결정하면 좋다. 또한 병렬로 접속되는 트랜지스터의 구성은 트랜지스터(510C)에 한정되지 않는다.
또한 트랜지스터(510C_1)에 포함되는 도전층(505_1)은 백 게이트 전극으로서 기능한다. 또한 트랜지스터(510C_2)에 포함되는 도전층(505_2)은 백 게이트 전극으로서 기능한다. 도전층(505_1)과 도전층(505_2)은 도전층(505)과 같은 재료 및 방법으로 형성할 수 있다.
온 전류를 늘리기 위하여 채널 폭을 크게 하면 S값(subthreshold swing value)의 증가, 노멀리 온화 등이 일어나기 쉽다. 특히 채널 길이가 짧은 트랜지스터에서 이 경향이 현저하게 된다. 또한 S값은 트랜지스터의 전기 특성을 나타내는 지표의 하나이고, 작을수록 바람직하다. 채널 폭을 복수로 분할함으로써, S값을 증가시키지 않고 온 전류를 늘릴 수 있다. 또한 노멀리 온화시키지 않고 온 전류를 늘릴 수 있다.
또한 반도체층의 측면에 형성되는 채널에 의하여 실효적인 채널 폭이 외관상 채널 폭보다 커지는 S-channel 구조의 트랜지스터에서는 채널 폭을 크게 하면 그 효과가 떨어진다. 채널 폭을 복수로 분할함으로써, S-channel 구조의 효과가 유지되면서, 실질적인 채널 폭을 크게 할 수 있다.
또한 채널 폭을 복수로 분할하는 경우, 분할된 채널 폭은 같거나 또는 같은 정도인 것이 바람직하다. 트랜지스터(510F)에서는 트랜지스터(510C_1)의 채널 폭과 트랜지스터(510C_2)의 채널 폭이 같거나 또는 같은 정도인 것이 바람직하다. 트랜지스터(510C_1)의 채널 폭을 W1로, 트랜지스터(510C_2)의 채널 폭을 W2로 하였을 때, W1이 W2의 0.8배 이상 1.2배 이하인 것이 바람직하고, 0.9배 이상 1.1배 이하가 더 바람직하고, 0.95배 이상 1.05배 이하가 더욱 바람직하다.
또한 필요에 따라 백 게이트 전극으로서 기능할 수 있는 도전층(505)과, 배선으로서 기능하는 도전층(503)을 생략하여도 좋다. 도 50의 (A) 내지 (C)에 나타낸 트랜지스터(510Fa)는 트랜지스터(510F)에서 도전층(505)과 도전층(503)을 뺀 구성을 가진다.
도 50의 (A)는 트랜지스터(510Fa)의 상면도이다. 도 50의 (B)는 도 50의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 50의 (C)는 도 50의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 50의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
<트랜지스터의 구조예 7>
도 44의 (A) 및 (B)를 사용하여 트랜지스터(510G)의 구조예에 대하여 설명한다. 도 44의 (A)는 트랜지스터(510G)의 상면도이다. 도 44의 (B)는 도 44의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 또한 도 44의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510G)는 상기 트랜지스터(510F)의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(510F)와 상이한 점에 대하여 주로 설명한다.
트랜지스터(510G)는 트랜지스터(E)와 상이한 구성으로 트랜지스터(510C_1)와 트랜지스터(510C_2)를 병렬 접속하고 있다. 구체적으로는 도전층(505_1)과 도전층(505_2)을 전기적으로 접속하고 있다. 또한 트랜지스터(510C_1)의 소스 및 드레인 중 한쪽과 트랜지스터(510C_2)의 소스 및 드레인 중 한쪽을 전기적으로 접속한다. 도 44에서는 트랜지스터(510C_1)의 소스 및 드레인 중 한쪽과 트랜지스터(510C_2)의 소스 및 드레인 중 한쪽이 공유되고, 도전층(546b)과 전기적으로 접속되어 있다. 또한 트랜지스터(510C_1)는 게이트 전극으로서 기능하는 도전층(560_1)을 가지고, 트랜지스터(510C_2)는 게이트 전극으로서 기능하는 도전층(560_2)을 가진다. 또한 도전층(560_1)과 도전층(560_2)은 전기적으로 접속된다.
도전층(560_1) 및 도전층(560_2)은 도전층(560)과 같은 재료 및 방법으로 형성할 수 있다. 또한 도 44에는 도전층(560)의 일부를 도전층(560_1)으로서 사용하고, 도전층(560)의 다른 일부를 도전층(560_2)으로서 사용하는 예를 나타내었다.
또한 트랜지스터(510C_1)의 소스 및 드레인 중 다른 쪽은 도전층(546a)과 전기적으로 접속되고, 트랜지스터(510C_2)의 소스 및 드레인 중 다른 쪽은 도전층(546c)과 전기적으로 접속된다. 도전층(546c)은 도전층(546a) 및 도전층(546b)과 같은 재료 및 방법으로 형성할 수 있다. 또한 절연층(576c)은 절연층(576a) 및 절연층(576b)과 같은 재료 및 방법으로 형성할 수 있다.
트랜지스터(510G)에서는 도전층(546b)이 트랜지스터(510G)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 도전층(546a) 및 도전층(546b)이 트랜지스터(510G)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다.
트랜지스터(510G)도 트랜지스터(510F)와 같은 작용 효과를 발휘한다.
또한 필요에 따라 백 게이트 전극으로서 기능할 수 있는 도전층(505)과, 배선으로서 기능하는 도전층(503)을 생략하여도 좋다. 도 51의 (A) 내지 (C)에 나타낸 트랜지스터(510Ga)는 트랜지스터(510G)에서 도전층(505)과 도전층(503)을 뺀 구성을 가진다.
도 51의 (A)는 트랜지스터(510Ga)의 상면도이다. 도 51의 (B)는 도 51의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 51의 (C)는 도 51의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 51의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태는 상기 실시형태에 나타낸 기억 장치를 사용할 수 있는 제품 이미지, 상기 실시형태에 나타낸 기억 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<제품 이미지>
우선 본 발명의 일 형태에 따른 기억 장치에 사용할 수 있는 제품 이미지를 도 52에 나타내었다. 도 52에 나타낸 영역(801)은 높은 온도 특성(High T operate)을 나타내고, 영역(802)은 높은 주파수 특성(High f operate)을 나타내고, 영역(803)은 낮은 오프 특성(Ioff)을 나타내고, 영역(804)은 영역(801), 영역(802), 및 영역(803)이 중첩된 영역을 나타낸다.
또한 영역(801)을 만족시키고자 하는 경우, 트랜지스터의 채널 형성 영역으로서 탄소화 실리콘 또는 질화 갈륨 등의 탄소화물 또는 질화물을 적용함으로써 실질적으로 만족시킬 수 있다. 또한 영역(802)을 만족시키고자 하는 경우, 트랜지스터의 채널 형성 영역으로서 단결정 실리콘 또는 결정성 실리콘 등의 규화물을 적용함으로써 실질적으로 만족시킬 수 있다. 또한 영역(803)을 만족시키고자 하는 경우, 트랜지스터의 채널 형성 영역으로서 산화물 반도체 또는 금속 산화물을 사용함으로써 실질적으로 만족시킬 수 있다.
본 발명의 일 형태에 따른 기억 장치는 예를 들어, 영역(804)이 나타내는 범위의 제품에 적합하게 사용할 수 있다.
종래까지의 제품에서는 영역(801), 영역(802), 및 영역(803)을 모두 만족시키는 것이 어려웠다. 하지만 본 발명의 일 형태에 따른 기억 장치가 가지는 트랜지스터는 채널 형성 영역에 결정성 OS를 가진다. 채널 형성 영역에 결정성 OS를 가지는 경우, 높은 온도 특성과, 높은 주파수 특성과, 낮은 오프 특성을 만족시키는 기억 장치 및 전자 기기를 제공할 수 있다.
또한 영역(804)이 나타내는 범위의 제품으로서는 예를 들어, 저소비전력이며 고성능의 CPU 등을 가지는 전자 기기, 고온 환경하에서의 높은 신뢰성이 요구되는 차재(車載)용 전자 기기 등을 들 수 있다. 다음으로 본 발명의 일 형태에 따른 기억 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
기억 장치(100)가 제공된 전자 부품의 예를 도 53의 (A), (B)를 사용하여 설명한다.
도 53의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 53의 (A)에 나타내어진 전자 부품(700)은 IC칩이고, 리드 및 회로부를 가진다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 IC칩이 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
전자 부품(700)의 회로부로서, 상기 실시형태에 나타낸 기억 장치(100)가 제공되어 있다. 도 53의 (A)에서는 전자 부품(700)의 패키지에 QFP(Quad Flat Package)를 적용하였지만, 패키지의 형태는 이에 한정되지 않는다.
도 53의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(100)가 제공되어 있다.
전자 부품(730)에서는 기억 장치(100)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)는 CPU(Central Processing Unit), GPU(Graphics Processing Unit), FPGA(Field Programmable Gate Array) 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속되는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 부르는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편, 실리콘 인터포저의 배선은 반도체 프로세스로 형성할 수 있으므로 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는 집적 회로와 인터포저 간의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 간의 접속 불량이 발생하기 어렵다. 특히 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 기억 장치(100)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 53의 (B)에서는 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<전자 기기>
다음으로 상기 전자 부품을 구비한 전자 기기의 예에 대하여 도 54를 사용하여 설명한다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 구비한다. 전자 부품(730)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어 전자 부품(700)은 센서로 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)은 마이크로폰 및 스피커를 사용하여, 사용자와 의사소통을 할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(730)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다. 전자 부품(730)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한 전자 부품(730)에 의하여 배터리의 축전 용량의 변화로부터, 배터리 잔량을 추정할 수 있다.
청소 로봇(7140)은 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 청소 로봇(7300)에는 타이어, 흡입구 등이 구비되어 있다. 청소 로봇(7300)은 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
예를 들어 전자 부품(730)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상 해석에 의하여, 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는 브러시의 회전을 멈출 수 있다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어 전자 부품(730)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다.
전자 부품(700) 및/또는 전자 부품(730)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220, 7230), 게임기(7240), 게임기(7260) 등에 제공할 수 있다.
예를 들어 TV 장치(7200)에 내장된 전자 부품(730)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어 전자 부품(730)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(730)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)가 무선 또는 유선에 의하여 접속 가능하다. 게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(700) 및/또는 전자 부품(730)을 제공할 수도 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
100: 기억 장치, 111: 입출력 회로, 112: 제어 회로, 113: C 리시버, 114: 설정 레지스터, 115: LVDS 회로, 117: 디코더, 118: 레지스터, 119: 레지스터, 127: 감지 증폭기, 210: 기억 블록 어레이, 211: 기억 블록, 212: 워드선 드라이버, 213: 로컬 감지 증폭기 드라이버, 214: 로컬 감지 증폭기 어레이, 215: 글로벌 감지 증폭기, 216: 실렉터, 230: 산화물, 231: 스위치, 232: 스위치, 233: 스위치, 234: 스위치,

Claims (30)

  1. 기억 장치로서,
    제 1 셀 어레이와 제 2 셀 어레이와,
    제 1 비트선쌍과 제 2 비트선쌍을 가지고,
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이는 서로 중첩되는 영역을 가지고,
    상기 제 1 셀 어레이는
    Aa개(Aa는 1 이상의 정수)의 제 1 메모리 셀과,
    Ba개(Ba는 1 이상의 정수)의 제 1 메모리 셀과,
    Ca개(Ca는 1 이상의 정수)의 제 1 메모리 셀과,
    Da개(Da는 1 이상의 정수)의 제 1 메모리 셀과,
    Ea개(Ea는 1 이상의 정수)의 제 1 메모리 셀과,
    Fa개(Fa는 1 이상의 정수)의 제 1 메모리 셀을 가지고,
    상기 제 2 셀 어레이는
    Ab개(Ab는 1 이상의 정수)의 제 2 메모리 셀과,
    Bb개(Bb는 1 이상의 정수)의 제 2 메모리 셀과,
    Cb개(Cb는 1 이상의 정수)의 제 2 메모리 셀과,
    Db개(Db는 1 이상의 정수)의 제 2 메모리 셀과,
    Eb개(Eb는 1 이상의 정수)의 제 2 메모리 셀과,
    Fb개(Fb는 1 이상의 정수)의 제 2 메모리 셀을 가지고,
    상기 제 1 비트선쌍의 한쪽 비트선은
    상기 Aa개의 제 1 메모리 셀, 상기 Ca개의 제 1 메모리 셀, 및 상기 Cb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 1 비트선쌍의 다른 쪽 비트선은
    상기 Ba개의 제 1 메모리 셀, 상기 Ab개의 제 2 메모리 셀, 및 상기 Bb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 2 비트선쌍의 한쪽 비트선은
    상기 Da개의 제 1 메모리 셀, 상기 Fa개의 제 1 메모리 셀, 및 상기 Fb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 2 비트선쌍의 다른 쪽 비트선은
    상기 Ea개의 제 1 메모리 셀, 상기 Db개의 제 2 메모리 셀, 및 상기 Eb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 Da개의 제 1 메모리 셀의 일부는 상기 Ba개의 제 1 메모리 셀과 인접하고,
    상기 Da개의 제 1 메모리 셀의 다른 일부는 상기 Ca개의 제 1 메모리 셀과 인접하고,
    상기 Db개의 제 1 메모리 셀의 일부는 상기 Bb개의 제 1 메모리 셀과 인접하고,
    상기 Db개의 제 1 메모리 셀의 다른 일부는 상기 Cb개의 제 1 메모리 셀과 인접한, 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 비트선쌍과 상기 제 2 비트선쌍을 각각 복수로 가지는, 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 메모리 셀은 제 1 트랜지스터와 제 1 용량 소자를 가지고,
    상기 제 2 메모리 셀은 제 2 트랜지스터와 제 2 용량 소자를 가지는, 기억 장치.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 반도체층에 산화물 반도체를 포함하는, 기억 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 Ca는 상기 Ba의 0.8배 이상 1.2배 이하인, 기억 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 Ca는 상기 Ba와 같은, 기억 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 Ab는 상기 Aa의 0.8배 이상 1.2배 이하인, 기억 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 Ba와 상기 Ca의 합계는 상기 Aa의 0.8배 이상 1.2배 이하인, 기억 장치.
  9. 기억 장치로서,
    제 1 셀 어레이와 제 2 셀 어레이와,
    제 1 내지 제 4 BLf 비트선과, 제 1 내지 제 4 BLs 비트선과, 제 1 내지 제 4 BLBf 비트선과, 제 1 내지 제 4 BLBs 비트선을 가지고,
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이는 서로 중첩되는 영역을 가지고,
    상기 제 1 셀 어레이는
    Aa개(Aa는 1 이상의 정수)의 제 1 메모리 셀과,
    Ba개(Ba는 1 이상의 정수)의 제 1 메모리 셀과,
    Ca개(Ca는 1 이상의 정수)의 제 1 메모리 셀과,
    Da개(Da는 1 이상의 정수)의 제 1 메모리 셀과,
    Ea개(Ea는 1 이상의 정수)의 제 1 메모리 셀과,
    Fa개(Fa는 1 이상의 정수)의 제 1 메모리 셀과,
    Ga개(Ga는 1 이상의 정수)의 제 1 메모리 셀과,
    Ha개(Ha는 1 이상의 정수)의 제 1 메모리 셀과,
    Ia개(Ia는 1 이상의 정수)의 제 1 메모리 셀과,
    Ja개(Ja는 1 이상의 정수)의 제 1 메모리 셀과,
    Ka개(Ka는 1 이상의 정수)의 제 1 메모리 셀과,
    La개(La는 1 이상의 정수)의 제 1 메모리 셀을 가지고,
    상기 제 2 셀 어레이는
    Ab개(Ab는 1 이상의 정수)의 제 2 메모리 셀과,
    Bb개(Bb는 1 이상의 정수)의 제 2 메모리 셀과,
    Cb개(Cb는 1 이상의 정수)의 제 2 메모리 셀과,
    Db개(Db는 1 이상의 정수)의 제 2 메모리 셀과,
    Eb개(Eb는 1 이상의 정수)의 제 2 메모리 셀과,
    Fb개(Fb는 1 이상의 정수)의 제 2 메모리 셀과,
    Gb개(Gb는 1 이상의 정수)의 제 2 메모리 셀과,
    Hb개(Hb는 1 이상의 정수)의 제 2 메모리 셀과,
    Ib개(Ib는 1 이상의 정수)의 제 2 메모리 셀과,
    Jb개(Jb는 1 이상의 정수)의 제 2 메모리 셀과,
    Kb개(Kb는 1 이상의 정수)의 제 2 메모리 셀과,
    Lb개(Lb는 1 이상의 정수)의 제 2 메모리 셀을 가지고,
    상기 제 1 BLf 비트선은 상기 Ba개의 제 1 메모리 셀 및 상기 Bb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 1 BLs 비트선은 상기 Ab개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 1 BLBf 비트선은 상기 Ca개의 제 1 메모리 셀 및 상기 Cb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 1 BLBs 비트선은 상기 Aa개의 제 1 메모리 셀과 전기적으로 접속되고,
    상기 제 2 BLf 비트선은 상기 Fa개의 제 1 메모리 셀 및 상기 Fb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 2 BLs 비트선은 상기 Db개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 2 BLBf 비트선은 상기 Ea개의 제 1 메모리 셀 및 상기 Eb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 2 BLBs 비트선은 상기 Da개의 제 1 메모리 셀과 전기적으로 접속되고,
    상기 제 3 BLf 비트선은 상기 Ia개의 제 1 메모리 셀 및 상기 Ib개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 3 BLs 비트선은 상기 Gb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 3 BLBf 비트선은 상기 Ha개의 제 1 메모리 셀 및 상기 Hb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 3 BLBs 비트선은 상기 Ga개의 제 1 메모리 셀과 전기적으로 접속되고,
    상기 제 4 BLf 비트선은 상기 Ka개의 제 1 메모리 셀 및 상기 Kb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 4 BLs 비트선은 상기 Jb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 4 BLBf 비트선은 상기 La개의 제 1 메모리 셀 및 상기 Lb개의 제 2 메모리 셀과 전기적으로 접속되고,
    상기 제 4 BLBs 비트선은 상기 Ja개의 제 1 메모리 셀과 전기적으로 접속되고,
    상기 Ba개의 제 1 메모리 셀과 상기 Ia개의 제 1 메모리 셀은 상기 Da개의 제 1 메모리 셀의 일부와 인접하고,
    상기 Ca개의 제 1 메모리 셀과 상기 Ha개의 제 1 메모리 셀은 상기 Da개의 제 1 메모리 셀의 다른 일부와 인접하고,
    상기 Ja개의 제 1 메모리 셀의 일부는 상기 Ia개의 제 1 메모리 셀과 인접하고,
    상기 Ja개의 제 1 메모리 셀의 다른 일부는 상기 Ha개의 제 1 메모리 셀과 인접하고,
    상기 Bb개의 제 2 메모리 셀과 상기 Ib개의 제 2 메모리 셀은 상기 Db개의 제 2 메모리 셀의 일부와 인접하고,
    상기 Cb개의 제 2 메모리 셀과 상기 Hb개의 제 2 메모리 셀은 상기 Db개의 제 2 메모리 셀의 다른 일부와 인접하고,
    상기 Jb개의 제 2 메모리 셀의 일부는 상기 Ib개의 제 2 메모리 셀과 인접하고,
    상기 Jb개의 제 2 메모리 셀의 다른 일부는 상기 Hb개의 제 2 메모리 셀과 인접한, 기억 장치.
  10. 제 9 항에 있어서,
    상기 제 1 메모리 셀은 제 1 트랜지스터와 제 1 용량 소자를 가지고,
    상기 제 2 메모리 셀은 제 2 트랜지스터와 제 2 용량 소자를 가지는, 기억 장치.
  11. 제 10 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 반도체층에 산화물 반도체를 포함하는, 기억 장치.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    제 1 감지 증폭기와 제 11 내지 제 14 스위치를 가지고,
    상기 제 1 BLf 비트선은 상기 제 11 스위치를 통하여 상기 제 1 감지 증폭기와 전기적으로 접속되고,
    상기 제 1 BLs 비트선은 상기 제 12 스위치를 통하여 상기 제 1 감지 증폭기와 전기적으로 접속되고,
    상기 제 1 BLBf 비트선은 상기 제 13 스위치를 통하여 상기 제 1 감지 증폭기와 전기적으로 접속되고,
    상기 제 1 BLBs 비트선은 상기 제 14 스위치를 통하여 상기 제 1 감지 증폭기와 전기적으로 접속되는, 기억 장치.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    제 2 감지 증폭기와 제 21 내지 제 24 스위치를 가지고,
    상기 제 2 BLf 비트선은 상기 제 21 스위치를 통하여 상기 제 2 감지 증폭기와 전기적으로 접속되고,
    상기 제 2 BLs 비트선은 상기 제 22 스위치를 통하여 상기 제 2 감지 증폭기와 전기적으로 접속되고,
    상기 제 2 BLBf 비트선은 상기 제 23 스위치를 통하여 상기 제 2 감지 증폭기와 전기적으로 접속되고,
    상기 제 2 BLBs 비트선은 상기 제 24 스위치를 통하여 상기 제 2 감지 증폭기와 전기적으로 접속되는, 기억 장치.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    제 3 감지 증폭기와 제 31 내지 제 34 스위치를 가지고,
    상기 제 3 BLf 비트선은 상기 제 31 스위치를 통하여 상기 제 3 감지 증폭기와 전기적으로 접속되고,
    상기 제 3 BLs 비트선은 상기 제 32 스위치를 통하여 상기 제 3 감지 증폭기와 전기적으로 접속되고,
    상기 제 3 BLBf 비트선은 상기 제 33 스위치를 통하여 상기 제 3 감지 증폭기와 전기적으로 접속되고,
    상기 제 3 BLBs 비트선은 상기 제 34 스위치를 통하여 상기 제 3 감지 증폭기와 전기적으로 접속되는, 기억 장치.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    제 4 감지 증폭기와 제 41 내지 제 44 스위치를 가지고,
    상기 제 4 BLf 비트선은 상기 제 41 스위치를 통하여 상기 제 4 감지 증폭기와 전기적으로 접속되고,
    상기 제 4 BLs 비트선은 상기 제 42 스위치를 통하여 상기 제 4 감지 증폭기와 전기적으로 접속되고,
    상기 제 4 BLBf 비트선은 상기 제 43 스위치를 통하여 상기 제 4 감지 증폭기와 전기적으로 접속되고,
    상기 제 4 BLBs 비트선은 상기 제 44 스위치를 통하여 상기 제 4 감지 증폭기와 전기적으로 접속되는, 기억 장치.
  16. 제 9 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 Ca는 상기 Ba의 0.8배 이상 1.2배 이하인, 기억 장치.
  17. 제 9 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 Ca는 상기 Ba와 동수인, 기억 장치.
  18. 제 9 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 Ab는 상기 Aa의 0.8배 이상 1.2배 이하인, 기억 장치.
  19. 제 9 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 Ba와 상기 Ca의 합계는 상기 Aa의 0.8배 이상 1.2배 이하인, 기억 장치.
  20. 제 9 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 Ba와 상기 Ca의 합계는 상기 Aa와 동수인, 기억 장치.
  21. 제 9 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 Ia는 상기 Ba의 0.8배 이상 1.2배 이하인, 기억 장치.
  22. 제 9 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 Ia는 상기 Ba와 동수인, 기억 장치.
  23. 기억 장치의 동작 방법으로서,
    제 1 메모리 셀과 제 2 메모리 셀과,
    제 1 비트선과 제 2 비트선과,
    감지 증폭기를 가지고,
    상기 제 1 메모리 셀은 제 1 트랜지스터와 제 1 용량 소자를 가지고,
    상기 제 2 메모리 셀은 제 2 트랜지스터와 제 2 용량 소자를 가지고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 각각의 반도체층에 산화물 반도체를 포함하고,
    상기 제 1 메모리 셀은 상기 제 1 비트선을 통하여 상기 감지 증폭기와 전기적으로 접속되고, 상기 제 2 메모리 셀은 상기 제 2 비트선을 통하여 상기 감지 증폭기와 전기적으로 접속되어 있는 기억 장치의 동작 방법이고,
    상기 제 1 트랜지스터의 게이트에 제 1 전위를 공급하여 상기 제 1 용량 소자에 유지되어 있는 전하를 상기 제 1 비트선에 공급하는 제 1 동작을 가지고,
    상기 제 1 동작의 기간 중,
    상기 제 2 트랜지스터의 게이트에 제 2 전위를 공급하는, 기억 장치의 동작 방법.
  24. 제 23 항에 있어서,
    상기 제 1 동작 종료 후, 상기 제 1 트랜지스터의 게이트에 제 3 전위를 공급하는, 기억 장치의 동작 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 제 1 트랜지스터의 게이트에 제 1 전위를 공급하여 상기 제 1 비트선의 전하를 제 1 용량 소자에 공급하는 제 2 동작을 가지고,
    상기 제 2 동작의 기간 중,
    상기 제 2 트랜지스터의 게이트에 제 2 전위를 공급하는, 기억 장치의 동작 방법.
  26. 제 25 항에 있어서,
    상기 제 2 동작 종료 후, 상기 제 1 트랜지스터의 게이트에 제 3 전위를 공급하는, 기억 장치의 동작 방법.
  27. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 제 1 전위는 상기 제 1 트랜지스터의 소스 전위 및 드레인 전위보다 높은 전위인, 기억 장치의 동작 방법.
  28. 제 23 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 제 2 전위는 상기 제 2 트랜지스터의 소스 전위 및 드레인 전위보다 낮은 전위인, 기억 장치의 동작 방법.
  29. 제 28 항에 있어서,
    상기 제 3 전위는 상기 제 1 트랜지스터의 소스 전위 및 드레인 전위보다 낮은 전위인, 기억 장치의 동작 방법.
  30. 제 23 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 반도체층은 인듐 및 아연 중 적어도 한쪽을 포함하는, 기억 장치의 동작 방법.
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