KR20210039392A - 기억 장치 - Google Patents

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KR20210039392A
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layer
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타츠야 오누키
키요시 카토
토모아키 아츠미
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 기억 장치를 제공한다. 제 1 방향으로 연장되는 복수의 제 1 배선과, 복수의 기억 소자군과, 제 1 배선의 측면을 따라 연장되는 산화물층을 가지는 기억 장치이고, 기억 소자군은 각각 복수의 기억 소자를 가지고, 각각의 기억 소자는 제 1 트랜지스터와 용량 소자를 가진다. 제 1 트랜지스터의 게이트 전극은 제 1 배선과 전기적으로 접속된다. 산화물층은 제 1 트랜지스터의 반도체층과 접하는 영역을 가진다. 인접되는 기억 소자군 사이에 제 2 트랜지스터를 제공한다. 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽 또는 양쪽에 고전원 전위를 공급한다.

Description

기억 장치
본 발명의 일 형태는 기억 장치, 반도체 장치, 또는 이들을 사용한 전자 기기에 관한 것이다.
다만 본 발명의 일 형태는 상기 기술분야에 한정되는 것은 아니다. 본 명세서 등에 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 명세서 등에 개시되는 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가지는 경우가 있다. 또한, 표시 장치, 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치라고 할 수도 있다.
트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체로서는 예를 들어 산화 인듐, 산화 아연 등의 일원계 금속의 산화물뿐만 아니라, 다원계 금속의 산화물도 알려져 있다. 다원계 금속의 산화물 중에서도 특히 In-Ga-Zn 산화물(이하 IGZO라고도 부름)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에서는 CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시되어 있다. 또한 CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이더라도, 미소한 결정을 가지는 것이 비특허문헌 4 및 비특허문헌 5에 제시되어 있다.
또한 IGZO를 활성층으로서 사용한 트랜지스터는 오프 전류가 매우 낮고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
또한 채널 형성 영역에 산화물 반도체를 가지는 트랜지스터(이하 'OS 트랜지스터'라고도 부름)를 이용한 다양한 반도체 장치가 제안되고 있다.
특허문헌 1에는 OS 트랜지스터를 기억 장치의 메모리 셀(기억 소자)에 사용하는 예가 개시되어 있다. OS 트랜지스터는 오프 상태에서 소스와 드레인 사이에 흐르는 전류('오프 전류'라고도 부름)가 매우 적기 때문에, 기억 소자에 사용되는 유지 용량을 작게 하거나 또는 없앨 수 있다. 유지 용량을 작게 하거나 또는 없앰으로써, 집적도가 높은 기억 장치를 실현할 수 있다.
일본 공개특허공보 특개2012-256400호
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, p.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, p.155-164 K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, p.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p.626-629
본 발명의 일 형태는 신규 기억 장치 또는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 기억 장치 또는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 집적 밀도가 높은 기억 장치 또는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 동작 속도가 빠른 기억 장치 또는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비전력이 저감된 기억 장치 또는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 상기 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없다. 또한 열거한 것 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 제 1 방향으로 연장되는 복수의 제 1 배선과, 복수의 기억 소자군과, 제 1 배선의 측면을 따라 연장되는 산화물층을 가지는 기억 장치이고, 기억 소자군은 각각 복수의 기억 소자를 가지고, 각각의 기억 소자는 트랜지스터와 용량 소자를 가진다. 트랜지스터의 게이트 전극은 제 1 배선과 전기적으로 접속된다. 산화물층은 트랜지스터의 반도체층과 접하는 영역을 가진다. 기억 소자군의 단부에 배치된 기억 소자가 가지는 트랜지스터의 게이트 전극으로부터, 인접한 기억 소자군의 단부에 배치된 기억 소자가 가지는 트랜지스터의 게이트 전극까지의 최단 거리가 3.5μm 이하인 기억 장치이다.
또는, 본 발명의 일 형태는 제 1 방향으로 연장되는 복수의 제 1 배선과, 복수의 산화물층과, 제 1 기억 소자군과, 제 2 기억 소자군을 가지고, 복수의 제 1 배선은 제 1 기억 소자군과 중첩되는 영역과, 제 2 기억 소자군과 중첩되는 영역을 가지고, 복수의 산화물층 중 하나는 제 1 배선 중 하나의 측면을 따라 연장되는 영역을 가지고, 제 1 기억 소자군과 제 2 기억 소자군은 복수의 기억 소자를 가지고, 복수의 기억 소자의 각각은 트랜지스터와 용량 소자를 가지고, 복수의 기억 소자의 각각에 있어서, 트랜지스터의 게이트 전극은 복수의 제 1 배선 중 하나와 전기적으로 접속되고, 트랜지스터의 반도체층은 복수의 산화물층 중 하나와 접하는 영역을 가지고, 제 1 기억 소자군의 단부에 배치된 기억 소자가 가지는 트랜지스터의 게이트 전극으로부터 제 2 기억 소자군의 단부에 배치된 기억 소자가 가지는 트랜지스터의 게이트 전극까지의 최단 거리가 3.5μm 이하인 기억 장치이다.
상기 최단 거리는 2.3μm 이하이어도 좋다. 또한, 상기 본 발명의 일 형태에 있어서, 제 2 방향으로 연장되는 복수의 제 2 배선을 가지고, 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽이 복수의 제 2 배선 중 하나와 전기적으로 접속되어도 좋다. 이 경우, 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 용량 소자와 전기적으로 접속된다.
또한, 산화물층은 절연층을 개재(介在)하여 제 1 배선과 중첩되는 영역을 가져도 좋다. 산화물층은 인듐 및 아연 중 한쪽 또는 양쪽을 포함하는 경우가 있다. 트랜지스터의 반도체층은 인듐 및 아연 중 적어도 한쪽을 포함하는 것이 바람직하다.
또한, 상기 일 형태에 있어서, 제 1 방향으로 연장되는 복수의 제 3 배선을 제공하여도 좋다. 복수의 제 3 배선 중 하나는 복수의 제 1 배선 중 하나와 서로 중첩되는 영역을 가지는 것이 바람직하다.
또한, 본 발명의 다른 일 형태는 제 1 방향으로 연장되는 복수의 제 1 배선과, 복수의 산화물층과, 제 1 기억 소자군과, 제 2 기억 소자군과, 제 1 영역을 가지고, 복수의 제 1 배선은 제 1 기억 소자군과 중첩되는 영역과, 제 2 기억 소자군과 중첩되는 영역과, 제 1 영역과 중첩되는 영역을 가지고, 복수의 산화물층 중 하나는 제 1 배선 중 하나의 측면을 따라 연장되는 영역을 가지고, 제 1 기억 소자군과 제 2 기억 소자군은 복수의 기억 소자를 가지고, 복수의 기억 소자의 각각은 제 1 트랜지스터와 용량 소자를 가지고, 복수의 기억 소자의 각각에 있어서, 제 1 트랜지스터의 게이트는 복수의 제 1 배선 중 하나와 전기적으로 접속되고, 제 1 트랜지스터의 반도체층은 복수의 산화물층 중 하나와 접하는 영역을 가지고, 제 1 영역은 복수의 제 2 트랜지스터를 가지고, 복수의 제 2 트랜지스터의 각각에 있어서 게이트 전극이 복수의 제 1 배선 중 하나와 전기적으로 접속되고, 소스 전극 및 드레인 전극 중 한쪽 또는 양쪽이 제 4 배선과 전기적으로 접속되고, 제 4 배선에 고전원 전위를 공급하는 기능을 가지는 기억 장치이다.
본 발명의 일 형태에 의하여, 신규 기억 장치 또는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신뢰성이 높은 기억 장치 또는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 집적 밀도가 높은 기억 장치 또는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 동작 속도가 빠른 기억 장치 또는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 소비전력이 저감된 기억 장치 또는 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과가 추출될 수 있다.
도 1은 기억 장치의 구성예를 설명하는 도면이다.
도 2의 (A) 및 (B)는 기억 블록의 구성예를 설명하는 도면이다.
도 3은 셀 어레이의 일부를 확대한 도면이다.
도 4의 (A) 및 (B)는 메모리 셀의 회로 구성예를 설명하는 도면이다.
도 5의 (A) 내지 (C)는 인접하는 2개의 트랜지스터의 구조예를 설명하는 도면이다.
도 6의 (A) 및 (B)는 메모리 셀로의 정보의 기록 동작을 설명하는 도면이다.
도 7의 (A) 및 (B)는 메모리 셀로의 정보의 기록 동작을 설명하는 도면이다.
도 8은 메모리 셀로의 정보의 기록 동작을 설명하는 타이밍 차트이다.
도 9의 (A) 및 (B)는 메모리 셀로의 정보의 기록 동작을 설명하는 도면이다.
도 10은 메모리 셀로의 정보의 기록 동작을 설명하는 타이밍 차트이다.
도 11의 (A) 내지 (C)는 메모리 셀로의 정보의 기록 동작을 설명하는 도면이다.
도 12는 메모리 셀로의 정보의 기록 동작을 설명하는 타이밍 차트이다.
도 13의 (A) 및 (B)는 인접하는 서브 셀 어레이 간의 거리와 노드(ND)의 유지 전위의 관계를 설명하는 도면이다.
도 14의 (A) 및 (B)는 더미 메모리 셀의 회로 구성예를 설명하는 도면이다.
도 15의 (A) 및 (B)는 더미 메모리 셀의 회로 구성예를 설명하는 도면이다.
도 16의 (A) 및 (B)는 메모리 셀의 피치와 노드(ND)의 유지 전위의 관계를 설명하는 도면이다.
도 17의 (A) 및 (B)는 워드선의 높이와 노드(ND)의 유지 전위의 관계를 설명하는 도면이다.
도 18의 (A) 및 (B)는 메모리 셀로의 정보의 기록 동작을 설명하는 도면이다.
도 19는 메모리 셀로의 정보의 기록 동작을 설명하는 도면이다.
도 20은 메모리 셀로의 정보의 기록 동작을 설명하는 타이밍 차트이다.
도 21의 (A) 및 (B)는 정보의 유지 시간과 용량 소자의 누설 전류의 관계를 설명하는 도면이다.
도 22는 기억 장치의 단면도이다.
도 23은 기억 장치의 단면도이다.
도 24는 기억 장치의 단면도이다.
도 25의 (A) 내지 (C)는 트랜지스터의 일례를 설명하는 도면이다.
도 26의 (A) 내지 (C)는 트랜지스터의 일례를 설명하는 도면이다.
도 27의 (A) 및 (B)는 전자 부품을 설명하는 도면이다.
도 28은 전자 기기를 설명하는 도면이다.
도 29의 (A) 내지 (E)는 전자 기기를 설명하는 도면이다.
도 30의 (A) 내지 (C)는 전자 기기를 설명하는 도면이다.
도 31의 (A) 내지 (C)는 전자 기기를 설명하는 도면이다.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 이하에서 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략한다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다.
또한 본 명세서 중에서, 고전원 전위를 H 레벨('VDD' 또는 'H 전위'라고도 함), 저전원 전위를 L 레벨('VSS' 또는 'L 전위'라고도 함)이라고 부르는 경우가 있다.
또한 전압이란 2점 간에서의 전위차를 말하고, 전위란 어떤 하나의 점에서의 정전장 내에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만 일반적으로, 어떤 하나의 점에서의 전위와 기준이 되는 전위(예를 들어 접지 전위)의 전위차를 단순히 전위 또는 전압이라고 부르고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 그러므로 본 명세서 등에서는 명시되어 있는 경우를 제외하여, 전위를 전압으로 바꿔 읽어도 좋고, 전압을 전위로 바꿔 읽어도 좋은 것으로 한다.
또한 본 명세서는 이하의 실시형태를 적절히 조합할 수 있다. 또한 하나의 실시형태 중에 복수의 구성예가 제시되는 경우에는 구성예를 적절히 조합할 수 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 또한 OS 트랜지스터라고 기재하는 경우에는 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 바꿔 말할 수 있다. 또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물이라고 총칭하는 경우가 있다.
또한 본 명세서 등에서 제시하는 트랜지스터는 명시되어 있는 경우를 제외하여, 인핸스먼트형(노멀리 오프형)의 n채널형 전계 효과 트랜지스터로 한다. 따라서 그 문턱 전압('Vth'라고도 함)은 0V보다 큰 것으로 한다.
(실시형태 1)
실시형태에서는 본 발명의 일 형태의 기억 장치에 대하여 설명한다.
<<기억 장치(100)>>
도 1은 본 발명의 일 형태인 기억 장치(100)의 구성예를 도시한 블록도이다.
기억 장치(100)는 입출력 회로(111)(IO Circuit), 제어 회로(112)(Controller), I2C 리시버(113)(I2C Receiver), 설정 레지스터(114)(Setting Register), LVDS 회로(115)(전송(轉送) 회로(LVDS_rx)), LVDS 회로(116)(전송 회로(LVDS_tx)), 디코더(117)(Decoder), 기억 블록 어레이(210)(Memory Block Array), 및 음 전압 생성 회로(218)를 가진다.
또한 제어 회로(112)는 레지스터(118)(Reg_r) 및 레지스터(119)(Reg_w)를 가진다. 또한 기억 블록 어레이(210)는 n개(n은 1 이상의 정수)의 기억 블록(211)(Memory Block)을 가진다. 본 명세서 등에서는 1개째의 기억 블록(211)을 기억 블록(211_1)이라고 나타내고, i개째(i는 1 이상 n 이하의 정수)의 기억 블록(211)을 기억 블록(211_i)이라고 나타낸다.
입출력 회로(111)는 외부 기기와 신호를 수수(授受)하는 기능을 가진다. 기억 장치(100)의 동작 조건 등은 설정 레지스터(114)에 기억되어 있는 설정 파라미터에 의하여 결정된다. 설정 파라미터는 입출력 회로(111) 및 I2C 리시버(113)를 통하여 설정 레지스터(114)에 기록된다. 또한 목적 또는 용도 등에 따라 I2C 리시버(113)는 생략하여도 좋다.
설정 파라미터의 일례로서는 리프레시 동작의 실행 간격이나 회로 동작의 동작 타이밍 등의 지정 정보 등이 있다. 제어 회로(112)는 설정 파라미터 및 외부로부터의 명령 신호를 처리하고 기억 장치(100)의 동작 모드를 결정하는 기능을 가진다. 제어 회로(112)는 다양한 제어 신호를 생성하고 기억 장치(100) 전체의 동작을 제어하는 기능을 가진다.
또한 외부로부터 입출력 회로(111)를 통하여 제어 회로(112)에 리셋 신호(res), 어드레스 신호(ADDR[16:0]), 행 어드레스 식별 신호(RAS)(Row Address Strobe), 열 어드레스 식별 신호(CAS)(Column Address Strobe), 기록 제어 신호(WE)(Write Enable), 데이터 판독용 클록 신호(clk_r), 기록 데이터(WDATA[7:0]) 등이 공급된다. 데이터 판독용 클록 신호(clk_r)는 LVDS 회로(115)를 통하여 제어 회로(112)에 공급된다.
또한, 제어 회로(112)로부터 입출력 회로(111)에 데이터 기록용 클록 신호(clk_w), 판독 데이터(RDATA[7:0])가 공급된다. 데이터 기록용 클록 신호(clk_w)는 LVDS 회로(116)를 통하여 입출력 회로(111)에 공급된다. LVDS 회로(115) 및 LVDS 회로(116)는 LVDS(Low voltage differential signaling) 규격으로 동작하는 전송 회로이다. 또한, 목적 또는 용도 등에 따라 LVDS 회로(115) 및 LVDS 회로(116) 중 한쪽 또는 양쪽을 생략하여도 좋다.
기록 데이터(WDATA[7:0])는 데이터 기록용 클록 신호(clk_w)에 동기화되어 전송되고, 제어 회로(112) 내의 레지스터(119)에 유지된다. 제어 회로(112)는 레지스터(119)에 유지되어 있는 데이터를 기억 블록 어레이(210)에 공급하는 기능을 가진다.
또한 기억 블록 어레이(210)로부터 판독된 데이터는 판독 데이터(RDATA[7:0])로서 제어 회로(112) 내의 레지스터(118)에 유지된다. 제어 회로(112)는 판독 데이터(RDATA[7:0])를 데이터 판독용 클록 신호(clk_r)에 동기화하여 입출력 회로(111)에 전송하는 기능을 가진다.
또한 제어 회로(112)는 열 어드레스 신호(C_ADDR[6:0]), 열 선택 이네이블 신호(CSEL_EN), 데이터 래치 신호(DLAT), 글로벌 기록 허가 신호(GW_EN), 글로벌 판독 허가 신호(GR_EN), 글로벌 감지 증폭기 허가 신호(GSA_EN), 글로벌 이퀄라이즈(equalize) 허가 신호(GEQ_ENB), 로컬 감지 증폭기 허가 신호(LSA_EN), 로컬 이퀄라이즈 허가 신호(LEQ_ENB), 및 워드선 어드레스 선택 신호(WL_ADDR[7:0]) 등을 출력하는 기능을 가진다.
열 어드레스 신호(C_ADDR) 및 열 선택 이네이블 신호(CSEL_EN)는 디코더(117)에 공급된다.
<<기억 블록>>
도 2의 (A)는 기억 블록(211_i)의 구성예를 도시한 블록도이다. 도 2의 (B)는 기억 블록(211_i)에 포함되는 로컬 감지 증폭기 어레이(214)(Local Sense Amplifier Array) 및 셀 어레이(221)(Cell Array)의 구성예를 도시한 사시 블록도이다. 또한, 도 2의 (B) 등에 X 방향, Y 방향, 및 Z 방향을 나타내는 화살표를 부여하였다. X 방향, Y 방향, 및 Z 방향은 각각이 서로 직교하는 방향이다.
기억 블록(211_i)은 워드선 드라이버(212)(WL Driver), 로컬 감지 증폭기 드라이버(213)(LSA Driver), 로컬 감지 증폭기 어레이(214), 글로벌 감지 증폭기(215)(Global SA), 판독 기록 실렉터(216)(R/W Selector), 및 셀 어레이(221)를 가진다.
데이터 래치 신호(DLAT), 글로벌 기록 허가 신호(GW_EN), 및 글로벌 판독 허가 신호(GR_EN)는 판독 기록 실렉터(216)에 공급된다. 글로벌 감지 증폭기 허가 신호(GSA_EN) 및 글로벌 이퀄라이즈 허가 신호(GEQ_ENB)는 글로벌 감지 증폭기(215)에 공급된다. 로컬 감지 증폭기 허가 신호(LSA_EN) 및 로컬 이퀄라이즈 허가 신호(LEQ_ENB)는 로컬 감지 증폭기 어레이(214)에 공급된다. 워드선 어드레스 선택 신호(WL_ADDR[7:0])는 워드선 드라이버(212)에 공급된다.
로컬 감지 증폭기 어레이(214)(Local Sense Amplifiers Array)는 f행 g열(f 및 g는 모두 1 이상의 정수)의 매트릭스상으로 배치된 복수의 감지 증폭기(127)(Sense Amplifier)를 가진다. 본 명세서 등에서는 1행 1열째의 감지 증폭기(127)를 감지 증폭기(127[1,1])라고 나타낸다. 또한 k행 h열째(k는 1 이상 f 이하의 정수이고, h는 1 이상 g 이하의 정수임)의 감지 증폭기(127)를 감지 증폭기(127[k,h])라고 나타낸다.
셀 어레이(221)는 로컬 감지 증폭기 어레이(214) 위쪽에 중첩하여 제공된다. 셀 어레이(221)를 로컬 감지 증폭기 어레이(214)의 위쪽에 중첩시켜 제공함으로써 비트선의 배선 길이를 짧게 할 수 있다.
셀 어레이(221)는 p행 q열(p 및 q는 모두 1 이상의 정수)의 매트릭스상으로 배치된 복수의 메모리 셀(10)을 가진다. 본 명세서 등에서는 1행 1열째의 메모리 셀(10)을 메모리 셀(10[1,1])이라고 나타낸다. 또한, j행 t열째(j는 1 이상 p 이하의 정수. t는 1 이상 q 이하의 정수)의 메모리 셀(10)을 메모리 셀(10[j,t])이라고 나타낸다. 메모리 셀(10)은 기억 소자로서 기능한다.
또한 셀 어레이(221)는 X 방향(행 방향)으로 연장되는 복수의 워드선(WL) 및 배선(BGL)과, Y 방향(열 방향)으로 연장되는 복수의 비트선(BL)과, Y 방향(열 방향)으로 연장되는 복수의 비트선(BLB)을 가진다(도 2의 (B)에 도시하지 않았음). 또한, 본 명세서 등에서는 예를 들어 j번째(j는 1 이상 p 이하의 정수)의 워드선(WL)을 워드선(WL[j])이라고 나타낸다.
하나의 메모리 셀(10)은 X 방향(행 방향)으로 연장되는 워드선(WL) 중 어느 하나와 전기적으로 접속된다. 또한, 하나의 메모리 셀(10)은 X 방향(행 방향)으로 연장되는 배선(BGL) 중 어느 하나와 전기적으로 접속된다. 또한, 하나의 메모리 셀(10)은 비트선(BL) 또는 비트선(BLB) 중 어느 하나와 전기적으로 접속된다.
셀 어레이(221)는 복수의 서브 셀 어레이(223)로 구성된다. 도 2의 (B)에서는 셀 어레이(221)가 4개의 서브 셀 어레이(223)로 구성되는 예를 도시하였다. 도 2의 (B)에서는 4개의 서브 셀 어레이(223)를 서브 셀 어레이(223_1) 내지 서브 셀 어레이(223_4)라고 나타내었다.
복수의 서브 셀 어레이(223)는 각각이 복수의 메모리 셀(10)로 구성된다. 따라서, 서브 셀 어레이를 기억 소자군이라고 할 수도 있다.
서브 셀 어레이(223_1)와 서브 셀 어레이(223_2) 사이, 서브 셀 어레이(223_2)와 서브 셀 어레이(223_3) 사이, 및 서브 셀 어레이(223_3)와 서브 셀 어레이(223_4) 사이에 각각 인접 영역(226)을 가진다. 도 3은 도 2의 (B)에 도시된 영역(225)의 확대도이다. 영역(225)은 서브 셀 어레이(223_2)의 일부와, 서브 셀 어레이(223_3)의 일부와, 그 양쪽과 인접되는 인접 영역(226)의 일부를 포함하는 영역이다.
인접 영역(226)은 워드선(WL)을 위층 또는 아래층의 배선과 전기적으로 접속하기 위한 영역이다. 예를 들어, 워드선(WL)보다 위층에 워드선(WL)과 병행하는 배선을 제공하고, 워드선(WL)과 상기 배선을 인접 영역(226)에서 전기적으로 접속함으로써, 실질적으로 워드선(WL)의 배선 저항을 작게 할 수 있다.
도 4의 (A)에 워드선(WL[j])과 전기적으로 접속되는 메모리 셀(10[j,t-1]), 메모리 셀(10[j,t]), 메모리 셀(10[j,t+1])의 회로 구성예를 도시하였다. 메모리 셀(10)은 트랜지스터(M1)와 유지 용량(Cs)을 가진다. 유지 용량(Cs)은 유지 용량으로서 기능한다. 도 4의 (A)에서는 트랜지스터(M1)로서 백 게이트를 가지는 트랜지스터(4 단자형 트랜지스터. '4 단자 소자'라고도 함)를 예시하였다.
트랜지스터(M1)의 소스 및 드레인 중 한쪽은 유지 용량(Cs)의 한쪽 전극과 전기적으로 접속되고, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 비트선(BL)(또는 비트선(BLB))과 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 워드선(WL)과 전기적으로 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)과 전기적으로 접속된다. 유지 용량(Cs)의 다른 쪽 전극은 배선(CAL)과 전기적으로 접속된다. 트랜지스터(M1)의 소스 및 드레인 중 한쪽과 유지 용량(Cs)의 한쪽 전극이 전기적으로 접속되는 접속점을 노드(ND)라고 한다.
실제의 트랜지스터에 있어서, 게이트와 백 게이트는 반도체층의 채널 형성 영역을 개재하여 서로 중첩되도록 제공된다. 게이트와 백 게이트는 모두 게이트로서 기능할 수 있다. 따라서 한쪽을 '백 게이트'라고 하는 경우, 다른 쪽을 '게이트' 또는 '프런트 게이트'라고 하는 경우가 있다. 또한 한쪽을 '제 1 게이트', 다른 쪽을 '제 2 게이트'라고 하는 경우가 있다.
백 게이트는 게이트와 같은 전위로 하여도 좋고, 접지 전위나 임의의 전위로 하여도 좋다. 또한 백 게이트의 전위를 게이트와 연동시키지 않고 독립적으로 변화시킴으로써 트랜지스터의 문턱 전압을 변화시킬 수 있다.
백 게이트를 제공하고, 게다가 게이트와 백 게이트를 같은 전위로 함으로써, 반도체층에서 캐리어가 흐르는 영역이 막 두께 방향에서 더 커지므로, 캐리어의 이동량이 증가한다. 이 결과, 트랜지스터의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아진다.
따라서 트랜지스터를 점유 면적에 대하여 큰 온 전류를 가지는 트랜지스터로 할 수 있다. 즉 요구되는 온 전류에 대하여 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서 집적도가 높은 반도체 장치를 실현할 수 있다.
배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
데이터의 기록 및 판독은 워드선(WL)에 고레벨 전위(예를 들어 3.3V)를 인가하고, 트랜지스터(M1)를 도통 상태로 하고, 비트선(BL)과 노드(ND)를 전기적으로 접속함으로써 수행된다. 데이터의 기록 종료 후에는, 워드선(WL)에 저레벨 전위를 인가하고, 트랜지스터(M1)를 비도통 상태로 한다. 저레벨 전위는 예를 들어, 기준 전위 또는 음 전위로 하면 좋다. 본 명세서 등에서 음 전위란 기준 전위보다 낮은 전위를 말한다. 따라서, 기준 전위를 0V로 한 경우, 음 전위는 0V보다 낮은 전위이다. 또한, "음 전위가 크다" 또는 "큰 음 전위"란, 기준 전위와 음 전위의 전위차가 크다는 의미이다. 또한, "음 전위가 작다" 또는 "작은 음 전위"란, 기준 전위와 음 전위의 전위차가 작다는 의미이다.
배선(CAL)은 유지 용량(Cs)의 다른 쪽 전극에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 배선(CAL)에는 고정 전위를 인가하는 것이 바람직하다.
본 실시형태에 나타내는 메모리 셀(10)은 DRAM(Dynamic Random Access Memory)형 기억 소자이다.
본 명세서 등에서는 메모리 셀(10[j,t])에 포함되는 트랜지스터(M1)를 트랜지스터(M1[j,t])라고 하는 경우가 있다. 또한, 본 명세서 등에서는 메모리 셀(10[j,t])에 포함되는 유지 용량(Cs)을 유지 용량(Cs[j,t])이라고 하는 경우가 있다. 또한, 도 4의 (A)에 도시한 회로도는 도 4의 (B)와 같이 도시할 수 있다.
트랜지스터(M1)의 채널이 형성되는 반도체층에는, 금속 산화물의 한 종류인 산화물 반도체를 사용하는 것이 바람직하다. 본 명세서 등에서는, 채널이 형성되는 반도체층에 산화물 반도체를 포함하는 트랜지스터를 'OS 트랜지스터'라고도 한다.
예를 들어, 산화물 반도체로서 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 한 종류 또는 복수 종류), 아연 중 어느 하나를 가지는 금속 산화물을 사용할 수 있다. 특히 산화물 반도체는 인듐, 갈륨, 아연을 포함하는 금속 산화물인 것이 바람직하다.
OS 트랜지스터는 오프 전류가 매우 적다는 특성을 가진다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류(리크 전류)를 매우 낮게 할 수 있다. 즉, 기록한 데이터를 트랜지스터(M1)에 의하여 장시간 유지할 수 있다. 따라서, 기억 소자의 리프레시 빈도를 낮게 할 수 있다. 또한, 기억 소자의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 낮기 때문에, 멀티레벨 데이터 또는 아날로그 데이터를 유지하는 기억 소자의 실현을 용이하게 할 수 있다.
본 명세서 등에서는, OS 트랜지스터를 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 한다.
트랜지스터(M1[j,t])와 트랜지스터(M1[j,t+1])의 구조예를 도 5의 (A) 및 도 5의 (B)에 도시하였다. 도 5의 (A)는 트랜지스터(M1[j,t]) 및 트랜지스터(M1[j,t+1])의 사시도이고, 도 5의 (B)는 상면도이다. 또한, 도면의 이해를 돕기 위하여, 구성 요소의 일부를 생략하였다.
트랜지스터(M1[j,t])는 산화물층(261)(산화물층(261a), 산화물층(261b), 및 산화물층(261c))을 가진다. 산화물층(261)은 반도체층으로서 기능한다. 또한, 산화물층(261b) 위에 도전층(342)(도전층(342a) 및 도전층(342b))이 제공되어 있다. 도전층(342a) 및 도전층(342b)의 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다.
또한, 도전층(342a)과 도전층(342b) 사이에 도전층(360), 절연층(349), 및 산화물층(261c)이 제공되어 있다. 절연층(349)은 도전층(360)의 측면과 중첩되는 영역과, 도전층(360)의 저면과 중첩되는 영역을 가진다. 또한, 산화물층(261c)은 절연층(349)을 개재하여 도전층(360)의 측면과 중첩되는 영역과, 절연층(349)을 개재하여 도전층(360)의 저면과 중첩되는 영역을 가진다. 또한, 산화물층(261c)은 산화물층(261b)과 접하는 영역을 가진다
또한, 도전층(360) 중 산화물층(261c)과 중첩되는 영역이 게이트 전극으로서 기능한다.
또한, 산화물층(261a) 아래에 절연층(366)이 제공되고, 절연층(366) 아래에 절연층(365)이 제공되어 있다. 또한, 절연층(365) 아래에 도전층(305)이 제공되어 있다. 도전층(305)은 도전층(360)과 중첩되는 위치에 제공되어 있다. 도전층(305)은 배선(BGL[j])으로서 기능한다. 또한, 도전층(305)은 트랜지스터(M1[j,t])의 백 게이트 전극으로서 기능한다. 도전층(305)에 음 전압을 공급함으로써, 트랜지스터(M1)의 Vth를 크게 하고, 트랜지스터(M1)의 노멀리 온화를 억제할 수 있다.
도전층(360)은 워드선(WL[j])으로서 기능한다. 또한, 도전층(360)은 트랜지스터(M1[j,t])의 게이트 전극으로서 기능한다. 절연층(349)은 트랜지스터(M1[j,t])의 게이트 절연층으로서 기능한다. 트랜지스터(M1[j,t+1])는 트랜지스터(M1[j,t])와 같은 구조를 가진다. 따라서, 도전층(360)은 트랜지스터(M1[j,t+1])의 게이트 전극으로서 기능한다. 또한, 절연층(349)은 트랜지스터(M1[j,t+1])의 게이트 절연층으로서 기능한다. 또한, 트랜지스터 구조에 대해서는 나중에 자세히 설명한다.
<기생 트랜지스터(Trp), 기생 용량(Cp)>
상기 구조에서는 산화물층(261c)이 절연층(349)을 개재하여 워드선(WL[j])과 중첩되고, 또한 산화물층(261c)은 트랜지스터(M1[j,t])의 산화물층(261b)과 트랜지스터(M1[j,t+1])의 산화물층(261b)에 접한다. 그러므로, 트랜지스터(M1[j,t])와 트랜지스터(M1[j,t+1]) 사이에 기생 트랜지스터(Trp)가 생기는 경우가 있다. 기생 트랜지스터(Trp)가 생기면 트랜지스터(M1[j,t])의 산화물층(261b)과 트랜지스터(M1[j,t+1])의 산화물층(261b)이 전기적으로 접속되기 때문에, 워드선(WL[j])을 따라 누설 경로(current path)가 생기기 쉽다(도 5의 (B) 참조).
또한, 기생 트랜지스터(Trp)가 생기면 워드선(WL[j])을 한쪽 전극, 산화물층(261c)을 다른 쪽 전극(기생 노드(NDp))으로 하는 기생 용량(Cp)이 생긴다. 기생 용량(Cp)은 기생 트랜지스터(Trp)의 게이트 용량에 상당한다(도 5의 (A) 참조).
도 5의 (C)는 메모리 셀(10[j,t]), 메모리 셀(10[j,t+1]), 기생 트랜지스터(Trp), 및 기생 용량(Cp)을 나타내는 회로도이다. 또한, 본 실시형태에서는 배선(BGL[j])에 항상 음 전압이 공급되는 것으로 한다. 따라서, 이후의 회로도 등에서는 도면의 이해를 돕기 위하여 배선(BGL[j])의 기재를 생략하는 경우가 있다. 예를 들어, 도 5의 (C)에서는 배선(BGL)의 기재를 생략하였다.
또한, 도 5의 (C)에서는 기생 트랜지스터(Trp)를 2개의 영역으로 분할하여 도시하였다. 또한, 도 5의 (C)에서는 기생 트랜지스터(Trp) 및 기생 용량(Cp)을 파선으로 나타내었다.
기생 트랜지스터(Trp)의 전계 효과 이동도는 트랜지스터(M1)의 전계 효과 이동도보다 현저히 작다. 그러므로, 메모리 셀(10)로의 데이터 기록 속도가 빠른 경우(동작 주파수가 높은 경우)에는 상술한 누설 경로의 영향은 경미하다. 한편, 메모리 셀(10)로의 데이터 기록 속도가 느린 경우(동작 주파수가 낮은 경우, 예를 들어 동작 주파수가 10MHz 이하인 경우)에는 누설 경로의 영향이 현저하게 되고, 메모리 셀(10)로의 데이터 기록이 불충분하게 되는 경우가 있다.
<메모리 셀(10)로의 정보 기록 동작>
이어서, 동작 주파수가 낮은 경우의, 메모리 셀(10[j,t])로의 정보의 기록 동작에 대하여 설명한다. 도 6의 (A)는 메모리 셀(10[j,t-1]), 메모리 셀(10[j,t]), 메모리 셀(10[j,t+1]), 기생 트랜지스터(Trp), 및 기생 용량(Cp)을 나타내는 회로도이다. 메모리 셀(10[j,t-1]) 및 메모리 셀(10[j,t])은 서브 셀 어레이(223_2)에 포함되는 메모리 셀이고, 메모리 셀(10[j,t+1])은 서브 셀 어레이(223_3)에 포함되는 메모리 셀이다.
도 6의 (A)에서는 메모리 셀(10[j,t-1])과 메모리 셀(10[j,t]) 사이에 생기는 기생 트랜지스터, 기생 용량, 기생 노드를 각각 기생 트랜지스터(TrpA), 기생 용량(CpA), 기생 노드(NDpA)라고 나타내었다. 또한, 메모리 셀(10[j,t])과 메모리 셀(10[j,t+1]) 사이에 생기는 기생 트랜지스터, 기생 용량, 기생 노드를 각각 기생 트랜지스터(TrpB), 기생 용량(CpB), 기생 노드(NDpB)라고 나타내었다.
본 실시형태에 있어서, 메모리 셀(10)에 기록하는 정보 중 "0"에 상당하는 전위를 0V 이상 0.6V 미만으로 하고, "1"에 상당하는 전위를 0.6V 이상 1.2V 이하로 한다. 또한, 유지 용량(Cs)을 3.5fF, 기생 용량(CpA)을 1.0fF, 기생 용량(CpB)을 3.0fF로 한다. 또한, 트랜지스터(M1)를 온 상태(도통 상태)로 하기 위하여 워드선(WL)에 공급하는 전위(WLH)를 3.3V로 하고, 오프 상태(비도통 상태)로 하기 위하여 워드선(WL)에 공급하는 전위(WLL)를 0V로 한다. 또한, 기생 트랜지스터(TrpA) 및 기생 트랜지스터(TrpB)의 Vth를 1.5V로 한다.
도 6의 (B), 도 7의 (A), 도 7의 (B), 및 도 8을 사용하여, 메모리 셀(10[j,t-1])에 "0", 메모리 셀(10[j,t])에 "1", 메모리 셀(10[j,t+1])에 "0"이 기록되는 경우에 대하여 설명한다. 도 8은 정보의 기록 동작을 설명하기 위한 타이밍 차트이다. 또한, 도면 등에 있어서, 도면을 보기 쉽게 하기 위하여, 부호의 기재를 생략하는 경우가 있다. 도 6의 (B), 도 7의 (A), 및 도 7의 (B)에 있어서 생략된 부호는 도 6의 (A) 등을 참작하면 이해할 수 있다. 또한, 변동이 있던 전위를 흑선으로 둘러싸 나타내었다.
우선, 기간(T11)에 있어서, 비트선(BL[t-1]) 및 비트선(BL[t+1])에 0V가 공급되고, 비트선(BL[t])에 1.2V가 공급된다. 또한, 워드선(WL[j])에 전위(WLH)(3.3V)가 공급된다. 이에 의하여, 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])가 온 상태가 되고, 노드(ND[j,t-1]) 및 노드(ND[j,t+1])에 0V가 기록되고, 노드(ND[j,t])에 1.2V가 기록된다(도 6의 (B), 도 8 참조).
상술한 바와 같이, 기생 트랜지스터(Trp)의 전계 효과 이동도는 트랜지스터(M1)의 전계 효과 이동도보다 현저히 작다. 기간(T11) 직전의 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -1.5V인 경우, 워드선(WL[j])의 전위가 0V로부터 3.3V로 변화된 직후에서는 전하의 이동이 따라잡기 못하고, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 -1.5V+3.3V=1.8V가 된다. 그 후, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 모두 0.6V가 된다.
다음으로, 기간(T12)에 있어서, 워드선(WL[j])에 전위(WLL)(0V)를 공급하고, 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])를 오프 상태로 한다. 도 7의 (A)는 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])가 오프 상태가 된 직후의 상태(기간(T12) 시작 직후의 상태)를 도시한 것이다. 상술한 바와 같이, 기생 트랜지스터(Trp)의 전계 효과 이동도는 트랜지스터(M1)의 전계 효과 이동도보다 현저히 작다. 그러므로, 워드선(WL[j])의 전위가 3.3V로부터 0V로 변화된 직후에서는 전하의 이동이 따라잡기 못하고, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 0.6V-3.3V=-2.7V가 된다.
워드선(WL[j])의 전위가 0V이고, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -2.7V인 상태는, 기생 트랜지스터(TrpA) 및 기생 트랜지스터(TrpB)의 게이트에 2.7V가 인가되어 있는 상태이다. 따라서, 기생 트랜지스터(TrpA) 및 기생 트랜지스터(TrpB)는 온 상태가 된다.
기생 트랜지스터(TrpA) 및 기생 트랜지스터(TrpB)가 온 상태이면, 노드(ND[j,t-1]), 노드(ND[j,t]), 노드(ND[j,t+1]), 기생 노드(NDpA), 및 기생 노드(NDpB) 사이에서 전하의 이동(전하의 재분배)이 생긴다. 전하의 이동은 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -1.5V가 될 때까지 계속된다.
전하 이동 종료 후의 노드(ND[j,t-1]), 노드(ND[j,t]), 노드(ND[j,t+1])의 전위는 유지 용량(Cs)과 기생 용량(CpA) 및 기생 용량(CpB)의 정전 용량으로 결정된다. 본 회로 구성에서는 전하 이동 종료 후의 노드(ND[j,t-1]) 및 노드(ND[j,t+1])의 전위가 0V보다 낮게 되고, 노드(ND[j,t])의 전위가 0.51V가 된다(도 7의 (B), 도 8 참조).
데이터 판독 시에 노드(ND)의 전위가 0V보다 낮은 경우, 메모리 셀(10)에 기억되어 있는 데이터는 "0"으로서 인식된다. 또한, 데이터 판독 시에 노드(ND)의 전위가 0.51V인 경우에도, 메모리 셀(10)에 기억되어 있는 데이터는 "0"으로서 인식된다. 즉, 메모리 셀(10[j,t-1]) 및 메모리 셀(10[j,t+1])에는 데이터가 정상적으로 기록되어 있지만, 메모리 셀(10[j,t])에는 데이터가 정상적으로 기록되어 있지 않다는 것이다.
바꿔 말하면, 데이터 판독 시에 있어서, 메모리 셀(10[j,t-1]) 및 메모리 셀(10[j,t+1])에 기록된 데이터 "0"은 "0"으로서 판독되지만, 메모리 셀(10[j,t])에 기록된 데이터 "1"이 "0"으로서 판독된다.
이어서, 도 9의 (A), 도 9의 (B), 및 도 10을 사용하여, 메모리 셀(10[j,t-1]), 메모리 셀(10[j,t]), 및 메모리 셀(10[j,t+1])에 "1"이 기록되는 경우에 대하여 설명한다. 또한, 도 6의 (B), 도 7의 (A), 및 도 7의 (B)와 마찬가지로, 도 9의 (A) 및 (B)에 있어서 생략된 부호는 도 6의 (A) 등을 참작하면 이해할 수 있다. 도 10은 정보의 기록 동작을 설명하기 위한 타이밍 차트이다.
우선, 기간(T21)에 있어서, 비트선(BL[t-1]), 비트선(BL[t]), 및 비트선(BL[t+1])에 1.2V가 공급되고, 워드선(WL[j])에 3.3V가 공급된다. 이로써, 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])가 온 상태가 되고, 노드(ND[j,t-1]), 노드(ND[j,t]), 및 노드(ND[j,t+1])에 1.2V가 기록된다(도 9의 (A), 도 10 참조).
상술한 바와 같이, 기간(T21) 직전의 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -1.5V이었던 경우, 워드선(WL[j])의 전위가 0V로부터 3.3V로 변화된 직후에서는 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 1.8V가 된다. 그 후, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 모두 1.2V가 된다.
다음으로, 기간(T22)에 있어서, 워드선(WL[j])에 0V를 공급하고, 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])를 오프 상태로 한다. 상술한 바와 같이, 워드선(WL[j])의 전위가 3.3V로부터 0V로 변화된 직후에서는, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 1.2V-3.3V=-2.1V가 된다.
다음으로, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -1.5V가 될 때까지 노드(ND[j,t-1]), 노드(ND[j,t]), 노드(ND[j,t+1]), 기생 노드(NDpA), 및 기생 노드(NDpB) 사이에서 전하의 이동(전하의 재분배)이 생긴다.
전하 이동 종료 후의 노드(ND[j,t-1]), 노드(ND[j,t]), 노드(ND[j,t+1])의 전위는 유지 용량(Cs)과 기생 용량(CpA) 및 기생 용량(CpB)의 정전 용량으로 결정된다. 본 회로 구성에서는, 노드(ND[j,t])의 전위가 0.85V가 된다(도 9의 (B), 도 10 참조). 또한, 전하 이동 종료 후의 노드(ND[j,t-1])의 전위는 노드(ND[j,t-2])의 영향을 받아 0.86V 이상(도 12 참조) 1.2V 미만이 된다. 또한, 전하 이동 종료 후의 노드(ND[j,t+1])의 전위는 노드(ND[j,t+2])의 영향을 받아 0.86V 이상 1.2V 미만이 된다.
이와 같이, 노드(ND[j,t-1]), 노드(ND[j,t]), 노드(ND[j,t+1])의 전위는 모두 0.6V 이상이다. 따라서, 데이터 "1"로서 기록된 데이터는 데이터 "1"로서 정상적으로 판독될 수 있다.
이어서, 서브 셀 어레이(223) 내에서의 같은 기록 동작에 대하여 설명한다. 도 11의 (A)는 메모리 셀(10[j,t-3]), 메모리 셀(10[j,t-2]), 메모리 셀(10[j,t-1]), 기생 트랜지스터(TrpA), 및 기생 용량(CpA)을 도시한 회로도이다. 메모리 셀(10[j,t-3]), 메모리 셀(10[j,t-2]), 및 메모리 셀(10[j,t-1])은 서브 셀 어레이(223_2)에 포함되는 메모리 셀이다.
또한, 메모리 셀(10[j,t-3])과 메모리 셀(10[j,t-2]) 사이에 생기는 기생 용량(CpA)의 정전 용량과, 메모리 셀(10[j,t-2])과 메모리 셀(10[j,t-1]) 사이에 생기는 기생 용량(CpA)의 정전 용량을 모두 1.0fF로 한다.
도 11의 (B), 도 11의 (C), 및 도 12를 사용하여, 메모리 셀(10[j,t-3])에 "0", 메모리 셀(10[j,t-2])에 "1", 메모리 셀(10[j,t-1])에 "0"을 기록하는 경우에 대하여 설명한다. 또한, 도면 등에 있어서, 도면을 보기 쉽게 하기 위하여, 부호의 기재를 생략하는 경우가 있다. 도 11의 (B) 및 (C)에 있어서 생략된 부호는 도 11의 (A) 등을 참작하면 이해할 수 있다. 도 12는 정보의 기록 동작을 설명하기 위한 타이밍 차트이다.
우선, 기간(T31)에 있어서, 비트선(BL[t-3]) 및 비트선(BL[t-1])에 0V가 공급되고, 비트선(BL[t-2])에 1.2V가 공급된다. 또한, 워드선(WL[j])에 3.3V가 공급된다. 이로써, 트랜지스터(M1[j,t-3]), 트랜지스터(M1[j,t-2]), 및 트랜지스터(M1[j,t-1])가 온 상태가 되고, 노드(ND[j,t-3]) 및 노드(ND[j,t-1])에 0V가 기록되고, 노드(ND[j,t-2])에 1.2V가 기록된다(도 11의 (B), 도 12 참조).
기간(T11)의 기재에서 설명한 바와 같이, 기간(T31) 직전의 기생 노드(NDpA)의 전위가 -1.5V이었던 경우, 워드선(WL[j])의 전위가 0V로부터 3.3V로 변화된 직후에서는 기생 노드(NDpA)의 전위는 -1.5V+3.3V=1.8V가 된다. 그 후, 도 11의 (B)에 도시된 바와 같이, 2개의 기생 노드(NDpA)의 전위는 모두 0.6V가 된다.
다음으로, 기간(T32)에 있어서, 워드선(WL[j])에 0V를 공급하고, 트랜지스터(M1[j,t-3]), 트랜지스터(M1[j,t-2]), 및 트랜지스터(M1[j,t-1])를 오프 상태로 한다. 상술한 바와 같이, 워드선(WL[j])에 0V를 공급한 직후(기간(T32) 시작 직후)의 기생 노드(NDpA)의 전위는 -2.7V가 된다. 그 후, 전하의 재분배에 의하여 기생 노드(NDpA)의 전위는 -1.5V가 된다.
본 회로 구성에서는 메모리 셀(10[j,t-3])과 메모리 셀(10[j,t-2]) 사이에 생기는 기생 용량(CpA)의 정전 용량과, 메모리 셀(10[j,t-2])과 메모리 셀(10[j,t-1]) 사이에 생기는 기생 용량(CpA)의 정전 용량은 모두 1.0fF이다. 따라서, 본 회로 구성에서는 전하 이동 종료 후의 노드(ND[j,t-3]) 및 노드(ND[j,t-1])의 전위가 0V보다 낮게 되고, 노드(ND[j,t-2])의 전위가 0.86V가 된다(도 11의 (C), 도 12 참조).
상술한 바와 같이, 데이터 판독 시에 노드(ND)의 전위가 0V보다 낮은 경우, 메모리 셀(10)에 기억되어 있는 데이터는 "0"으로서 인식된다. 또한, 데이터 판독 시에 노드(ND)의 전위가 0.86V인 경우에는, 메모리 셀(10)에 기억되어 있는 데이터는 "1"로서 인식된다.
따라서, 메모리 셀(10[j,t-3]), 메모리 셀(10[j,t-2]), 및 메모리 셀(10[j,t-1])에 기록되는 데이터는 정상적으로 기록되는 것을 알 수 있다.
이와 같이, 서브 셀 어레이(223)의 단부에 배치된 메모리 셀(10)은 인접한 인접 영역(226)에 생기는 기생 용량의 영향에 의하여 기록의 오류가 생기기 쉽다. 즉, 인접 영역(226)의 기생 용량을 저감함으로써, 기록의 오류의 발생을 억제할 수 있다.
인접한 메모리 셀(10) 간에서 워드선(WL)에 따라 생기는 기생 용량은, 인접한 메모리 셀(10) 간의 워드선(WL)의 길이에 비례하여 변화한다. 따라서, 상기 기생 용량은 인접한 메모리 셀(10) 간의 워드선(WL)의 길이를 짧게 함으로써 저감될 수 있다.
도 13의 (A)에 도시된 바와 같이, 서브 셀 어레이 내에 있는 메모리 셀(10[j,t-1])이 가지는 트랜지스터(M1[j,t-1])의 게이트 전극으로부터 같은 서브 셀 어레이 내에 있는 메모리 셀(10[j,t])이 가지는 트랜지스터(M1[j,t])의 게이트 전극까지의 워드선(WL[j])의 길이를 거리(DA)로 한다.
또한, 서브 셀 어레이의 단부에 배치된 메모리 셀(10[j,t])이 가지는 트랜지스터(M1[j,t])의 게이트 전극으로부터, 인접한 서브 셀 어레이의 단부에 배치된 메모리 셀(10[j,t+1])이 가지는 트랜지스터(M1[j,t+1])의 게이트 전극까지의 워드선(WL[j])의 길이를 거리(DB)로 한다. 거리(DB)는 인접한 서브 셀 어레이 간의 최단 거리라고 할 수도 있다.
또한 일반적으로, 셀 어레이 내에 있어서 메모리 셀(10)을 구성하는 트랜지스터 및 용량 소자, 및 메모리 셀(10)에 접속되는 배선 등은 일정한 주기로 배치된다. 따라서, 거리(DA)는 서브 셀 어레이 내에서 인접한 비트선(BL[t-1])으로부터 비트선(BL[t])까지의 최단 거리라고 할 수도 있다. 마찬가지로, 거리(DB)는 서브 셀 어레이의 단부에 배치된 비트선(BL[t])으로부터, 인접한 서브 셀 어레이의 단부에 배치된 비트선(BL[t+1])까지의 최단 거리라고 할 수도 있다.
기생 용량(CpA)은 거리(DA)에 비례하고, 기생 용량(CpB)은 거리(DB)에 비례한다. 도 13의 (B)는 상기 정보의 기록 동작을 수행하는 경우의, 거리(DB)와 노드(ND[j,t])의 유지 전위의 관계를 산출한 그래프이다. 도 13의 (B)에 도시된 그래프는 유지 용량(Cs)의 정전 용량을 3.5fF, 기생 용량(CpA)의 정전 용량을 1.0fF, 거리(DA)를 1.4μm로 하여 산출하였다.
상술한 바와 같이, 노드(ND[j,t])에 "1"을 기록하고, 노드(ND[j,t])로부터 "1"을 판독하는 경우, 노드(ND[j,t])의 유지 전위를 0.6V 이상으로 할 필요가 있다. 도 13의 (B)를 참조하면, "1"이 기록된 노드(ND[j,t])의 유지 전위를 0.6V 이상으로 하기 위해서는 거리(DB)를 3.5μm 이하로 할 필요가 있는 것을 알 수 있다.
또한, 기억 장치(100)의 동작을 더 안정시키기 위하여 "1"이 기록된 노드(ND[j,t])의 유지 전위를 0.75V 이상으로 하는 것이 바람직하다. 도 13의 (B)를 참조하면, 노드(ND[j,t])의 유지 전위를 0.75V 이상으로 하기 위해서는, 거리(DB)를 2.3μm 이하로 할 필요가 있는 것을 알 수 있다.
또한, 거리(DB)는 거리(DA)의 1배 이상 3.5배 이하가 바람직하고, 1배 이상 2.3배 이하가 더 바람직하다.
거리(DB)를 거리(DA)에 가깝게 함으로써, 기억 장치(100)의 기록의 오류를 저감할 수 있다. 거리(DB)를 거리(DA)에 가깝게 함으로써, 기억 장치(100)의 신뢰성을 높일 수 있다.
또한, 도 14의 (A)에 도시된 바와 같이, 인접 영역(226)에 더미 메모리 셀(10d)을 제공하여도 좋다. 더미 메모리 셀(10d)은 트랜지스터(M1d) 및 유지 용량(Csd)을 가진다. 트랜지스터(M1d)의 소스 및 드레인 중 한쪽은 노드(NDd)를 통하여 유지 용량(Csd)의 한쪽 전극과 전기적으로 접속된다. 유지 용량(Csd)의 다른 쪽 전극은 배선(CAL)과 전기적으로 접속된다. 트랜지스터(M1d)의 게이트는 워드선(WL[j])과 전기적으로 접속된다. 트랜지스터(M1d)의 소스 및 드레인 중 다른 쪽에 VDD(본 실시형태에서는 1.2V)가 공급된다.
인접 영역(226)에 더미 메모리 셀(10d)을 하나 제공함으로써, 기생 용량(CpB)을 기생 용량(CpB1)과 기생 용량(CpB2)으로 나눌 수 있다. 인접 영역(226)과 중첩되는 영역의 워드선(WL[j])에 있어서, 워드선(WL[j])의 중앙에 더미 메모리 셀(10d)을 하나 제공함으로써, 기생 용량(CpB)을 반으로 할 수 있다. 마찬가지로, 기생 트랜지스터(TrpB)를 기생 트랜지스터(TrpB1)와 기생 트랜지스터(TrpB2)로 나눌 수 있다. 또한, 기생 노드(NDpB)를 기생 노드(NDpB1)와 기생 노드(NDpB2)로 나눌 수 있다.
또한, 도 14의 (B)에 도시된 바와 같이, 인접 영역(226)에 더미 메모리 셀(10d)을 복수로 제공하여도 좋다. 또한, 도 15의 (A)에 도시된 바와 같이, 더미 메모리 셀(10d)에 유지 용량(Csd)을 제공하지 않고, 노드(NDd)를 플로팅 상태로 하여도 좋다. 또한, 도 15의 (B)에 도시된 바와 같이, 더미 메모리 셀(10d)에 유지 용량(Csd)을 제공하지 않고, 트랜지스터(M1d)의 소스 및 드레인에 VDD를 공급하여도 좋다.
인접 영역(226)에 더미 메모리 셀(10d)을 제공함으로써, 기억 장치(100)의 기록의 오류를 저감할 수 있다. 인접 영역(226)에 더미 메모리 셀(10d)을 제공함으로써, 기억 장치(100)의 신뢰성을 높일 수 있다.
도 16의 (A)에 도시된 바와 같이, 거리(DA)는 매트릭스상으로 배치된 메모리 셀(10)의 피치(배열 주기)라고 볼 수 있다.
도 16의 (B)는 유지 용량(Cs)의 정전 용량을 3.5fF로 하였을 때의, 거리(DA)와 노드(ND[j,t-2])의 유지 전위의 관계를 산출한 그래프이다. 도 16의 (B)를 참조하면, "1"이 기록된 노드(ND[j,t-2])의 유지 전위를 0.6V 이상으로 하기 위해서는 거리(DA)를 2.5μm 이하로 할 필요가 있는 것을 알 수 있다. 또한, "1"이 기록된 노드(ND[j,t-2])의 유지 전위를 0.75V 이상으로 하기 위해서는, 거리(DA)를 1.8μm 이하로 할 필요가 있는 것을 알 수 있다.
바꿔 말하면, "1"이 기록된 노드(ND[j,t-2])의 유지 전위를 0.6V 이상으로 하기 위해서는, 매트릭스상으로 배치된 메모리 셀(10)의 피치를 2.5μm 이하로 할 필요가 있다. 또한, "1"이 기록된 노드(ND[j,t-2])의 유지 전위를 0.75V 이상으로 하기 위해서는 매트릭스상으로 배치된 메모리 셀(10)의 피치를 1.8μm 이하로 할 필요가 있다.
매트릭스상으로 배치된 메모리 셀(10)의 피치를 2.5μm 이하, 바람직하게는 1.8μm 이하로 함으로써, 기억 장치(100)의 기록의 오류를 저감할 수 있다. 매트릭스상으로 배치된 메모리 셀(10)의 피치를 2.5μm 이하, 바람직하게는 1.8μm 이하로 함으로써, 기억 장치(100)의 신뢰성을 높일 수 있다.
도 17의 (A)는 도 5의 (B)에서 일점쇄선으로 나타낸 Y1-Y2 부분의 단면도이다. 기생 용량(CpA)과 기생 용량(CpB)의 정전 용량은 워드선(WL[j])과 산화물층(261c)이 중첩되는 면적에 비례한다. 배선(BGL[j])에 음 전압이 공급되어 있는 경우에는, 워드선(WL[j])의 저면과 중첩되는 산화물층(261c)에는 캐리어가 생기기 어려워진다. 따라서, 거리(DA) 및 거리(DB)가 일정한 경우, 도 5의 (B)에 도시된 워드선(WL[j])의 높이(H)를 작게 함으로써, 기생 용량(CpA) 및 기생 용량(CpB)의 정전 용량을 작게 할 수 있다.
도 17의 (B)는 상기 정보의 기록 동작을 수행하는 경우의, 워드선(WL[j])의 높이(H)와 노드(ND[j,t])의 유지 전위의 관계를 나타내는 그래프이다. 도 17의 (B)에 도시된 그래프는 유지 용량(Cs)의 정전 용량을 3.5fF, 높이(H)가 120nm일 때의 기생 용량(CpA)의 정전 용량을 1.0fF, 높이(H)가 120nm일 때의 기생 용량(CpB)의 정전 용량을 3.0fF, 거리(DA)를 1.4μm, 거리(DB)를 4.2μm로 하여 산출하였다.
도 17의 (B)를 참조하면, "1"이 기록된 노드(ND[j,t])의 유지 전위를 0.6V 이상으로 하기 위해서는 높이(H)를 105nm 이하로 할 필요가 있는 것을 알 수 있다. 또한, "1"이 기록된 노드(ND[j,t])의 유지 전위를 0.75V 이상으로 하기 위해서는 높이(H)를 79nm 이하로 할 필요가 있는 것을 알 수 있다.
워드선(WL[j])의 높이(H)를 작게(낮게) 함으로써, 기억 장치(100)의 기록의 오류를 저감할 수 있다. 워드선(WL[j])의 높이(H)를 작게 함으로써, 기억 장치(100)의 신뢰성을 높일 수 있다.
또한, 기생 트랜지스터(Trp)의 Vth를 크게 함으로써, 노드(ND)와 기생 노드(NDp) 사이의 전하 이동량을 저감할 수 있다. 따라서, 노드(ND)의 유지 전위의 저하를 경감할 수 있다.
예를 들어, 산화물층(261c)에 전자 친화력이 작은 재료를 사용함으로써, 기생 트랜지스터(Trp)의 Vth를 크게 할 수 있다. 이 경우, 산화물층(261c)의 전자 친화력이 산화물층(261b)의 전자 친화력보다 작은 것이 바람직하다. 산화물층(261c)의 전자 친화력을 산화물층(261b)의 전자 친화력보다 작게 함으로써, 기생 트랜지스터(Trp)의 Vth를 트랜지스터(M1)의 Vth보다 크게 할 수 있다.
예를 들어, 산화물층(261b)으로서 In-M-Zn 산화물(원소 M은 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등에서 선택된 한 종류 또는 복수 종류)을 사용하는 경우, 산화물층(261c)에 사용하는 금속 산화물에 있어서, In에 대한 원소 M의 원자수비가 산화물층(261b)에 사용하는 금속 산화물에 있어서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또는, 산화물층(261c)에 사용하는 금속 산화물로서 M-Zn 산화물 또는 M 산화물을 사용하는 것이 바람직하다.
기생 트랜지스터(Trp)의 Vth를 크게 함으로써, 기억 장치(100)의 기록의 오류를 저감할 수 있다. 따라서, 기억 장치(100)의 신뢰성을 높일 수 있다.
또한, 워드선(WL)에 공급하는 전위(WLH) 및 전위(WLL)의 전위차는 바꾸지 않고, 전위(WLH) 및 전위(WLL)를 낮추어도 좋다. 기억 장치(100)의 기록의 오류를 저감할 수 있다.
유지 용량(Cs)을 3.5fF, 기생 용량(CpA)을 1.0fF, 기생 용량(CpB)을 3.0fF, 전위(WLH)를 3.0V, 전위(WLL)를 -0.3V로 한 경우의, 메모리 셀(10[j,t])에 대한 정보의 기록 동작에 대하여 설명한다. 도 18의 (A), 도 18의 (B), 도 19, 및 도 20을 사용하여, 메모리 셀(10[j,t-1])에 "0", 메모리 셀(10[j, t])에 "1", 메모리 셀(10[j,t+1])에 "0"이 기록되는 경우에 대하여 설명한다. 도 20은 정보의 기록 동작을 설명하기 위한 타이밍 차트이다. 도 18의 (A), 도 18의 (B), 및 도 19는 도 6의 (A)에 상당하는 회로도이다. 도면을 보기 쉽게 하기 위하여, 도 18의 (A), 도 18의 (B), 및 도 19에 있어서 부호의 기재를 생략하는 경우가 있다. 도 18의 (A), 도 18의 (B), 및 도 19에 있어서 생략된 부호는 도 6의 (A) 등을 참작하면 이해할 수 있다.
우선, 기간(T41)에 있어서, 비트선(BL[t-1]) 및 비트선(BL[t+1])에 0V가 공급되고, 비트선(BL[t])에 1.2V가 공급된다. 또한, 워드선(WL[j])에 전위(WLH)(3.0V)가 공급된다. 이로써, 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])가 온 상태가 되고, 노드(ND[j,t-1]) 및 노드(ND[j,t+1])에 0V가 기록되고, 노드(ND[j,t])에 1.2V가 기록된다.
기간(T41) 직전의 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -1.8V이었던 경우, 워드선(WL[j])의 전위가 -0.3V로부터 3.0V로 변화된 직후에서는 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 1.5V가 된다. 그 후, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 모두 0.6V가 된다(도 18의 (A), 도 20 참조).
다음으로, 기간(T42)에 있어서 워드선(WL[j])에 전위(WLL)(-0.3V)를 공급하고, 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])를 오프 상태로 한다. 도 18의 (B)는 트랜지스터(M1[j,t-1]), 트랜지스터(M1[j,t]), 및 트랜지스터(M1[j,t+1])가 오프 상태가 된 직후의 상태(기간(T42) 시작 직후의 상태)를 도시한 것이다. 상술한 바와 같이, 워드선(WL[j])의 전위가 3.0V로부터 -0.3V로 변화된 직후에서는 전하의 이동이 따라잡기 못하고, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위는 0.6V-3.3V=-2.7V가 된다.
워드선(WL[j])의 전위가 -0.3V이고, 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -2.7V인 상태란, 기생 트랜지스터(TrpA) 및 기생 트랜지스터(TrpB)의 게이트에 2.4V가 인가되어 있는 상태이다. 따라서, 기생 트랜지스터(TrpA) 및 기생 트랜지스터(TrpB)는 온 상태가 된다.
기생 트랜지스터(TrpA) 및 기생 트랜지스터(TrpB)가 온 상태이면, 노드(ND[j, t-1]), 노드(ND[j, t]), 노드(ND[j, t+1]), 기생 노드(NDpA), 및 기생 노드(NDpB) 사이에서 전하의 이동(전하의 재분배)이 생긴다. 워드선(WL[j])의 전위가 -0.3V이기 때문에, 전하의 이동은 기생 노드(NDpA) 및 기생 노드(NDpB)의 전위가 -1.8V가 될 때까지 계속된다.
전하 이동 종료 후의 노드(ND[j,t-1]), 노드(ND[j,t]), 노드(ND[j,t+1])의 전위는 유지 용량(Cs)과 기생 용량(CpA) 및 기생 용량(CpB)의 정전 용량으로 결정된다. 본 회로 구성에서는 전하 이동 종료 후의 노드(ND[j,t-1]) 및 노드(ND[j,t+1])의 전위가 0V보다 낮게 되고, 노드(ND[j,t])의 전위가 0.69V가 된다(도 19, 도 20 참조).
노드(ND[j,t])의 전위는 0.6V 이상이기 때문에, 노드(ND[j,t])에 기록된 정보는 "1"로서 판독될 수 있다. 따라서, 전위(WLH) 및 전위(WLL)를 낮춤으로써, 메모리 셀(10)에 데이터를 정상적으로 기록할 수 있다.
전위(WLH) 및 전위(WLL)를 낮춤으로써, 기생 노드(NDpA)와 기생 노드(NDpB) 사이를 이동하는 전하량이 감소되고, 노드(ND[j,t-1]), 노드(ND[j,t]), 노드(ND[j,t+1])의 전위의 저하를 적게 할 수 있다.
전위(WLH) 및 전위(WLL)를 낮춤으로써, 기억 장치(100)의 기록의 오류를 저감할 수 있다. 전위(WLH) 및 전위(WLL)를 낮춤으로써, 기억 장치(100)의 신뢰성을 높일 수 있다.
전위(WLH) 및 전위(WLL)를 더 낮춤으로써, 기억 장치(100)의 기록의 오류를 더 저감할 수 있다. 예를 들어, 전위(WLH)를 2.8V, 전위(WLL)를 -0.5V로 하면, 데이터 "1"이 기록된 노드(ND[j,t])의 전위를 0.8V로 할 수 있다.
한편, 트랜지스터(M1)를 확실하게 온 상태로 하기 위해서는, 전위(WLH)를, 비트선(BL)에 공급되는 전위에 트랜지스터(M1)의 Vth를 가한 전위 이상으로 할 필요가 있다. 예를 들어, 트랜지스터(M1)의 Vth가 0.5V인 경우, 본 실시형태에서는 데이터 "1"을 1.2V로 하기 때문에, 전위(WLH)를 1.7V 이상으로 할 필요가 있다.
또한, 전위(WLH) 및 전위(WLL)의 전위차를 작게 함으로써, 전위(WLH) 및 전위(WLL)를 낮춘 경우와 동등한 효과를 얻을 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 메모리 셀(10)에 기록된 정보의 유지 시간과, 유지 용량(Cs)의 누설 전류의 관계에 대하여 설명한다.
도 21의 (A)에 메모리 셀(10)의 회로 구성예를 도시하였다. 메모리 셀(10)은 트랜지스터(M1)와 유지 용량(Cs)을 가진다.
트랜지스터(M1)의 소스 및 드레인 중 한쪽은 유지 용량(Cs)의 한쪽 전극과 전기적으로 접속되고, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 비트선(BL)의 한쪽과 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 워드선(WL)과 전기적으로 접속되어 있다. 트랜지스터(M1)의 소스 및 드레인 중 한쪽과 유지 용량(Cs)의 한쪽 전극이 전기적으로 접속되는 접속점을 노드(ND)라고 한다.
배선(CAL)은 유지 용량(Cs)의 다른 쪽 전극에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 배선(CAL)에는 고정 전위(예를 들어 0V)를 인가하는 것이 바람직하다.
데이터의 기록은 워드선(WL)예 고레벨 전위를 인가하여 트랜지스터(M1)를 도통 상태로 하고, 비트선(BL)과 노드(ND)를 전기적으로 접속함으로써 수행된다. 데이터의 기록 종료 후에는 워드선(WL)에 저레벨 전위(예를 들어 0V 또는 음 전위)를 인가하고, 트랜지스터(M1)를 비도통 상태로 한다. 메모리 셀(10)에 기록된 데이터는 노드(ND)에 전하로서 유지된다.
상기 실시형태에서 설명한 바와 같이, 트랜지스터(M1)로서 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 적다는 특성을 가진다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 낮게 할 수 있다. 따라서, 노드(ND)에 기록된 데이터를 장기간 유지할 수 있다.
또한, 노드(ND)에 기록된 데이터를 장기간 유지하기 위해서는, 유지 용량(Cs)의 한쪽 전극으로부터 다른 쪽 전극에 흐르는 누설 전류('CsI_leak'라고도 함)의 저감도 중요하다.
도 21의 (B)는 유지 용량(Cs)의 용량값이 35fF, 3.5fF, 또는 0.35fF 각각의 경우에 대하여, 노드(ND)에 기록된 데이터의 유지 시간과 CsI_leak의 관계를 나타내는 그래프이다. 또한, 본 실시형태에서는 노드(ND)의 전위가 0.2V 저하될 때까지의 시간을 유지 시간으로 한다.
도 21의 (B)를 참조하면, 예를 들어 유지 용량(Cs)의 용량값이 3.5fF인 경우, 유지 시간을 1분으로 하기 위해서는 CsI_leak를 1.2×10-17A 이하로 할 필요가 있는 것을 알 수 있다. 마찬가지로, 유지 시간을 1시간으로 하기 위해서는 CsI_leak를 1.9×10-19A 이하로 할 필요가 있는 것을 알 수 있다. 마찬가지로, 유지 시간을 하루로 하기 위해서는 CsI_leak를 8.1×10-21A 이하로 할 필요가 있는 것을 알 수 있다. 마찬가지로, 유지 시간을 1년으로 하기 위해서는 CsI_leak를 2.2×10-23A 이하로 할 필요가 있는 것을 알 수 있다.
또한, 유지 용량(Cs)의 용량값을 10배로 함으로써, CsI_leak의 허용 전류를 10배로 할 수 있다. 예를 들어, 유지 용량(Cs)의 용량값이 35fF인 경우, 유지 시간을 1시간으로 하기 위해서는 CsI_leak가 1.9×10-18A 이하이면 좋다.
또한, 유지 용량(Cs)의 용량값을 0.1배로 하면, CsI_leak의 허용 전류도 0.1배로 할 필요가 있다. 예를 들어, 유지 용량(Cs)의 용량값이 0.35fF인 경우, 유지 시간을 1시간으로 하기 위해서는 CsI_leak를 1.9×10-20A 이하로 할 필요가 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
상기 실시형태에서 설명한 입출력 회로(111), 제어 회로(112), I2C 리시버(113), 설정 레지스터(114), LVDS 회로(115), LVDS 회로(116), 디코더(117), 기억 블록 어레이(210), 음 전압 생성 회로(218), 워드선 드라이버(212), 로컬 감지 증폭기 드라이버(213), 감지 증폭기(127), 글로벌 감지 증폭기(215), 판독 기록 실렉터(216) 등에는 높은 전류 구동 능력 및/또는 고속 동작이 요구되는 경우가 있다. 이 경우, 이들의 회로를 구성하는 트랜지스터에 Si 트랜지스터를 사용하는 것이 바람직하다. 또한, 메모리 셀(10)을 구성하는 트랜지스터에는 OS 트랜지스터를 사용하는 것이 바람직하다.
OS 트랜지스터와 Si 트랜지스터는 적층하여 제공할 수 있다. 따라서, Si 트랜지스터를 포함하는 집적 회로 위에 OS 트랜지스터를 포함하는 집적 회로를 제공할 수 있다. 각종 회로를 적층하여 제공함으로써, 기억 장치(100)의 소형화를 실현할 수 있다. 바꿔 말하면, 기억 장치(100)의 점유 면적을 작게 할 수 있다.
예를 들어, 기억 장치(100)로서 감지 증폭기(127)를 포함하는 집적 회로 위에 메모리 셀(10)을 포함하는 집적 회로를 제공하여도 좋다. 각종 회로를 적층하여 제공함으로써, 기억 장치(100)의 소형화를 실현할 수 있다. 따라서, 기억 장치(100)를 포함하는 반도체 장치의 소형화를 실현할 수 있다. 바꿔 말하면, 기억 장치(100)의 점유 면적을 작게 할 수 있다. 따라서, 기억 장치(100)를 포함하는 반도체 장치의 점유 면적을 작게 할 수 있다.
<<기억 장치의 구조예>>
도 22에 기억 장치(100)의 일부의 단면을 도시하였다. 도 22에 도시된 기억 장치(100)는 기판(231) 위에 로컬 감지 증폭기 어레이(214), 셀 어레이(221)가 적층되어 있다. 또한 셀 어레이(221) 이외의 회로는 로컬 감지 증폭기 어레이(214)와 마찬가지로 기판(231) 위에 제공된다. 도 22에서는 기판(231)으로서 단결정 반도체 기판(예를 들어 단결정 실리콘 기판)을 사용하는 경우를 도시하였다. 로컬 감지 증폭기 어레이(214)에 포함되는 트랜지스터는 소스, 드레인, 및 채널이 기판(231)의 일부에 형성된다. 또한 셀 어레이(221)에는 박막 트랜지스터(예를 들어 OS 트랜지스터)가 포함된다.
<로컬 감지 증폭기 어레이(214)>
도 22에서 로컬 감지 증폭기 어레이(214)는 기판(231) 위에 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)를 가진다. 도 22는 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널 길이 방향의 단면을 도시한 것이다.
상술한 바와 같이, 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널은 기판(231)의 일부에 형성된다. 집적 회로에 고속 동작이 요구되는 경우에는 기판(231)으로서 단결정 반도체 기판을 사용하는 것이 바람직하다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)는 소자 분리층(232)에 의하여 다른 트랜지스터와 전기적으로 분리된다. 소자 분리층의 형성에는 LOCOS(Local Oxidation of Silicon)법이나, STI(Shallow Trench Isolation)법 등을 사용할 수 있다.
또한 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c) 위에 절연층(234), 절연층(235), 절연층(237)이 제공되고, 절연층(237) 내에 전극(238)이 매설되어 있다. 전극(238)은 콘택트 플러그(236)를 통하여 트랜지스터(233a)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다.
또한 전극(238) 및 절연층(237) 위에 절연층(239), 절연층(240), 및 절연층(241)이 제공되고, 절연층(239), 절연층(240), 및 절연층(241) 내에 전극(242)이 매설되어 있다. 전극(242)은 전극(238)과 전기적으로 접속된다.
또한 전극(242) 및 절연층(241) 위에 절연층(243) 및 절연층(244)이 제공되고, 절연층(243) 및 절연층(244) 내에 전극(245)이 매설되어 있다. 전극(245)은 전극(242)과 전기적으로 접속된다.
또한 전극(245) 및 절연층(244) 위에 절연층(246) 및 절연층(247)이 제공되고, 절연층(246) 및 절연층(247) 내에 전극(249)이 매설되어 있다. 전극(249)은 전극(245)과 전기적으로 접속된다.
또한 전극(249) 및 절연층(247) 위에 절연층(248) 및 절연층(250)이 제공되고, 절연층(248) 및 절연층(250) 내에 전극(251)이 매설되어 있다. 전극(251)은 전극(249)과 전기적으로 접속된다.
<셀 어레이(221)>
셀 어레이(221)는 로컬 감지 증폭기 어레이(214) 위에 제공된다. 도 22에 있어서, 셀 어레이(221)는 트랜지스터(200) 및 용량 소자(220)를 가진다. 도 22에서는 트랜지스터(200)의 채널 길이 방향의 단면을 도시하였다. 또한, 트랜지스터(200)는 백 게이트를 가지는 트랜지스터이다.
예를 들어, 트랜지스터(200)는 트랜지스터(M1)에 상당하고, 용량 소자(220)는 유지 용량(Cs)에 상당한다.
트랜지스터(200)의 반도체층에, 금속 산화물의 한 종류인 산화물 반도체를 사용하는 것이 바람직하다. 즉, 트랜지스터(200)에 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(200)는 절연층(361) 위에 제공되어 있다. 또한, 절연층(361) 위에 절연층(362)이 제공되어 있다. 트랜지스터(200)의 백 게이트는 절연층(362) 내에 매립되어 있다. 절연층(362) 위에 절연층(371) 및 절연층(380)이 제공되어 있다. 트랜지스터(200)의 게이트는 절연층(380) 내에 매립되어 있다.
또한, 절연층(380) 위에 절연층(374) 및 절연층(381)이 제공되어 있다. 또한, 절연층(361), 절연층(362), 절연층(365), 절연층(366), 절연층(371), 절연층(380), 절연층(374), 및 절연층(381) 내에 전극(355)이 매립되어 있다. 전극(355)은 전극(251)과 전기적으로 접속된다. 전극(355)은 콘택트 플러그로서 기능할 수 있다.
또한, 절연층(381) 위에 전극(152)이 제공되어 있다. 전극(152)은 전극(355)과 전기적으로 접속된다. 또한, 절연층(381) 및 전극(152) 위에 절연층(272), 절연층(273), 절연층(130)이 제공되어 있다.
용량 소자(220)는 절연층(272) 및 절연층(273)에 형성된 개구 내에 배치된 전극(110)과, 전극(110) 및 절연층(273) 위의 절연층(130)과, 절연층(130) 위의 전극(120)을 가진다. 절연층(272) 및 절연층(273)에 형성된 개구 내에 전극(110)의 적어도 일부, 절연층(130)의 적어도 일부, 및 전극(120)의 적어도 일부가 배치된다.
전극(110)은 용량 소자(220)의 하부 전극으로서 기능하고, 전극(120)은 용량 소자(220)의 상부 전극으로서 기능하고, 절연층(130)은 용량 소자(220)의 유전체로서 기능한다. 용량 소자(220)는 절연층(272) 및 절연층(273)의 개구에 있어서, 저면뿐만 아니라 측면에 있어서도 상부 전극과 하부 전극이 유전체를 끼워 대향하는 구성을 가지고, 단위 면적당 정전 용량을 크게 할 수 있다. 따라서, 상기 개구를 깊게 할수록 용량 소자(220)의 정전 용량을 크게 할 수 있다. 이와 같이 용량 소자(220)의 단위 면적당 정전 용량을 크게 함으로써, 반도체 장치의 미세화 또는 고집적화를 추진할 수 있다.
절연층(272) 및 절연층(273)에 형성된 개구를 상면에서 본 형상은 사각형으로 하여도 좋고, 사각형 이외의 다각형상으로 하여도 좋고, 다각형상에 있어서 모서리부를 만곡시킨 형상으로 하여도 좋고, 타원을 포함하는 원형상으로 하여도 좋다.
또한, 절연층(130) 및 전극(120) 위에 절연층(274) 및 절연층(154)을 가진다. 또한, 절연층(272), 절연층(273), 절연층(130), 절연층(274), 및 절연층(154) 내에 전극(271)이 매립되어 있다. 전극(271)은 전극(152)과 전기적으로 접속된다. 전극(271)은 콘택트 플러그로서 기능할 수 있다. 또한, 절연층(154) 위에 전극(153)이 제공되어 있다. 전극(153)은 전극(271)과 전기적으로 접속된다.
또한, 절연층(154) 및 전극(153) 위에 절연층(156)이 제공되어 있다.
[변형예 1]
도 23에 기억 장치(100)의 변형예인 기억 장치(100A)를 도시하였다. 기억 장치(100A)에서는 로컬 감지 증폭기 어레이(214A)와 셀 어레이(221)가 중첩하여 제공되어 있다. 로컬 감지 증폭기 어레이(214A)는 로컬 감지 증폭기 어레이(214)에 포함되는 트랜지스터(233a) 및 트랜지스터(233b) 등의 트랜지스터에 OS 트랜지스터를 사용하였다. 기억 장치(100)에 포함되는 트랜지스터를 모두 OS 트랜지스터로 함으로써, 기억 장치(100)를 단극성의 집적 회로로 할 수 있다.
[변형예 2]
도 24에 기억 장치(100A)의 변형예인 기억 장치(100B)를 도시하였다. 기억 장치(100B)에 포함되는 트랜지스터를 모두 OS 트랜지스터로 하는 경우에는, 로컬 감지 증폭기 어레이(214A)와 셀 어레이(221)를 기판(231) 위에 동일 공정으로 제작할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있다. 또한, 반도체 장치의 생산 비용을 저감할 수 있다.
또한, 기판(231)에 실리콘 기판 등의 열전도율이 높은 기판을 사용하면, 절연성 기판 등을 사용한 경우보다 반도체 장치의 냉각 효율을 높일 수 있다. 따라서, 반도체 장치의 신뢰성을 높일 수 있다.
<<구성 재료에 대하여>>
<기판>
기판으로서 사용하는 재료에 큰 제한은 없다. 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다.
절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다.
또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등을 사용하여도 좋다.
상술한 바와 같이, 집적 회로에 고속 동작이 요구되는 경우에는 기판으로서 단결정 반도체 기판을 사용하는 것이 바람직하다.
도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다. 반도체 기판 위에 스트레인드 트랜지스터(strained transistor)나 FIN형 트랜지스터 등의 반도체 소자가 제공된 것 등을 사용할 수도 있다. 즉 기판은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다.
<절연층>
절연층에 사용하는 재료로서는 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층이 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연층으로서 기능하는 절연층에 high-k 재료를 사용함으로써, 물리적인 막 두께를 유지하면서 트랜지스터 동작 시의 저전압화가 가능하게 된다. 한편, 층간 절연층으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 간에 생기는 기생 용량을 저감할 수 있다. 따라서 절연층의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연물로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한 비유전율이 낮은 절연물로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 트랜지스터로서 OS 트랜지스터를 사용하는 경우에는 상기 트랜지스터를 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연층(절연층(361) 및 절연층(374) 등)으로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연층으로서 기능하는 절연층은 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 절연체인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 산화 실리콘 또는 산화질화 실리콘을 반도체층(260)과 접하는 구조로 함으로써, 반도체층(260)이 가지는 산소 결손을 보상할 수 있다.
또한 본 명세서 등에서 질화산화물이란 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한 각 원소의 함유량은 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
또한 반도체층으로서 금속 산화물의 일종인 산화물 반도체를 사용하는 경우에는 반도체층 내의 수소 농도의 증가를 방지하기 위하여 절연층 내의 수소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 수소 농도를 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히 반도체층과 접하는 절연층의 수소 농도를 저감하는 것이 바람직하다.
또한 반도체층으로서 금속 산화물의 일종인 산화물 반도체를 사용하는 경우에는 반도체층 내의 질소 농도의 증가를 방지하기 위하여 절연층 내의 질소 농도를 저감하는 것이 바람직하다. 구체적으로는 절연층 내의 질소 농도를 SIMS에 있어서 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 절연층 중 적어도 반도체층과 접하는 영역은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)으로 관찰되는 시그널이 적은 것이 바람직하다. 예를 들어 상술한 시그널로서는 g값이 2.001에서 관찰되는 E' 센터를 들 수 있다. 또한 E' 센터는 실리콘의 댕글링 본드에 기인한다. 예를 들어 절연층으로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우, E' 센터 기인의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화질화 실리콘층을 사용하면 좋다.
또한 상술한 시그널 이외에 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 N의 핵 스핀에 의하여 3개의 시그널로 분열되어 있고, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 그리고 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)에서 관찰된다.
예를 들어 절연층으로서는 이산화질소(NO2)에 기인하는 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하는 것이 적합하다.
또한 이산화질소(NO2)를 포함하는 질소 산화물(NOx)은 절연층 내에 준위를 형성한다. 상기 준위는 산화물 반도체층의 에너지 갭 내에 위치한다. 그러므로 질소 산화물(NOx)이 절연층과 산화물 반도체층의 계면으로 확산되면, 상기 준위가 절연층 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층과 산화물 반도체층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트된다. 따라서 절연층 및 절연층으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연층으로서는 예를 들어 산화질화 실리콘층을 사용할 수 있다. 상기 산화질화 실리콘층은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서, 질소 산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한 상기 암모니아의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 많은 절연층을 사용함으로써 질소 산화물(NOx)이 저감된다.
또한 산화물 반도체층에 접하는 절연층 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연층을 사용하여 형성하는 것이 바람직하다. 구체적으로는 절연층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서 수행되는 TDS에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연층을 사용하는 것이 바람직하다. 또한 본 명세서 등에서 가열에 의하여 방출되는 산소를 '과잉 산소'라고도 한다.
또한 과잉 산소를 포함하는 절연층은 절연층에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 산화성 분위기하에서의 열처리나 플라스마 처리 등으로 수행할 수 있다. 또는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 이용하여 산소를 첨가하여도 좋다. 산소를 첨가하는 처리에 사용하는 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 또는 오존 가스 등 산소를 포함하는 가스를 들 수 있다. 또한 본 명세서에서는 산소를 첨가하는 처리를 '산소 도핑 처리'라고도 한다. 산소 도핑 처리는 기판을 가열하여 수행하여도 좋다.
또한 절연층으로서 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등, 내열성을 가지는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등을 사용할 수 있다. 또한 이들 재료로 형성되는 절연층을 복수 적층함으로써, 절연층을 형성하여도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한 유기기는 플루오로기를 가져도 좋다.
절연층의 형성 방법은 특별히 한정되지 않는다. 또한 절연층에 사용하는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 이 경우 절연층의 소성 공정과 다른 열처리 공정을 겸함으로써, 효율적으로 트랜지스터를 제작할 수 있게 된다.
절연층의 형성 방법은 특별히 한정되지 않는다. 또한 절연층에 사용하는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 이 경우 절연층의 소성 공정과 다른 열처리 공정을 겸함으로써, 효율적으로 트랜지스터를 제작할 수 있게 된다.
<도전층>
도전층으로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 반도체층으로서 금속 산화물의 일종인 산화물 반도체를 사용하는 경우에는 게이트 전극으로서 기능하는 도전층에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히 게이트 전극으로서 기능하는 도전층으로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
또한 콘택트 플러그 등에 사용하는 도전성 재료로서는 예를 들어 텅스텐, 폴리실리콘 등의 매립성이 높은 도전성 재료를 사용하면 좋다. 또한 매립성이 높은 도전성 재료와, 타이타늄층, 질화 타이타늄층, 질화 탄탈럼층 등의 배리어층(확산 방지층)을 조합하여 사용하여도 좋다.
<반도체층>
반도체층으로서 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어 실리콘이나 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나 유기 반도체 등을 사용할 수 있다.
또한 반도체층으로서 유기물 반도체를 사용하는 경우에는 방향족 고리를 가지는 저분자 유기 재료나 π전자 공액 도전성 고분자 등을 사용할 수 있다. 예를 들어 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 폴리파라페닐렌바이닐렌 등을 사용할 수 있다.
또한 반도체층을 적층하여도 좋다. 반도체층을 적층하는 경우에는 각각 상이한 결정 상태를 가지는 반도체를 사용하여도 좋고, 각각 상이한 반도체 재료를 사용하여도 좋다.
또한 금속 산화물의 일종인 산화물 반도체의 밴드갭은 2eV 이상 있기 때문에, 반도체층으로 산화물 반도체를 사용하면, 오프 전류가 매우 적은 트랜지스터를 실현할 수 있다. 구체적으로는 소스와 드레인 사이의 전압이 3.5V, 실온(대표적으로는 25℃) 하에서 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉 온 오프비를 20자릿수 이상으로 할 수도 있다. 또한 반도체층에 산화물 반도체를 사용한 트랜지스터(OS 트랜지스터)는, 소스와 드레인 사이의 절연 내압이 높다. 따라서 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 트랜지스터를 제공할 수 있다. 또한 신뢰성이 양호한 기억 장치 등을 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 기억 장치를 제공할 수 있다.
결정성 Si 트랜지스터는 OS 트랜지스터보다 비교적 높은 이동도를 얻기 쉽다. 한편으로 결정성 Si 트랜지스터는 OS 트랜지스터와 같은 매우 적은 오프 전류의 실현이 어렵다. 따라서 반도체층에 사용하는 반도체 재료는 목적이나 용도에 따라 적절히 사용하는 것이 중요하다. 예를 들어 목적이나 용도에 따라, OS 트랜지스터와 결정성 Si 트랜지스터 등을 조합하여 사용하여도 좋다.
반도체층으로서 산화물 반도체층을 사용하는 경우에는 산화물 반도체층을 스퍼터링법으로 형성하는 것이 바람직하다. 산화물 반도체층은 스퍼터링법으로 형성하면 산화물 반도체층의 밀도를 높일 수 있기 때문에 적합하다. 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스를 사용하면 좋다. 또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어 스퍼터링 가스로서 사용하는 산소 가스나 희가스는 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용한다. 고순도화된 스퍼터링 가스를 사용하여 성막함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 장치가 가지는 성막실 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어 크라이오펌프(cryopump)와 같은 흡착식의 진공 배기 펌프를 사용하여, 성막실 내를 고진공(5×10-7Pa부터 1×10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히 스퍼터링 장치의 대기 시에서의 성막실 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하로 하는 것이 바람직하고, 5×10-5Pa 이하로 하는 것이 더 바람직하다.
<금속 산화물>
금속 산화물에 포함되는 원소의 조성을 변화시킴으로써 도전체, 반도체, 절연체로 만들 수 있다. 도전체 물성을 가지는 금속 산화물을 '도전성 산화물'이라고 하는 경우가 있다. 반도체 물성을 가지는 금속 산화물을 '산화물 반도체'라고 하는 경우가 있다. 절연체 물성을 가지는 금속 산화물을 '절연성 산화물'라고 하는 경우가 있다.
금속 산화물의 일종인 산화물 반도체는 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 한 종류 또는 복수 종류가 포함되어 있어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 원소 M에 적용할 수 있는 그 외의 원소로서, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조를 가진다. 또한 변형이란 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하기는 어렵다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하 In층)과 원소 M, 아연, 및 산소를 가지는 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편으로 CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
또한 인듐과 갈륨과 아연을 포함한 금속 산화물의 일종인 In-Ga-Zn 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 가지는 경우가 있다. 특히 IGZO는 대기 중에서는 결정 성장이 어려운 경향이 있기 때문에, 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)보다 작은 결정(예를 들어 상술한 나노 결정)으로 하는 것이 구조적으로 안정되는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 가질 수 있으며, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[금속 산화물을 가지는 트랜지스터]
이어서 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물의 캐리어 밀도를 낮추는 경우에는 금속 산화물 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어 금속 산화물은 캐리어 밀도를 8×1011cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물의 트랩 준위에 포획된 전하는 소실되는 데 필요한 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 가지는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한 금속 산화물 내의 불순물 농도를 저감하기 위해서는 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
또한 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 금속 산화물 내의 채널 형성 영역에 산소 결손이 포함되면 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다.
그러므로 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
트랜지스터의 반도체에 사용하는 금속 산화물로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서, 예를 들어 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 들 수 있다. 그러나 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 기판 위에 형성하기 위해서는 고온 또는 레이저 가열의 공정이 필요하다. 따라서 제조 공정의 비용이 증가되고, 또한 스루풋도 저하된다.
2009년에 CAAC 구조를 가지는 In-Ga-Zn 산화물(CAAC-IGZO라고 부름)이 발견된 것이 비특허문헌 1 및 비특허문헌 2에서 보고되어 있다. 여기서는 CAAC-IGZO는 c축 배향성을 가지고, 결정립계가 명확히 확인되지 않고, 저온에서 기판 위에 형성 가능하다는 것이 보고되어 있다. 또한 CAAC-IGZO를 사용한 트랜지스터는 우수한 전기 특성 및 신뢰성을 가진다는 것이 보고되어 있다.
또한 2013년에는 nc 구조를 가지는 In-Ga-Zn 산화물(nc-IGZO라고 부름)이 발견되었다(비특허문헌 3 참조). 여기서는 nc-IGZO는 미소한 영역(예를 들어 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가지고, 상이한 상기 영역 사이에서 결정 방위에 규칙성이 보이지 않는다는 것이 보고되어 있다.
비특허문헌 4 및 비특허문헌 5에는 상기 CAAC-IGZO, nc-IGZO, 및 결정성이 낮은 IGZO의 각각의 박막에 대한 전자선의 조사에 의한 평균 결정 크기의 추이(推移)가 제시되어 있다. 결정성이 낮은 IGZO의 박막에서 전자선이 조사되기 전에서도 1nm 정도의 결정성 IGZO가 관찰되었다. 따라서 여기서는 IGZO에서 완전한 비정질 구조(completely amorphous structure)의 존재가 확인되지 않았다고 보고되어 있다. 또한 결정성이 낮은 IGZO의 박막에 비하여, CAAC-IGZO의 박막 및 nc-IGZO의 박막은 전자선 조사에 대한 안정성이 높은 것이 제시되어 있다. 따라서 트랜지스터의 반도체로서 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하는 것이 바람직하다.
금속 산화물을 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작고, 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 전류가 yA/μm(10-24A/μm) 오더인 것이 비특허문헌 6에 제시되어 있다. 예를 들어 금속 산화물을 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 7 참조).
또한 금속 산화물을 사용한 트랜지스터의 누설 전류가 낮다는 특성을 이용한 상기 트랜지스터의 표시 장치로의 응용이 보고되어 있다(비특허문헌 8 참조). 표시 장치에서는 표시되는 화상이 1초간에 수십 번 전환된다. 1초간당 화상 전환 횟수는 리프레시 레이트라고 불린다. 또한 리프레시 레이트를 구동 주파수라고 부르는 경우도 있다. 이와 같이, 사람의 눈으로 지각하기 어려운 고속의 화면 전환이 눈의 피로의 원인이 되는 것으로 생각된다. 그러므로 표시 장치의 리프레시 레이트를 저하시켜, 화상의 재기록 횟수를 줄이는 것이 제안되어 있다. 또한 리프레시 레이트를 저하시킨 구동에 의하여, 표시 장치의 소비전력을 저감할 수 있다. 이러한 구동 방법을 아이들링 스톱(idling stop(IDS)) 구동이라고 부른다.
CAAC 구조 및 nc 구조의 발견은 CAAC 구조 또는 nc 구조를 가지는 금속 산화물을 사용한 트랜지스터의 전기 특성 및 신뢰성의 향상, 그리고 제조 공정의 비용 저하 및 스루풋의 향상에 기여하고 있다. 또한 상기 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치 및 LSI로의 응용 연구가 진행되고 있다.
<성막 방법에 대하여>
절연층을 형성하기 위한 절연성 재료, 도전층을 형성하기 위한 도전성 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD(low pressure CVD)법, APCVD(atmospheric pressure CVD)법 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, PLD(Pulsed Laser Deposition)법, 딥법(dipping method), 스프레이 도포법, 액적 토출법(잉크젯법 등), 또는 인쇄법(스크린 인쇄, 오프셋 인쇄 등)을 사용하여 형성할 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. MOCVD법, ALD법, 또는 열 CVD법 등 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 대미지가 생기기 어렵다. 예를 들어 기억 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때 축적된 전하로 인하여 기억 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편으로 플라스마를 사용하지 않는 성막 방법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 기억 장치의 수율을 높일 수 있다. 또한 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한 ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적시킬 수 있기 때문에, 매우 얇게 성막할 수 있고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. 또한 ALD법에는 플라스마를 이용하는 PEALD(Plasma Enhanced ALD)법도 포함된다. 플라스마를 이용하면, 더 낮은 온도에서 성막할 수 있기 때문에 바람직한 경우가 있다. 또한 ALD법에서 사용하는 전구체에는 탄소 등의 불순물이 포함되는 경우가 있다. 그러므로 ALD법에 의하여 제공된 막은 다른 성막법에 의하여 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히 ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 따라, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법에서는 원료 가스의 유량비를 바꿈으로써 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서 기억 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 트랜지스터(200)에 사용할 수 있는 트랜지스터(200A) 및 트랜지스터(200B)의 구성예에 대하여 도면을 사용하여 설명한다.
<<트랜지스터의 구조예 1>>
도 25의 (A), (B), 및 (C)를 사용하여 트랜지스터(200A)의 구조예에 대하여 설명한다. 도 25의 (A)는 트랜지스터(200A)의 상면도이다. 도 25의 (B)는 도 25의 (A)에 일점쇄선으로 나타낸 L1-L2 부분의 단면도이다. 도 25의 (C)는 도 25의 (A)에 일점쇄선으로 나타낸 W1-W2 부분의 단면도이다. 또한 도 25의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 25의 (A), (B), 및 (C)에는 트랜지스터(200A)와, 층간 절연층으로서 기능하는 절연층(361), 절연층(362), 절연층(365), 절연층(366), 절연층(371), 절연층(380), 절연층(374), 및 절연층(381)을 도시하였다. 또한 트랜지스터(200A)와 전기적으로 접속하여, 콘택트 플러그로서 기능하는 도전층(340)(도전층(340a) 및 도전층(340b))을 도시하였다. 또한 콘택트 플러그로서 기능하는 도전층(340)의 측면에 접하여 절연층(341)(절연층(341a) 및 절연층(341b))이 제공된다.
층간 절연층으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는(Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
트랜지스터(200A)는 제 1 게이트 전극으로서 기능하는 도전층(360)(도전층(360a) 및 도전층(360b))과, 제 2 게이트 전극으로서 기능하는 도전층(305)과, 제 1 게이트 절연막으로서 기능하는 절연층(349)과, 제 2 게이트 절연층으로서 기능하는 절연층(365) 및 절연층(366)과, 채널이 형성되는 영역을 가지는 반도체층(260)(반도체층(260a), 반도체층(260b), 및 반도체층(260c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전층(342a)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층(342b)과, 절연층(371)을 가진다.
또한, 반도체층(260a), 반도체층(260b), 및 반도체층(260c)은 각각 도 5의 (A) 및 (B)에 도시된 산화물층(261a), 산화물층(261b), 및 산화물층(261c)에 상당한다. 따라서, 예를 들어 산화물층(261c)을 반도체층(260c)으로 바꿔 읽을 수 있다. 또한, 산화물층(261c)의 일부가 반도체층(260c)으로서 기능한다고 생각할 수도 있다. 또한, 산화물층(261c)의 일부에 반도체층(260c)이 포함된다고 생각할 수도 있다.
도전층(305)은 절연층(362)에 매립되도록 배치되고, 절연층(365)은 절연층(362) 및 도전층(305) 위에 배치되어 있다. 절연층(366)은 절연층(365) 위에 배치되어 있다. 또한, 반도체층(260)은 절연층(366) 위에 배치되어 있다. 절연층(349)은 반도체층(260) 위에 배치되고, 도전층(360)(도전층(360a) 및 도전층(360b))은 절연층(349) 위에 배치되어 있다.
도전층(342a) 및 도전층(342b)은 반도체층(260b)의 상면의 일부와 접하여 배치되고, 절연층(371)은 절연층(366)의 상면의 일부, 반도체층(260a)의 측면, 반도체층(260b)의 측면, 도전층(342a)의 측면, 도전층(342a)의 상면, 도전층(342b)의 측면, 및 도전층(342b)의 상면에 접하여 배치되어 있다.
절연층(341)은 절연층(380), 절연층(374), 절연층(381)에 형성된 개구의 측벽에 접하여 제공되고, 그 측면에 접하여 도전층(340)의 제 1 도전체가 제공되고, 더욱 내측에 도전층(340)의 제 2 도전체가 제공되어 있다. 여기서 도전층(340)의 상면의 높이와 절연층(381)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200A)에서는 도전층(340)의 제 1 도전체 및 도전층(340)의 제 2 도전체를 적층하는 구성을 제시하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전층(340)을 단층, 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순으로 서수를 붙여 구별하는 경우가 있다.
반도체층(260)은, 절연층(366) 위에 배치된 반도체층(260a)과, 반도체층(260a) 위에 배치된 반도체층(260b)과, 반도체층(260b) 위에 배치되고 적어도 일부가 반도체층(260b)의 상면에 접하는 반도체층(260c)을 가지는 것이 바람직하다. 반도체층(260b) 아래에 반도체층(260a)을 가짐으로써, 반도체층(260a)보다 아래쪽에 형성된 구조물로부터 반도체층(260b)으로 불순물이 확산되는 것을 억제할 수 있다. 또한 반도체층(260b) 위에 반도체층(260c)을 가짐으로써, 반도체층(260c)보다 위쪽에 형성된 구조물로부터 반도체층(260b)으로 불순물이 확산되는 것을 억제할 수 있다.
트랜지스터(200A)에서는 반도체층(260)에 금속 산화물의 일종인 산화물 반도체를 사용하는 것이 바람직하다.
채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류(오프 전류)가 매우 적다. 따라서 소비전력이 저감된 반도체 장치를 실현할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 형성할 수 있기 때문에 고집적형 반도체 장치의 실현이 용이하다.
예를 들어 반도체층(260)으로서, In-M-Zn 산화물(원소 M은 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등에서 선택된 한 종류, 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 특히 원소 M은 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한 반도체층(260)으로서, In-M 산화물, In-Zn 산화물, 또는 M-Zn 산화물을 사용하여도 좋다.
또한, 반도체층(260)으로서 산화물 반도체를 사용하는 경우에는 각 금속 원자의 원자수비가 상이한 산화물의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 반도체층(260a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 반도체층(260b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 반도체층(260a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 반도체층(260b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 반도체층(260b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 반도체층(260a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 반도체층(260c)에는 반도체층(260a) 또는 반도체층(260b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
반도체층(260a), 반도체층(260b), 및 반도체층(260c)은 결정성을 가지는 것이 바람직하고, 특히 CAAC-OS를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극에 의한 반도체층(260b)으로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 반도체층(260b)으로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200A)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한, 반도체층(260a) 및 반도체층(260c) 중 한쪽 또는 양쪽을 생략하여도 좋다. 반도체층(260)을 반도체층(260b)의 단층으로 하여도 좋다. 반도체층(260)을 반도체층(260a), 반도체층(260b), 및 반도체층(260c)의 적층으로 하는 경우에는, 반도체층(260a) 및 반도체층(260c)의 전도대 하단의 에너지가 반도체층(260b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 바꿔 말하면, 반도체층(260a) 및 반도체층(260c)의 전자 친화력이 반도체층(260b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 반도체층(260c)은 반도체층(260a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는, 반도체층(260c)에 사용하는 금속 산화물에 있어서, 구성 원소 중의 원소 M의 원자수비가 반도체층(260b)에 사용하는 금속 산화물에 있어서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 반도체층(260c)에 사용하는 금속 산화물에 있어서, In에 대한 원소 M의 원자수비가 반도체층(260b)에 사용하는 금속 산화물에 있어서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 반도체층(260b)에 사용하는 금속 산화물에 있어서, 원소 M에 대한 In의 원자수비가 반도체층(260c)에 사용하는 금속 산화물에 있어서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
여기서, 반도체층(260a), 반도체층(260b), 및 반도체층(260c)의 접합부에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 반도체층(260a), 반도체층(260b), 및 반도체층(260c)의 접합부에 있어서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합된다고 할 수도 있다. 이와 같이 하기 위해서는, 반도체층(260a)과 반도체층(260b)의 계면, 및 반도체층(260b)과 반도체층(260c)의 계면에 있어서 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 반도체층(260a)과 반도체층(260b), 반도체층(260b)과 반도체층(260c)이 산소 이외에 공통되는 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 반도체층(260b)이 In-Ga-Zn 산화물인 경우, 반도체층(260a) 및 반도체층(260c)으로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 반도체층(260c)을 적층 구조로 하여도 좋다. 예를 들어, In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 바꿔 말하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 반도체층(260c)으로서 사용하여도 좋다.
구체적으로는 반도체층(260a)으로서, In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 반도체층(260b)으로서 In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 반도체층(260c)으로서, In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한, 반도체층(260c)을 적층 구조로 하는 경우의 구체적인 예로서는, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 반도체층(260b)이다. 반도체층(260a) 및 반도체층(260c)을 상술한 구성으로 함으로써, 반도체층(260a)과 반도체층(260b)의 계면 및 반도체층(260b)과 반도체층(260c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지므로, 트랜지스터(200A)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 반도체층(260c)을 적층 구조로 한 경우, 상술한 반도체층(260b)과 반도체층(260c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 반도체층(260c)에 포함되는 구성 원소가 절연층(349) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는, 반도체층(260c)을 적층 구조로 하고, 적층 구조의 위쪽에 In을 포함하지 않는 산화물을 위치시키기 때문에, 절연층(349) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연층(349)은 게이트 절연체로서 기능하기 때문에, In이 확산된 경우, 트랜지스터의 특성 불량을 일으킨다. 따라서 반도체층(260c)을 적층 구조로 함으로써, 신뢰성이 높은 기억 장치를 제공할 수 있게 된다.
반도체층(260)에는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어, 반도체층(260)의 채널 형성 영역이 되는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 소비전력이 낮은 기억 장치를 제공할 수 있다.
트랜지스터(200A)에서는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 도전층(360)이, 절연층(380) 등에 형성된 개구를 매립하도록 자기 정합적(self-aligned manner)으로 형성된다. 이러한 식으로 도전층(360)을 형성하면, 도전층(342a)과 도전층(342b) 사이의 영역에, 도전층(360)의 위치를 맞출 일 없이 확실하게 배치할 수 있다.
도전층(360)은 도전층(360a)과, 도전층(360a) 위에 배치된 도전층(360b)을 가지는 것이 바람직하다. 예를 들어 도전층(360a)은 도전층(360b)의 저면 및 측면을 덮어 배치되는 것이 바람직하다. 또한 도 25의 (B)에 도시된 바와 같이, 도전층(360)의 상면은 절연층(349)의 상면 및 산화물(260c)의 상면과 대략 일치한다.
도전층(305)은 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전층(305)에 인가하는 전위를 도전층(360)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200A)의 문턱 전압(Vth)을 제어할 수 있다. 특히 도전층(305)에 음 전위를 인가함으로써, 트랜지스터(200A)의 Vth를 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서 도전층(305)에 음 전위를 인가하면 인가하지 않은 경우보다 도전층(360)에 인가되는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 예를 들어 도전층(305)과 도전층(360)을, 반도체층(260)의 채널 형성 영역을 개재하여 중첩시켜 제공함으로써, 도전층(305) 및 도전층(360)에 전압을 인가한 경우, 도전층(360)으로부터 발생되는 전계와 도전층(305)으로부터 발생되는 전계가 연결되고, 반도체층(260)의 채널 형성 영역을 덮을 수 있다.
즉 제 1 게이트 전극으로서의 기능을 가지는 도전층(360)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전층(305)의 전계에 의하여 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서 등에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연층(365) 및 절연층(371)은 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 또한 절연층(365) 및 절연층(371)은 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연층(365) 및 절연층(371)은 각각 절연층(366)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연층(365) 및 절연층(371)은 각각 절연층(349)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연층(365) 및 절연층(371)은 각각 절연층(380)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 가지는 것이 바람직하다.
또한 본 명세서 등에 있어서, 수소 또는 산소의 확산을 억제하는 기능을 가지는 막을 수소 또는 산소가 투과하기 어려운 막, 수소 또는 산소의 투과성이 낮은 막, 수소 또는 산소에 대하여 배리어성을 가지는 막, 수소 또는 산소에 대한 배리어막 등이라고 하는 경우가 있다. 또한 배리어막이 도전성을 가지는 경우, 이러한 배리어막을 도전성 배리어막이라고 하는 경우가 있다.
또한 도 25의 (B)에 도시된 바와 같이, 절연층(371)은 도전층(342a) 및 도전층(342b)의 상면과, 도전층(342a)과 도전층(342b)이 서로 대향하는 측면 이외의 도전층(342a) 및 도전층(342b)의 측면과, 반도체층(260a) 및 반도체층(260b)의 측면과, 절연층(366)의 상면의 일부에 접하는 것이 바람직하다. 이로써 절연층(380)은 절연층(371)에 의하여 절연층(366), 반도체층(260a), 및 반도체층(260b)과 이격된다. 따라서 절연층(380) 등에 포함되는 수소 등의 불순물이 절연층(366), 반도체층(260a), 및 반도체층(260b)으로 혼입되는 것을 억제할 수 있다.
또한 도 25의 (B)에 도시된 바와 같이, 트랜지스터(200A)에서는 절연층(374)이 도전층(360), 절연층(349), 및 반도체층(260c)의 각각의 상면과 접하는 구조를 가진다. 이러한 구조로 함으로써 절연층(381) 등에 포함되는 수소 등의 불순물이 절연층(349)으로 혼입되는 것을 억제할 수 있다. 따라서 트랜지스터의 전기 특성 및 트랜지스터의 신뢰성에 대한 악영향을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는 오프 전류가 작은 트랜지스터를 제공할 수 있다. 또는 전기 특성의 변동을 억제하고, 안정된 전기 특성을 가지면서 신뢰성을 향상시킨 반도체 장치를 제공할 수 있다.
<<트랜지스터의 구조예 2>>
도 26의 (A), (B), 및 (C)를 사용하여 트랜지스터(200B)의 구조예에 대하여 설명한다. 도 26의 (A)는 트랜지스터(200B)의 상면도이다. 도 26의 (B)는 도 26의 (A)에 일점쇄선으로 나타낸 L1-L2 부분의 단면도이다. 도 26의 (C)는 도 26의 (A)에 일점쇄선으로 나타낸 W1-W2 부분의 단면도이다. 또한 도 26의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(200B)는 트랜지스터(200A)의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(200A)와 상이한 점에 대하여 주로 설명한다.
제 1 게이트 전극으로서 기능하는 도전층(360)은 도전층(360a), 및 도전층(360a) 위의 도전층(360b)을 가진다. 도전층(360a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(360a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(360b)의 재료 선택성을 향상시킬 수 있다. 즉 도전층(360a)을 가짐으로써 도전층(360b)의 산화가 억제되어 도전율이 저하하는 것을 방지할 수 있다.
또한 도전층(360)의 상면 및 측면, 절연층(349)의 측면, 및 반도체층(260c)의 측면을 덮도록 절연층(371)을 제공하는 것이 바람직하다. 또한 절연층(371)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연층(371)을 제공함으로써, 도전층(360)의 산화를 억제할 수 있다. 또한 절연층(371)을 가짐으로써, 절연층(380)이 가지는 물 및 수소 등의 불순물이 트랜지스터(200B)로 확산되는 것을 억제할 수 있다.
트랜지스터(200B)에서는 도전층(342a)의 일부와 도전층(342b)의 일부에 도전층(360)이 중첩되기 때문에, 트랜지스터(200A)보다 기생 용량이 커지기 쉽다. 따라서 트랜지스터(200A)에 비하여 동작 주파수가 낮아지는 경향이 있다. 그러나 절연층(380) 등에 개구를 제공하여 도전층(360)이나 절연층(349) 등을 매립하는 공정이 불필요하므로 트랜지스터(200A)와 비교하여 생산성이 높다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치를 적용할 수 있는 전자 부품 및 전자 기기에 대하여 설명한다.
본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치는 다양한 전자 기기에 탑재할 수 있다. 특히 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치는 전자 기기에 내장되는 메모리로서 사용할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 포함하는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
<<전자 부품>>
기억 장치(100)가 제공된 전자 부품의 예를 도 27의 (A), (B)에 도시하였다.
도 27의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 도시하였다. 도 27의 (A)에 도시된 전자 부품(700)은 IC 반도체 장치이고, 리드 및 회로부를 가진다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 IC 반도체 장치가 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
전자 부품(700)의 회로부로서, 상기 실시형태에 나타낸 기억 장치(100)가 제공되어 있다. 도 27의 (A)에서는 전자 부품(700)의 패키지에 QFP(Quad Flat Package)를 적용하였지만, 패키지의 형태는 이에 한정되지 않는다.
도 27의 (B)에 전자 부품(730)의 사시도를 도시하였다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi-Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(100)가 제공되어 있다.
전자 부품(730)에서는 기억 장치(100)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, FPGA(Field Programmable Gate Array) 등의 집적 회로를 사용할 수 있다.
패키지 기판(732)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속되는 기능을 가진다. 그러므로 인터포저를 '재배선 기판' 또는 '중간 기판'이라고 부르는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편 실리콘 인터포저의 배선은 반도체 프로세스로 형성할 수 있으므로 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 사용할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는 집적 회로와 인터포저 간의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 간의 접속 불량이 발생하기 어렵다. 특히 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 기억 장치(100)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 27의 (B)에서는 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<<전자 기기>>
다음으로 상기 전자 부품을 구비한 전자 기기의 예에 대하여 도 28 내지 도 31을 사용하여 설명한다.
도 28에 도시된 로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 구비한다. 전자 부품(730)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어 전자 부품(700)은 센서로 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 음향 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)은 마이크로폰 및 스피커를 사용하여, 사용자와 의사소통을 할 수 있다.
카메라는 로봇(7100)의 주위의 화상을 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(730)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다. 전자 부품(730)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한 전자 부품(730)에 의하여 배터리의 축전 용량의 변화로부터, 배터리 잔량을 추정할 수 있다.
로봇 청소기(7140)는 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7140)에는 타이어, 흡입구 등이 구비되어 있다. 로봇 청소기(7140)는 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
예를 들어 전자 부품(730)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상 해석에 의하여, 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는 브러시의 회전을 멈출 수 있다.
이동체의 일례로서 자동차(7160)를 나타내었다. 자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어 전자 부품(730)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다.
또한 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태의 컴퓨터를 적용하고, 인공 지능을 이용한 시스템을 부여할 수 있다.
전자 부품(700) 및/또는 전자 부품(730)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220), PC(7230), 게임기(7240), 게임기(7260) 등에 제공될 수 있다.
예를 들어 TV 장치(7200)에 내장된 전자 부품(730)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어 전자 부품(730)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(730)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)를 무선 또는 유선으로 접속할 수 있다.
게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 가정용의 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(700) 및/또는 전자 부품(730)을 제공할 수도 있다.
본 발명의 일 형태의 기억 장치 또는 반도체 장치를 적용하는 게임기는 이들에 한정되지 않는다. 본 발명의 일 형태의 기억 장치 또는 반도체 장치를 사용하는 게임기로서는 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
본 발명의 일 형태의 기억 장치 또는 반도체 장치는 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 사용될 수 있다. 도 29에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 본 발명의 일 형태의 기억 장치 또는 반도체 장치는 다양한 스토리지 장치, 리무버블 메모리에 사용될 수 있다.
도 29의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에 본 발명의 일 형태의 기억 장치 또는 반도체 장치를 제공할 수 있다.
도 29의 (B)는 SD 카드의 외관의 모식도이고, 도 29의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여, 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에 앞의 실시형태에 제시된 기억 장치 또는 반도체 장치를 제공할 수 있다.
도 29의 (D)는 SSD의 외관의 모식도이고, 도 29의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에 잎의 실시형태에 제시된 기억 장치 또는 반도체 장치를 제공할 수 있다.
도 30의 (A)에 도시된 경보 장치(8100)는 주택용 화재 경보기이며, 검출부와 반도체 장치(8101)를 가진다. 반도체 장치(8101)에 상술한 전자 부품(700) 및/또는 전자 부품(730)을 사용하면 경보 장치(8100)를 저소비전력화할 수 있다. 또한 고온 환경하에서도 안정된 동작을 실현할 수 있다. 그러므로 경보 장치(8100)의 신뢰성을 높일 수 있다.
도 30의 (A)에 도시된 에어컨디셔너는 실내기(8200) 및 실외기(8204)를 가진다. 실내기(8200)는 하우징(8201), 송풍구(8202), 반도체 장치(8203) 등을 가진다. 도 30의 (A)에서는 반도체 장치(8203)가 실내기(8200)에 제공된 경우를 예시하였지만, 반도체 장치(8203)는 실외기(8204)에 제공되어도 좋다. 또는 실내기(8200) 및 실외기(8204)의 양쪽에 반도체 장치(8203)가 제공되어도 좋다. 반도체 장치(8203)에 상술한 전자 부품(700) 및/또는 전자 부품(730)을 사용하면 에어컨디셔너를 저소비전력화할 수 있다. 또한 고온 환경하에서도 안정된 동작을 실현할 수 있다. 그러므로 에어컨디셔너의 신뢰성을 높일 수 있다.
도 30의 (A)에 도시된 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), 반도체 장치(8304) 등을 가진다. 도 30의 (A)에서는 반도체 장치(8304)가 하우징(8301)의 내부에 제공되어 있다. 반도체 장치(8304)에 전자 부품(700) 및/또는 전자 부품(730)을 사용하면 전기 냉동 냉장고(8300)를 저소비전력화할 수 있다. 또한 고온 환경하에서도 안정된 동작을 실현할 수 있다. 그러므로 전기 냉동 냉장고(8300)의 신뢰성을 높일 수 있다.
또한 본 실시형태에서는 전자 제품의 일례로서 전기 냉동 냉장고 및 에어컨디셔너에 대하여 설명하였다. 본 발명의 일 형태의 기억 장치 또는 반도체 장치는 기타 전자 제품에 사용할 수도 있다. 기타 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 워터 서버, 냉난방 기구(에어컨을 포함함), 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
도 30의 (B), (C)에 전기 자동차의 일례를 도시하였다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력은 제어 회로(9702)에 의하여 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 반도체 장치(미도시) 등을 가지는 처리 장치(9704)에 의하여 제어된다. 제어 회로(9702)나 처리 장치(9704)에 상술한 전자 부품(700) 및/또는 전자 부품(730)을 사용하면 전기 자동차(9700)를 저소비전력화할 수 있다. 또한 고온 환경하에서도 안정된 동작을 실현할 수 있다. 그러므로 전기 자동차(9700)의 신뢰성을 높일 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행 시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등) 등의 입력 정보에 따라, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라, 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는 직류를 교류로 변환하는 인버터(미도시)도 내장된다.
도 31의 (A)에 도시된 계산기(5400)는 대형 계산기의 예이다. 계산기(5400)에서는 랙(5410)에 랙 마운트형 계산기(5420)가 복수로 격납된다.
계산기(5420)는 예를 들어 도 31의 (B)에 도시된 사시도의 구성으로 할 수 있다. 도 31의 (B)에서, 계산기(5420)는 마더보드(5430)를 가지고, 마더보드는 복수의 슬롯(5431), 복수의 접속 단자 등을 가진다. 슬롯(5431)에는 PC 카드(5421)가 삽입된다. 또한, PC 카드(5421)는 접속 단자(5423), 접속 단자(5424), 접속 단자(5425)를 가지고, 각각 마더보드(5430)에 접속되어 있다.
도 31의 (C)에 도시된 PC 카드(5421)는 CPU, GPU, 기억 장치 등이 제공된 처리 보드의 일례이다. PC 카드(5421)는 보드(5422)를 가진다. 또한 보드(5422)는 접속 단자(5423), 접속 단자(5424), 접속 단자(5425), 반도체 장치(5426), 반도체 장치(5427), 반도체 장치(5428), 및 접속 단자(5429)를 가진다. 또한 도 31의 (C)에서는 반도체 장치(5426), 반도체 장치(5427), 및 반도체 장치(5428) 이외의 반도체 장치를 도시하였지만, 이들 반도체 장치에 대해서는 이하에서 기재하는 반도체 장치(5426), 반도체 장치(5427), 및 반도체 장치(5428)의 설명을 참작하면 좋다.
접속 단자(5429)는 마더보드(5430)의 슬롯(5431)에 삽입할 수 있는 형상을 가지고, 접속 단자(5429)는 PC 카드(5421)와 마더보드(5430)를 접속시키기 위한 인터페이스로서 기능한다. 접속 단자(5429)의 규격으로서는 예를 들어 PCIe 등이 있다.
접속 단자(5423), 접속 단자(5424), 접속 단자(5425)는 예를 들어 PC 카드(5421)에 대하여 전력 공급, 신호 입력 등을 수행하기 위한 인터페이스로 할 수 있다. 또한 예를 들어 PC 카드(5421)에 의하여 계산된 신호의 출력 등을 수행하기 위한 인터페이스로 할 수 있다. 접속 단자(5423), 접속 단자(5424), 접속 단자(5425) 각각의 규격으로서는 예를 들어, USB(Universal Serial Bus), SATA(Serial ATA), SCSI(Small Computer System Interface) 등이 있다. 또한 접속 단자(5423), 접속 단자(5424), 접속 단자(5425)로부터 영상 신호를 출력하는 경우, 각각의 규격으로서는 HDMI(등록 상표) 등을 들 수 있다.
반도체 장치(5426)는 신호의 입출력을 수행하는 단자(미도시)를 가지고, 상기 단자를 보드(5422)에 포함되는 소켓(미도시)에 삽입함으로써 반도체 장치(5426)와 보드(5422)를 전기적으로 접속시킬 수 있다.
반도체 장치(5427)는 복수의 단자를 가지고, 상기 단자를 보드(5422)에 포함되는 배선에 대하여 예를 들어 리플로 방식에 의하여 납땜함으로써, 반도체 장치(5427)와 보드(5422)를 전기적으로 접속시킬 수 있다. 반도체 장치(5427)로서는 예를 들어 FPGA, GPU, CPU 등이 있다. 반도체 장치(5427)로서, 전자 부품(730)을 사용할 수 있다.
반도체 장치(5428)는 복수의 단자를 가지고, 상기 단자를 보드(5422)에 포함되는 배선에 대하여 예를 들어 리플로 방식에 의하여 납땜함으로써, 반도체 장치(5428)와 보드(5422)를 전기적으로 접속시킬 수 있다. 반도체 장치(5428)로서는 예를 들어 기억 장치 등이 있다. 반도체 장치(5428)로서, 전자 부품(700)을 사용할 수 있다.
계산기(5400)는 병렬 계산기로서도 기능할 수 있다. 계산기(5400)를 병렬 계산기로서 사용함으로써, 예를 들어 인공 지능의 학습 및 추론에 필요한 대규모의 계산을 수행할 수 있다.
상기 각종 전자 기기에, 본 발명의 일 형태의 기억 장치 또는 반도체 장치를 사용함으로써, 전자 기기의 소형화, 고속화, 또는 저소비전력화를 도모할 수 있다. 또한 소비전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다. 또한 고온 환경하에서도 안정된 동작을 실현할 수 있다. 그러므로 전자 기기의 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
10: 메모리 셀, 100: 기억 장치, 110: 전극, 111: 입출력 회로, 112: 제어 회로, 113: C 리시버, 114: 설정 레지스터, 115: LVDS 회로, 116: LVDS 회로, 117: 디코더, 118: 레지스터, 119: 레지스터, 120: 전극, 127: 감지 증폭기, 130: 절연층, 152: 전극, 153: 전극, 154: 절연층, 156: 절연층, 200: 트랜지스터, 210: 기억 블록 어레이, 211: 기억 블록, 212: 워드선 드라이버, 213: 로컬 감지 증폭기 드라이버, 214: 로컬 감지 증폭기 어레이, 215: 글로벌 감지 증폭기, 216: 실렉터, 218: 음 전압 생성 회로, 220: 용량 소자, 221: 셀 어레이, 223: 서브 셀 어레이

Claims (15)

  1. 기억 장치로서,
    제 1 방향으로 연장되는 복수의 제 1 배선과,
    복수의 산화물층과,
    제 1 기억 소자군과 제 2 기억 소자군을 가지고,
    상기 복수의 제 1 배선은 상기 제 1 기억 소자군과 중첩되는 영역과, 상기 제 2 기억 소자군과 중첩되는 영역을 가지고,
    상기 복수의 산화물층 중 하나는 상기 제 1 배선 중 하나의 측면을 따라 연장되는 영역을 가지고,
    상기 제 1 기억 소자군과 상기 제 2 기억 소자군은 복수의 기억 소자를 가지고,
    상기 복수의 기억 소자 각각은 트랜지스터와 용량 소자를 가지고,
    상기 복수의 기억 소자의 각각에 있어서, 상기 트랜지스터의 게이트 전극은 상기 복수의 제 1 배선 중 하나와 전기적으로 접속되고, 상기 트랜지스터의 반도체층은 상기 복수의 산화물층 중 하나와 접하는 영역을 가지고,
    상기 제 1 기억 소자군의 단부에 배치된 기억 소자가 가지는 트랜지스터의 게이트 전극으로부터 상기 제 2 기억 소자군의 단부에 배치된 기억 소자가 가지는 트랜지스터의 게이트 전극까지의 최단 거리가 3.5μm 이하인, 기억 장치.
  2. 제 1 항에 있어서,
    상기 최단 거리가 2.3μm 이하인, 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 2 방향으로 연장되는 복수의 제 2 배선을 가지고,
    상기 복수의 기억 소자 각각에 있어서, 상기 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 복수의 제 2 배선 중 하나와 전기적으로 접속되는, 기억 장치.
  4. 제 3 항에 있어서,
    상기 복수의 기억 소자 각각에 있어서, 상기 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 용량 소자와 전기적으로 접속되는, 기억 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 복수의 산화물층 중 하나는 절연층을 개재(介在)하여 상기 제 1 배선 중 하나와 중첩되는 영역을 가지는, 기억 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화물층은 인듐 및 아연 중 한쪽 또는 양쪽을 포함하는, 기억 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층은 인듐 및 아연 중 한쪽 또는 양쪽을 포함하는, 기억 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    제 1 방향으로 연장되는 복수의 제 3 배선을 가지고,
    상기 복수의 제 3 배선 중 하나는 상기 복수의 제 1 배선 중 하나와 서로 중첩되는 영역을 가지는, 기억 장치.
  9. 기억 장치로서,
    제 1 방향으로 연장되는 복수의 제 1 배선과,
    복수의 산화물층과,
    제 1 기억 소자군과, 제 2 기억 소자군과, 제 1 영역을 가지고,
    상기 복수의 제 1 배선은, 상기 제 1 기억 소자군과 중첩되는 영역과, 상기 제 2 기억 소자군과 중첩되는 영역과, 상기 제 1 영역과 중첩되는 영역을 가지고,
    상기 복수의 산화물층 중 하나는 상기 제 1 배선 중 하나의 측면을 따라 연장되는 영역을 가지고,
    상기 제 1 기억 소자군과 상기 제 2 기억 소자군은 복수의 기억 소자를 가지고,
    상기 복수의 기억 소자 각각은 제 1 트랜지스터와 용량 소자를 가지고,
    상기 복수의 기억 소자 각각에 있어서, 상기 제 1 트랜지스터의 게이트는 상기 복수의 제 1 배선 중 하나와 전기적으로 접속되고, 상기 제 1 트랜지스터의 반도체층은 상기 복수의 산화물층 중 하나와 접하는 영역을 가지고,
    상기 제 1 영역은 복수의 제 2 트랜지스터를 가지고,
    상기 복수의 제 2 트랜지스터의 각각에 있어서, 게이트 전극이 상기 복수의 제 1 배선 중 하나와 전기적으로 접속되고, 소스 전극 및 드레인 전극 중 한쪽 또는 양쪽이 제 4 배선과 전기적으로 접속되고,
    상기 제 4 배선에 고전원 전위를 공급하는 기능을 가지는, 기억 장치.
  10. 제 9 항에 있어서,
    제 2 방향으로 연장되는 복수의 제 2 배선을 가지고,
    상기 복수의 기억 소자 각각에 있어서, 상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 복수의 제 2 배선 중 하나와 전기적으로 접속되는, 기억 장치.
  11. 제 10 항에 있어서,
    상기 복수의 기억 소자 각각에 있어서, 상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 용량 소자와 전기적으로 접속되는, 기억 장치.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 복수의 산화물층 중 하나는 절연층을 개재하여 상기 제 1 배선 중 하나와 중첩되는 영역을 가지는, 기억 장치.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 산화물층은 인듐 및 아연 중 한쪽 또는 양쪽을 포함하는, 기억 장치.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 반도체층은 인듐 및 아연 중 한쪽 또는 양쪽을 포함하는, 기억 장치.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    제 1 방향으로 연장되는 복수의 제 3 배선을 가지고,
    상기 복수의 제 3 배선 중 하나는 상기 복수의 제 1 배선 중 하나와 서로 중첩되는 영역을 가지는, 기억 장치.
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