JP6359332B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えばＣＯＭ構造のＤＲＡＭを含む半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの構造は、容量素子の形成方法の違いにより２つに分けられる。まず一つは、Ｓｉ基板に溝を掘って容量素子を埋め込むトレンチ型のメモリセルである。もう一つは、Ｓｉ基板表面に形成されたトランジスタの上層に容量素子を積み重ねるスタック型のメモリセルである。スタック型のメモリセルは、容量素子の上層にビット線が位置するＣＵＢ（Capacitor Under Bit-line）構造と、容量素子の下層（但し、トランジスタより上層）にビット線が位置するＣＯＢ（Capacitor Over Bit-line）構造と、に大別される。
トレンチ型のメモリセルでは、トランジスタ素子近傍のＳｉ基板に溝を掘って容量素子を埋め込む必要があるため、形状が複雑である。また、当該溝にセル容量膜を形成した後、容量素子を埋め込む前に、トランジスタ形成のための熱処理が行われるため、容量素子の特性が安定しにくい。
スタック型のメモリセルでは、高集積化の要求に伴うセル面積縮小により、容量素子の横方向（基板の主面に平行な水平方向）の断面積が小さくなっている。それを補うように、容量素子の縦方向（基板の主面に対して垂直な方向）の長さは長くなっている。それにより、容量素子は十分な大きさの容量値を確保している。
このとき、ＣＵＢ構造のメモリセルでは、Ｓｉ基板表面に形成されるセルトランジスタから、容量素子の上層に位置するビット線まで、をつなぐコンタクトの高さが高くなってしまうため、ビット線に付加される寄生容量が増大してしまう。したがって、容量素子の縦方向の長さを長くするには限界がある。そのため、近年では、例えば特許文献１に開示されているようなＣＯＢ構造のメモリセルが主流になっている。
ＣＯＢ構造のメモリセルアレイ周辺のＣＭＯＳロジック領域（周辺回路領域）では、Ｓｉ基板表面にトランジスタが形成され、その後、メモリセルアレイ領域においてシリンダ形状を有する容量素子の下部電極を形成する工程では、メタル配線は形成されず絶縁体で埋め尽くされ、その後の工程で、メタル配線が配置される。そのため、トランジスタからメタル配線までをつなぐコンタクトが高くなっており、その結果、メタル配線に付加される寄生容量が増大している。その影響により、周辺回路領域における論理回路の遅延劣化が無視できなくなってきている。
このような問題を解決するため、近年では、ＣＯＢ構造の発展型であるＣＯＭ（Capacitor Over Metal）構造のメモリセルが実用化されつつある。ここで、ＣＯＭ構造とは、シリンダ形状を有する容量素子の下部電極を、上層の複数のメタル配線層の一部にまで食い込ませた構造のことである。ＣＯＭ構造では、容量素子の下部電極と水平方向（基板の主面に平行な方向）に隣接してメタル配線が設けられている。
ＣＯＭ構造では、周辺回路領域のトランジスタからメタル配線層までの高さを、容量素子の高さに合わせて高くする必要が無い。そのため、メモリセルの容量値の確保及びトランジスタ性能の劣化防止を両立できる構造として有効であり、今後の主流になると考えられる。
その他、特許文献２には、メモリセルアレイと周辺回路との境界部に沿ってポリシリコン膜を配置して、境界部におけるメモリセルアレイと周辺回路との高低差を緩和する技術が開示されている。
特開２００２−３５３３３４号公報 特開平１０−２８４４９４号公報
ＣＯＭ構造のメモリセルアレイを有するＤＲＡＭでは、メモリセルアレイ領域におけるシリンダ形状を有する容量素子の下部電極と、当該下部電極と水平方向に隣接する周辺回路領域のメタル配線と、の間に発生する寄生容量の影響により、メモリセルのデータ保持特性が劣化してしまい、その結果、誤動作が発生してしまう、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに隣接する周辺回路と、を備え、各メモリセルは、基板の主面に対して垂直方向に延在するシリンダ形状の下部電極を有する容量素子と、前記容量素子とビット線との間に設けられ、ワード線の電位に基づいてオンオフが制御されるスイッチトランジスタと、を有し、前記周辺回路は、前記主面に対して平行な水平方向に前記下部電極と隣接し、かつ、固定電位が与えられた信号線、又は、相補的な電位が与えられた一対の信号線、を備える。
前記一実施の形態によれば、周辺回路から受けるノイズの影響を低減して、誤動作を防ぐことが可能な半導体装置を提供することができる。
実施の形態１に係るＤＲＡＭを示すブロック図である。 メモリセルアレイを示す平面図である。 メモリセルを示す回路図である。 図１に示すＤＲＡＭに設けられたＣＯＭ構造のメモリセルアレイ及びその周辺回路の境界近傍を示す断面模式図である。 ワード線方向に配置された複数のダミーメモリセルと、これらに平行かつ隣接して配置されたメタル配線と、を示す回路図である。 ビット線方向に配置された複数のダミーメモリセルと、これらに平行かつ隣接して配置されたメタル配線と、を示す回路図である。 図５及び図６に示すダミーメモリセルの等価回路である。 センスアンプ部の一部を示す回路図である。 メモリセルアレイ及びその周辺回路の境界近傍を示す断面模式図である。 実施の形態２に係るメモリセルアレイを示す平面図である。 メモリセルアレイの最外周に配置されたメモリセルと、これに近接して配置されたメタル配線と、を示す回路図である。 記憶ノードに電荷が蓄えられた状態のメモリセルの等価回路である。 実施の形態３に係るＤＲＡＭを示すブロック図である。 実施の形態３に係るＤＲＡＭを示すブロック図である。 ワード線方向に配置された複数のダミーメモリセルの一つの変形例を示す回路図である。 ビット線方向に配置された複数のダミーメモリセルの一つの変形例を示す回路図である。 実施の形態４に係る半導体装置を示すブロック図である。 ＣＯＢ構造のメモリセルアレイ及びその周辺回路の境界近傍を示す断面模式図である。 複数のダミーメモリセルとメタル配線との配置関係を示す平面図である。 ＣＯＭ構造のメモリセルアレイ及びその周辺回路の境界近傍を示す断面模式図である。
＜発明者による事前検討＞
実施の形態の説明をする前に、本発明者が事前検討した内容について説明する。
図１８は、ＣＯＢ構造のメモリセルアレイ及びその周辺回路の境界近傍を示す断面模式図である。メモリセルアレイ領域では、行列状に複数のメモリセルＭＣが設けられるともに、その外周を取り囲むように、メモリセルと同一構造の複数のダミーメモリセルＤＭＣが設けられている。
図１８に示すように、メモリセルアレイ領域では、メモリセルアレイの最外周にダミーメモリセルＤＭＣが配置されている。ダミーメモリセルＤＭＣでは、Ｓｉ基板表面に形成されたトランジスタＴｒの上層にワード線ＷＬ及びビット線ＢＬが配置され、さらにその上層に容量素子Ｃｓが設けられている。
より具体的には、ダミーメモリセルＤＭＣでは、Ｓｉ基板のＰウェルに２つのＮ＋拡散層Ｓ，Ｄが形成される。２つのＮ＋拡散層Ｓ，Ｄ間のＰウェル上にはゲート絶縁膜（不図示）及びゲート電極が順に形成される。このゲート電極は、ワード線ＷＬの一部である。これにより、Ｓｉ基板表面にトランジスタＴｒが形成される。Ｎ＋拡散層Ｓは、コンタクトＣＴ１１を介して、ビット線ＢＬに接続される。一方、Ｎ＋拡散層Ｄは、コンタクトＣＴ１２を介して、ビット線ＢＬよりも上層に形成された容量素子Ｃｓの一方の電極（以下、下部電極と称す）Ｃｌに接続される。この下部電極Ｃｌは、基板の主面に対して垂直方向に沿って延在し、かつ、鉛直上向きに開口部を有するシリンダ形状を有する。さらに、容量素子Ｃｓの他方の電極として、他のダミーメモリセルＤＭＣ及びメモリセルＭＣと共通のセルプレート電極（以下、上部電極とも称す）Ｃｕが、容量絶縁膜を介して、下部電極Ｃｌに対向配置される。
なお、Ｐウェルには、電位ＶＢＢ（接地電圧ＧＮＤ〜負電圧ＶＫＫの範囲内の電位）が供給されている。容量素子Ｃｓの上部電極Ｃｕには、電源電圧ＶＤＤの約半分の中間電位ＨＶＤ（＝ＶＤＤ／２）が供給されている。
周辺回路領域では、メモリセルアレイ領域との境界近傍において、Ｓｉ基板表面にトランジスタ（ゲートポリシリコン配線ＧＰ１のみ図示）が形成され、その後、メモリセルアレイ領域において下部電極Ｃｌが形成される工程では、メタル配線は形成されず絶縁体によって埋め尽くされ、その後の工程で、コンタクトＣＴ１０が形成され、メタル配線ＬＸ１０が配置される。ここで、コンタクトＣＴ１０は、トランジスタ（ここでは、ゲートポリシリコン配線ＧＰ１）とメタル配線ＬＸ１０との間に配置される。
図１９は、複数のダミーメモリセルとメタル配線との配置関係を示す平面図である。
図１９を参照すると、複数のダミーメモリセルＤＭＣはメモリセルアレイの外周辺に沿って配置されており、メタル配線ＬＸ１０はこれらに平行かつ近接して配置されている。
ここで、メタル配線ＬＸ１０は下部電極Ｃｌよりも上層に配置されるため、下部電極Ｃｌとメタル配線ＬＸ１０との間に寄生容量は形成されない。そのため、メタル配線ＬＸ１０がメモリセルＭＣのデータ保持特性に影響を及ぼすことはない。一方、コンタクトＣＴ１０は、下部電極Ｃｌが形成される絶縁膜と同じ絶縁膜内、もしくは、下部電極Ｃｌが形成される層と同じ高さに形成されている層内に形成される。換言すると、コンタクトＣＴ１０は、下部電極Ｃｌと水平方向に隣接して配置される。しかし、メタル配線ＬＸ１０に接続されるコンタクトＣＴ１０の数は非常に少ない。そのため、下部電極ＣｌとコンタクトＣＴ１０との間に形成される寄生容量Ｃｐ１０が、メモリセルＭＣのデータ保持特性に影響を及ぼすことはほとんどない。
しかしながら、容量素子Ｃｓの容量値の増大を図るためにコンタクトＣＴ１０が高くなっており、その結果、メタル配線ＬＸ１０に付加される寄生容量が増大している。その影響により、周辺回路領域における論理回路の遅延劣化が無視できなくなっている。そこで、前述のように、ＣＯＢ構造の発展型であるＣＯＭ構造のメモリセルが実用化されつつある。
図２０は、ＣＯＭ構造のメモリセルアレイ及びその周辺回路の境界近傍を示す断面模式図である。メモリセルアレイ領域の構造については、図１８に示すＣＯＢ構造の場合と同様であるため、その説明を省略する。
周辺回路領域では、メモリセルアレイ領域との境界近傍において、Ｓｉ基板表面にトランジスタ（ゲートポリシリコン配線ＧＰ１のみ表示）が形成される。その後、メモリセルアレイ領域において下部電極Ｃｌが形成される工程では、複数の絶縁膜が積層され、各絶縁膜内にメタル配線ＬＸ１，ＬＸ２が順に配置される。つまり、下部電極Ｃｌは複数の絶縁膜を貫通するように形成されており、その各複数の絶縁膜内にメタル配線ＬＸ１，ＬＸ２が形成される。もしくは、下部電極Ｃ１が形成される層と同じ高さに形成されている層内にメタル配線ＬＸ１，ＬＸ２が形成される。換言すると、下部電極Ｃｌと水平方向に隣接してメタル配線ＬＸ１，ＬＸ２が配置される。その後の工程で、メタル配線ＬＸ１０が配置される。ゲートポリシリコン配線ＧＰ１及びメタル配線ＬＸ１は、コンタクトＣＴ１を介して接続される。メタル配線ＬＸ１，ＬＸ２は、ビアＶ１を介して接続される。メタル配線ＬＸ２，ＬＸ１０は、ビアＶ２を介して接続される。なお、本例では、メタル配線ＬＸ１，ＬＸ２，ＬＸ１０は、何れも複数のダミーメモリセルＤＭＣに沿って配置されている。
ここで、メタル配線ＬＸ１０は下部電極Ｃｌよりも上層に配置されるため、下部電極Ｃｌとメタル配線ＬＸ１０との間に寄生容量は形成されない。そのため、メタル配線ＬＸ１０がメモリセルＭＣのデータ保持特性に影響を及ぼすことはない。また、メタル配線ＬＸ１，ＬＸ２，ＬＸ１０間に接続されているコンタクトＣＴ１及びビアＶ１，Ｖ２の数は非常に少ない。そのため、下部電極Ｃｌと、コンタクトＣＴ１及びビアＶ１，Ｖ２と、の間に形成される寄生容量がメモリセルＭＣのデータ保持特性に影響を及ぼすことはほとんどない。
それに対し、メタル配線ＬＸ１，ＬＸ２は、下部電極Ｃｌが形成される層と同じ高さに形成されている層内に配置される。換言すると、メタル配線ＬＸ１，ＬＸ２は、下部電極Ｃｌと水平方向に隣接して配置される。そのため、下部電極Ｃｌとメタル配線ＬＸ１，ＬＸ２との間には、それぞれ寄生容量Ｃｐ１，Ｃｐ２が形成される。
寄生容量Ｃｐ１，ＣＰ２が形成されると、メタル配線ＬＸ１，ＬＸ２の電位の変化に応じて、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが変化する。ここで、ダミーメモリセルＤＭＣの記憶ノードＮＤとは、シリンダ形状の下部電極Ｃｌに相当する。ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎの変化は、ノイズとしてメモリセルＭＣに伝搬するため、メモリセルＭＣに記憶されたデータの保持特性を劣化させる。その結果、ＤＲＡＭの誤動作が発生してしまう可能性がある。データ破壊に至らない場合でも、メタル配線ＬＸ１，ＬＸ２等、下部電極Ｃｌと水平方向に隣接して配置されたメタル配線、の電位変化の影響を考慮したワースト状態でのテストを追加で実施する必要があるため、コストが増大してしまう。これらの問題は、ＣＯＢ構造のメモリセルでは、存在しなかった問題であり、ＣＯＭ構造のメモリセルにて初めて顕在化した問題である。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜実施の形態１＞
図１は、実施の形態１に係るＤＲＡＭ（半導体装置）１１の構成例を示すブロック図である。ＤＲＡＭ１１では、メモリセルアレイ領域に隣接する周辺回路が、メモリセルの容量素子の下部電極と水平方向に隣接し、かつ、固定電位が与えられた信号線を備える。それにより、ＤＲＡＭ１１は、周辺回路から受けるノイズの影響を低減して、誤動作を防ぐことができる。以下、具体的に説明する。
図１に示すように、ＤＲＡＭ１１は、メモリセルアレイ１１１と、ワード線ドライバ１１２と、センスアンプ部１１６と、選択回路１１３と、データ読み出し部１１４と、データ書き込み部１１５と、を備える。また、メモリセルアレイ１１１を取り囲むようにしてメタル配線ＬＸ，ＬＹが配置されている。
図２は、メモリセルアレイ１１を具体的に示す平面図である。
図２を参照すると、メモリセルアレイ１１１は、行列状に配置された複数のメモリセルＭＣと、その外周を取り囲むように設けられた、メモリセルＭＣと同一構造の複数ダミーメモリセルＤＭＣと、を備える。
また、複数のメモリセルＭＣのそれぞれの行に対して複数のワード線ＷＬ０〜ＷＬｍ（ｍは自然数）が設けられている。複数のメモリセルＭＣのそれぞれの列に対して複数のビット線ＢＬ０〜ＢＬｎ（ｎは自然数）が設けられている。さらに、０行目の複数のメモリセルＭＣに隣接配置された複数のダミーメモリセルＤＭＣに対してダミーワード線ＤＷＬ０が設けられている。ｍ行目の複数のメモリセルＭＣに隣接配置された複数のダミーメモリセルＤＭＣに対してダミーワード線ＤＷＬ１が設けられている。０列目の複数のメモリセルＭＣに隣接配置された複数のダミーメモリセルＤＭＣに対してダミービット線ＤＢＬ０が設けられている。ｎ列目の複数のメモリセルＭＣに隣接配置された複数のダミーメモリセルＤＭＣに対してダミービット線ＤＢＬ１が設けられている。
以下、ワード線ＷＬ０〜ＷＬｍの総称をワード線ＷＬと称し、ビット線ＢＬ０〜ＢＬｎの総称をビット線ＢＬと称し、ダミーワード線ＤＷＬ０，ＤＷＬ１の総称をダミーワード線ＤＷＬと称し、ダミービット線ＤＢＬ０，ＤＢＬ１の総称をダミービット線ＤＢＬと称す。
図３は、メモリセルＭＣを示す回路図である。
図３を参照すると、メモリセルＭＣは、容量素子Ｃｓと、トランジスタ（スイッチトランジスタ）Ｔｒを備える。容量素子Ｃｓは、記憶ノードＮＤと、電源電圧ＶＤＤの略半分の値を示す中間電位ＨＶＤが供給される電源端子と、の間に設けられている。トランジスタＴｒは、ビット線ＢＬと記憶ノードＮＤとの間に設けられ、ワード線ＷＬの電位に基づいてオンオフが制御される。メモリセルＭＣは、記憶ノードＮＤの電位Ｖｎが電源電圧ＶＤＤの値に設定されることでデータ“１”を記憶し、記憶ノードＮＤの電位Ｖｎが接地電圧ＧＮＤの値に設定されることでデータ“０”を記憶する。
ワード線ドライバ１１２は、データ読み出し時及びデータ書き込み時、複数のワード線ＷＬ０〜ＷＬｍ（ｍは自然数）のうちアドレス信号によって指定された何れかのワード線を選択する。具体的には、ワード線ドライバ１１２は、データ読み出し時及びデータ書き込み時、選択したワード線ＷＬの電位を電源電圧ＶＤＤよりも高い電位ＶＰＰに設定する。なお、非選択のワード線ＷＬの電位は、接地電圧ＧＮＤよりも低い電位ＶＫＫに設定される。
センスアンプ部１１６は、ビット線ＢＬ０〜ＢＬｎ（ｎは自然数）を伝搬するデータ、例えば、アドレス信号によって指定されたワード線に接続されたメモリセルから読み出されたデータ、を増幅する。
選択回路１１３は、データ読み出し時、複数のビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のうちアドレス信号によって指定された何れかのビット線を選択し、データ読み出し部１１４に接続する。また、選択回路１１３は、データ書き込み時、複数のビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のうちアドレス信号によって指定された何れかのビット線を選択し、データ書き込み部１１５に接続する。
それにより、データ読み出し時には、選択回路１１３によって選択されたビット線ＢＬの電位、即ち、読み出し対象のメモリセルＭＣから読みだされ増幅されたデータは、データ読み出し部１４に供給される。他方、データ書き込み時には、選択回路１１３によって選択されたビット線ＢＬの電位は、書き込み対象のメモリセルＭＣに書き込むデータに応じて電源電圧ＶＤＤ又は接地電圧ＧＮＤの値に設定される。
ワード線ドライバ１１２によって選択されたワード線ＷＬと、選択回路１１３によって選択されたビット線ＢＬと、の何れにも接続されたメモリセルＭＣが、データ書き込み対象又はデータ読み出し対象のメモリセルとなる。
データ読み出し部１１４は、アドレス信号によって指定されたメモリセルＭＣに記憶されたデータを読み出し、読み出しデータＤｏｕｔとして出力する。
データ書き込み部１１５は、書き込みデータＤｉｎを、アドレス信号によって指定されたメモリセルＭＣに書き込む。
図４は、ＤＲＡＭ１１に設けられたＣＯＭ構造のメモリセルアレイ１１１及びその周辺回路の境界近傍を示す断面模式図である。本例では、周辺回路は、ワード線ドライバ１１２、センスアンプ部１１６、選択回路１１３、データ書き込み部１１５、データ読み出し部１１４等、メモリセルアレイ１１１を駆動する回路、のことを指す。
図４に示すように、メタル配線ＬＸを構成するメタル配線ＬＸ１，ＬＸ２は、メモリセルアレイ１１１に隣接する周辺回路領域に設けられた配線であり、固定電位が供給されている。具体的には、メタル配線ＬＸ１，ＬＸ２には、中間電位ＨＶＤが供給されている。その他の構成については、図２０に示す構成と同様であるため、その説明を省略する。
図２を参照すると、メタル配線ＬＸ１，ＬＸ２からなるメタル配線ＬＸは、ワード線ＷＬに平行に配置されている。より具体的には、あるメタル配線ＬＸは、ダミーワード線ＤＷＬ１を共用する複数のダミーメモリセルＤＭＣに平行かつ隣接して配置されている。別のメタル配線ＬＸは、ダミーワード線ＤＷＬ０を共用するダミーメモリセルＤＭＣに平行かつ隣接して配置されている。それに対し、メタル配線ＬＸ１，ＬＸ２と同様の階層構造を持つメタル配線ＬＹ１，ＬＹ２からなるメタル配線ＬＹ（図４において不図示）は、ビット線ＢＬに平行に配置されている。より具体的には、あるメタル配線ＬＹは、ダミービット線ＤＢＬ１を共用するダミーメモリセルＤＭＣに平行かつ隣接して配置されている。別のメタル配線ＬＹは、ダミービット線ＤＢＬ０を共用するダミーメモリセルＤＭＣに平行かつ隣接して配置されている。なお、メタル配線ＬＹにも、メタル配線ＬＸと同じく、中間電位ＨＶＤが供給されている。このように、メタル配線ＬＸ，ＬＹは、メモリセルアレイ１１１を取り囲むようにして配置されている。
ここで、メタル配線ＬＸ１０は下部電極Ｃｌよりも上層に配置されるため、下部電極Ｃｌとメタル配線ＬＸ１０との間に寄生容量は形成されない。そのため、メタル配線ＬＸ１０がメモリセルＭＣのデータ保持特性に影響を及ぼすことはない。また、メタル配線ＬＸ１，ＬＸ２，ＬＸ１０間に接続されているコンタクトＣＴ１及びビアＶ１，Ｖ２の数は非常に少ない。そのため、下部電極Ｃｌと、コンタクトＣＴ１及びビアＶ１，Ｖ２と、の間に形成される寄生容量がメモリセルＭＣのデータ保持特性に影響を及ぼすことはほとんどない。
それに対し、下部電極Ｃｌとメタル配線ＬＸ１，ＬＸ２との間には、それぞれ寄生容量Ｃｐ１，Ｃｐ２が形成される。しかしながら、メタル配線ＬＸ１，ＬＸ２の電位が固定されているため、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎは変化しない。そのため、ダミーメモリセルＤＭＣに隣接するメモリセルＭＣのデータ保持特性の劣化が抑制される。
このように、ＤＲＡＭ１１では、メモリセルアレイ１１１に隣接する周辺回路が、メモリセルＭＣの容量素子Ｃｓの下部電極Ｃｌと水平方向に隣接し、かつ、固定電位が与えられたメタル配線ＬＸ，ＬＹを備える。それにより、ＤＲＡＭ１１は、周辺回路から受けるノイズの影響を低減して、誤動作を防ぐことができる。
また、データ保持特性の劣化に伴うリフレッシュ電流の増加を抑制したり、ワースト状態での追加のテストを不要にしたりすることが可能となる。また、メタル配線ＬＸ，ＬＹの電位を固定するだけで良いので、回路規模の増大や設計難易度の上昇を無視できる程度にまで抑えることができる。
（ノイズ伝搬の仕組み）
続いて、メタル配線ＬＸ，ＬＹからメモリセルＭＣへのノイズ伝搬の仕組みについて詳細に説明する。
図５は、ワード線方向に配置された複数のダミーメモリセルＤＭＣと、これらに平行かつ隣接して配置されたメタル配線（以下、信号線とも称す）ＬＸと、を示す回路図である。
図５に示すように、信号線ＬＸは、寄生容量Ｃｐを介して、各ダミーメモリセルＤＭＣの記憶ノードＮＤと結合している。また、ダミーワード線ＤＷＬ１と記憶ノードＮＤとの間には寄生容量Ｃｔが形成されている。
複数のダミーメモリセルＤＭＣに対して設けられたダミーワード線ＤＷＬ１の電位は、接地電圧ＧＮＤよりも低い電位ＶＫＫに設定されている。それにより、当該複数のダミーメモリセルＤＭＣは非選択状態になっている。また、各ダミーメモリセルＤＭＣでは、メモリセルＭＣと同じく、容量素子Ｃｓに中間電位ＨＶＤが供給され、トランジスタＴｒのバックゲートに電圧ＶＢＢが供給されている。
図６は、ビット線方向に配置された複数のダミーメモリセルＤＭＣと、これらに平行かつ隣接して配置されたメタル配線（以下、信号線とも称す）ＬＹと、を示す回路図である。
図６に示すように、信号線ＬＹは、寄生容量Ｃｐを介して、各ダミーメモリセルＤＭＣの記憶ノードＮＤと結合している。また、ワード線ＷＬと記憶ノードＮＤとの間には寄生容量Ｃｔが形成されている。
複数のダミーメモリセルＤＭＣに接続される複数のワード線ＷＬのほとんどの電位が、接地電圧ＧＮＤよりも低い電位ＶＫＫに設定されている。また、複数のダミーメモリセルＤＭＣに対して設けられたダミービット線ＤＢＬ１の電位は、非選択のビット線ＢＬと同様に、中間電位ＨＶＤに設定されている。さらに、各ダミーメモリセルＤＭＣでは、メモリセルＭＣと同じく、容量素子Ｃｓに中間電位ＨＶＤが供給され、トランジスタＴｒのバックゲートに電圧ＶＢＢが供給されている。
図７は、図５及び図６に示すダミーメモリセルＤＭＣの等価回路である。
図７に示すように、記憶ノードＮＤと信号線ＬＸ（又はＬＹ）との間には、寄生容量Ｃｐが形成されている。記憶ノードＮＤと、電位ＶＫＫを示すワード線（ダミーワード線ＤＷＬ１又は非選択のワード線ＷＬ）と、の間には、寄生容量Ｃｔが形成されている。記憶ノードＮＤと、電位ＨＶＤを示すセルプレート電極（上部電極）Ｃｕとの間には、容量素子Ｃｓが形成されている。記憶ノードＮＤと、電位ＶＢＢを示すＳｉ基板との間には、Ｓｉ基板（Ｐウェル）から記憶ノードＮＤ（Ｎ＋拡散層）を順方向にしたＰＮ接合ダイオードＤ１が形成されている。
ここで、信号線ＬＸ又はＬＹから記憶ノードＮＤに伝搬してきたノイズは、以下の３つのパスを伝搬する可能性がある。第１のパスは、記憶ノードＮＤから容量素子Ｃｓを介してセルプレート電極（上部電極）Ｃｕに至るパスである。第２のパスは、記憶ノードＮＤから寄生容量Ｃｔを介してワード線（ダミーワード線ＤＷＬ１又は非選択のワード線ＷＬ）に至るパスである。第３のパスは、記憶ノードＮＤからダイオードＤ１を介してＳｉ基板に至るパスである。
仮に信号線ＬＸ（又はＬＹ）の電位が変化すると、それに応じて、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが変化する。それにより、第１のパスを介してノイズが伝搬し、セルプレート電極Ｃｕの電位ＨＶＤが変化する。セルプレート電極Ｃｕは、メモリセルＭＣによって共用されているため、セルプレート電極Ｃｕの電位ＨＶＤの変化は、メモリセルＭＣの記憶ノードの電位を変動させることになる。つまり、メモリセルＭＣのデータ保持特性を劣化させてしまう。また、第２のパスを介してノイズが伝搬し、ダミーワード線ＤＷＬ１又は非選択のワード線ＷＬの電位ＶＫＫが変化する。ダミーワード線ＤＷＬ１は、非選択のワード線ＷＬと電源を共用している。また、非選択のワード線ＷＬは、メモリセルＭＣによって共用されている。そのため、ダミーワード線ＤＷＬ１又は非選択のワード線ＷＬの電位ＶＫＫの変化は、メモリセルＭＣのトランジスタのゲート電位を変動させることになる。その結果、トランジスタのオフリーク電流が瞬間的に増えて記憶ノードに蓄積された電荷が引き抜かれてしまう。つまり、メモリセルＭＣのデータ保持特性を劣化させてしまう。
さらに、第３のパスでは、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが接地電圧ＧＮＤ〜Ｓｉ基板電圧ＶＢＢの間の値を示す場合において、信号線ＬＸ，ＬＹのノイズが負側に発生すると、ＰＮ接合ダイオードＤ１が瞬間的にオンしてＳｉ基板から記憶ノードＮＤに電流が流れる。電圧ＶＢＢが供給されるＰウェルは高抵抗であるため、Ｐウェルに注入されたキャリアは隣接するメモリセルＭＣのＮ＋拡散層にも吸収されることになり、メモリセルＭＣの記憶ノードの電位変化を引き起こす。つまり、メモリセルＭＣのデータ保持特性を劣化させてしまう。
上記したように、仮に信号線ＬＸ又はＬＹの電位が変化すると、それに伴い、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが変化する。このダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎの変化がノイズとして３つのパスを伝搬することで、メモリセルＭＣのデータ保持特性を劣化させる。このような現象は、行列状に配置された複数のメモリセルＭＣを取り囲む複数のダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが一斉に変化した場合に、特に顕著になる。
そこで、ＤＲＡＭ１１では、メモリセルアレイ１１１に隣接する周辺回路の一部として、容量素子Ｃｓの下部電極Ｃｌと水平方向に隣接し、かつ、固定電位が与えられた、メタル配線ＬＸ，ＬＹを備える。メタル配線ＬＸ，ＬＹの電位が変化しないため、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎも変化しない。したがって、記憶ノードＮＤから延びる３つのパスを介してメモリセルＭＣにノイズが伝搬することもない。そのため、メモリセルＭＣのデータ保持特性の劣化が抑制される。その結果、ＤＲＡＭ１１は、誤動作を防ぐことができる。
さらに、メモリセルアレイ１１１の外周辺に沿って配置された複数のダミーメモリセルＤＭＣに平行かつ隣接してメタル配線ＬＸ，ＬＹを配置することにより、複数のダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが一斉に変化することを防ぐことができる。そのため、メモリセルＭＣのデータ保持特性の劣化をさらに効果的に抑制することができる。
なお、ＣＯＢ構造の場合には、下部電極Ｃｌと水平方向に隣接するメタル配線は存在しない。下部電極Ｃｌに隣接してコンタクトＣＴ１０が設けられるが、ノイズ伝搬の影響を無視できる程度の少ない数のコンタクトＣＴ１０が点在するにすぎなかった。そのことが、ＣＯＢ構造の発展型であるＣＯＭ構造においてノイズ伝搬の影響を考慮してこなかった理由の一つと考えられる。
また、ダミーメモリセルＤＭＣは、メモリセルＭＣと同じレイアウト構造を有しているが、これ自体にデータを記憶する機能を有していない。そのため、ダミーメモリセルＤＭＣは、周辺回路からのノイズをシールドするノイズシールドの役割を果たすと考えられていた。しかしながら、ＣＯＭ構造のメモリセルにおいては、上記したように、それだけでは十分でない。ＤＲＡＭ１１は、ＣＯＭ構造のメモリセルが周辺回路から受けるノイズの影響を低減して、メモリセルＭＣのデータ保持特性の劣化を効果的に抑制している。
本実施の形態では、下部電極Ｃｌと水平方向に隣接するメタル配線層が２階層である場合を例に説明したが、これに限られない。下部電極Ｃｌと水平方向に隣接するメタル配線層が１階層であってもよいし、３階層以上であってもよい。
本実施の形態では、下部電極Ｃｌと水平方向に隣接するメタル配線に、セルプレート電極（上部電極）Ｃｕと同じ中間電位ＨＶＤが与えられた場合を例に説明したが、これに限られない。下部電極Ｃｌと水平方向に隣接するメタル配線には、任意の固定電位を与えることができる。例えば、電源電圧ＶＤＤ、接地電圧ＧＮＤ、ワード線ＷＬ活性化電圧ＶＰＰ、ワード線ＷＬ非活性化電圧ＶＫＫ、基板電圧ＶＢＢ等の固定電位であってもよい。ただし、下部電極Ｃｌと水平方向に隣接するメタル配線にセルプレート電極（上部電極）Ｃｕと同じ中間電位ＨＶＤを与えることにより、ノイズ位相差を小さくすることができるため有効である。
なお、メタル配線ＬＸ，ＬＹに中間電位ＨＶＤを与える中間電位生成回路は、セルプレート電極Ｃｕに中間電位ＨＶＤを与える中間電位生成回路と共通である場合に限られず、ビット線プリチャージ用の中間電位ＨＶＤを生成する中間電位生成回路と共通であってもよい。この場合、メタル配線ＬＸ，ＬＹに接続されるトランジスタがプリチャージ回路を構成するトランジスタとなるように配置することで、ノイズを抑制しつつ回路規模の増大を抑制することができる。
本実施の形態では、メタル配線ＬＸが、コンタクトＣＴ１を介して周辺回路領域に設けられたトランジスタのゲートポリシリコン配線ＧＰ１に接続されているが、これに限定されない。
また、本実施の形態では、メタル配線ＬＸ１，ＬＸ２，ＬＸ１０がコンタクトＶ１，Ｖ２を介して互いに接続されている場合を例に説明したが、メタル配線ＬＸ１，ＬＸ２，ＬＸ１０は互いに接続されている必要はない。メタル配線ＬＸ１，ＬＸ２を独立させることで、例えば、メタル配線ＬＸ１，ＬＸ２にそれぞれ異なる値の固定電位を与えることができる。
また、ワード線ＷＬに平行に配置されたメタル配線ＬＸと、ビット線ＢＬに平行に配置されたメタル配線ＬＹとは、固定電位が与えられていればよく、互いに接続されている必要はない。メタル配線ＬＸ，ＬＹを独立させることで、例えば、メタル配線ＬＸに接地電圧ＧＮＤを与え、メタル配線ＬＹに電源電圧ＶＤＤを与えることができる。この場合、これらメタル配線ＬＸ，ＬＹを周辺回路向けの電源ラインの一部として用いることも可能である。
また、本実施の形態では、下部電極Ｃｌと水平方向に隣接するメタル配線に固定電位が与えられた場合を例に説明したが、これに限られない。一対のメタル配線（例えば、ＬＸ１，ＬＸ２）に、例えば差動信号のような相補的な電位がそれぞれ与えられてもよい。それにより、一対のメタル配線からのそれぞれのノイズは相殺される。あるいは、メモリセルアレイ１１１の外周辺の一辺及びそれに対向する辺に沿って配置された一対のメタル配線に、相補的な電位が与えられてもよい。論理信号が伝搬する信号線を、メモリセルアレイ１１１に隣接して配置することができるため、設計の自由度が向上するとともに、回路規模の増大を抑制することができる。以下、具体例を図８及び図９を用いて簡単に説明する。
図８は、センスアンプ部１１６の一部を示す回路図である。
図８に示すように、センスアンプ部１１６は、Ｐチャネル型のＭＯＳトランジスタＳＤＰと、Ｎチャネル型のＭＯＳトランジスタＳＤＮと、複数のビット線対に対して設けられた複数のセンスアンプＳＡと、を備える。なお、図８には、複数のセンスアンプＳＡのうち、ビット線対ＢＬ０，ＢＬ１に対して設けられた一つのセンスアンプＳＡのみが示されている。
ＭＯＳトランジスタＭＰ１では、ソースがノードＳＡＰに接続され、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続されている。ＭＯＳトランジスタＭＮ１では、ソースがノードＳＡＮに接続され、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続されている。ＭＯＳトランジスタＭＰ２では、ソースがノードＳＡＰに接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続されている。ＭＯＳトランジスタＭＮ２では、ソースがノードＳＡＮに接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続されている。ここで、ＭＯＳトランジスタＭＰ１，ＭＮ１により第１インバータが構成される。ＭＯＳトランジスタＭＰ２，ＭＮ２により第２インバータが構成される。第１インバータの出力（ノードＮ１）は、第２インバータの入力及びビット線ＢＬ０に接続されている。第２インバータの出力（ノードＮ２）は、第１インバータの入力及びビット線ＢＬ１に接続されている。
ＭＯＳトランジスタＳＤＰは、電源電圧端子ＶＤＤとノードＳＡＰとの間に設けられ、センスアンプ活性化信号ＳＥＰに基づいてオンオフ制御される。ＭＯＳトランジスタＳＤＮは、接地電圧端子ＧＮＤとノードＳＡＮとの間に設けられ、センスアンプ活性化信号ＳＥＮに基づいてオンオフ制御される。ここで、センスアンプ活性化信号ＳＥＰ，ＳＥＮは、相補的にＨレベル及びＬレベルが切り替わる。
例えば、センスアンプ活性化信号ＳＥＰがＬレベル、センスアンプ活性化信号ＳＥＮがＨレベルの場合、ＭＯＳトランジスタＳＤＰ，ＳＤＮは何れもオンする。それにより、センスアンプＳＡ（及び図示しない残りのセンスアンプＳＡ）は、増幅動作可能な状態となる。一方、センスアンプ活性化信号ＳＥＰがＨレベル、センスアンプ活性化信号ＳＥＮがＬレベルの場合、ＭＯＳトランジスタＳＤＰ，ＳＤＮは何れもオフする。それにより、センスアンプＳＡ（及び図示しない残りのセンスアンプＳＡ）は、増幅動作できない状態となる。
図９は、メモリセルアレイ１１１及びその周辺回路の境界近傍を示す断面模式図である。図９では、図４の構成と比較して、メタル配線ＬＸ１，ＬＸ２に中間電位ＨＶＤが供給される代わりに、相補的に電位が変化するセンスアンプ活性化信号ＳＥＰ，ＳＥＮがそれぞれ供給されている。このように、一対のメタル配線（例えば、ＬＸ１，ＬＸ２）に対し、センスアンプ部１１６の活性化を制御するセンスアンプ活性化信号ＳＥＰ，ＳＥＮが供給されてもよい。メタル配線ＬＸ１，ＬＸ２をノイズ対策のために用いるだけでなく、論理信号（本例では、センスアンプ活性化信号ＳＥＰ，ＳＥＮ）伝搬に用いることができるため、回路規模の増大を抑制することができる。
なお、当然ながら、メタル配線ＬＸ１，ＬＸ２には、相補的に電位が変化するセンスアンプ活性化信号ＳＥＰ，ＳＥＮがそれぞれ供給され、メタル配線ＬＹには、セルプレート電極Ｃｕと同じ中間電位ＨＶＤが供給されてもよい。
また、メモリセルアレイが複数に分割して配置される場合、それらを取り囲むダミーメモリセルＤＭＣの数が増加するので、ダミーメモリセルＤＭＣを介して伝搬するノイズの影響がより深刻になる。そこで、例えば、複数に分割されたメモリセルアレイの外周辺沿いに配置された複数のメタル配線のうち、一部のメタル配線の電位が変化している（即ち、信号変化している）場合には、残りのメタル配線の電位が固定される（又は、残りのメタル配線の対のそれぞれの電位が相補的に変化する）ように構成する。なお、このとき、複数に分割されたメモリセルアレイには、共通の電源から電位ＨＶＤ、ＶＫＫ、ＶＢＢ等が供給されるように構成される必要がある。それにより、ノイズの影響を受けていないメモリセルアレイ部分を安定化容量として働かせることができるため、発生したノイズを抑制することが可能となる。これは、ＰＮ接合ダイオードＤ１が順方向にオンしないような条件下において有効である。具体的には、メタル配線を伝搬する信号の振幅が電源電圧ＶＤＤから接地電圧ＧＮＤの範囲内である場合等において有効である。論理信号が伝搬する信号線を、メモリセルアレイ１１１に隣接して配置することができるため、設計の自由度が向上するとともに、回路規模の増大を抑制することができる。
＜実施の形態２＞
実施の形態２に係るＤＲＡＭ１１ａは、メモリセルアレイ１１１に代えてメモリセルアレイ１１１ａを備える。図１０は、メモリセルアレイ１１１ａを示す平面図である。メモリセルアレイ１１１ａは、メモリセルアレイ１１１と比較して、メモリセルＭＣを取り囲む複数のダミーメモリセルＤＭＣを有しない。メモリセルアレイ１１１ａのその他の構成については、メモリセルアレイ１１１と同様であるため、その説明を省略する。
まず、メタル配線ＬＸ，ＬＹからメモリセルＭＣへのノイズ伝搬の仕組みについて説明する。図１１は、メモリセルアレイ１１１ａの最外周に配置されたメモリセルＭＣと、これらに平行かつ隣接して配置されたメタル配線（以下、信号線とも称す）ＬＸ又はＬＹと、を示す回路図である。
図１１に示すように、信号線ＬＸ又はＬＹは、寄生容量Ｃｐを介して、メモリセルＭＣの記憶ノードＮＤと結合している。また、メモリセルＭＣでは、容量素子Ｃｓに中間電位ＨＶＤが供給され、トランジスタＴｒのバックゲートに電圧ＶＢＢが供給されている。
図１２は、トランジスタＴｒがオフして記憶ノードＮＤに電荷が蓄えられた状態のメモリセルＭＣの等価回路である。
図１２に示すように、記憶ノードＮＤと信号線ＬＸ（又はＬＹ）との間には、寄生容量Ｃｐが形成されている。記憶ノードＮＤと、電位ＨＶＤを示すセルプレート電極（上部電極）Ｃｕとの間には、容量素子Ｃｓが形成されている。ここで、信号線ＬＸ（又はＬＹ）の電位変化量をＶとすると、記憶ノードＮＤの電位変化量ΔＶｎは、以下の式（１）のように表される。
ΔＶｎ＝Ｖ×Ｃｐ／（Ｃｓ＋Ｃｐ） ・・・ （１）
式（１）により、寄生容量Ｃｐが増大すると、信号線ＬＸ（又はＬＹ）の電位変化に対する記憶ノードＮＤの電位変化量ΔＶｎが大きくなることがわかる。記憶ノードＮＤの電位Ｖｎが大きく変化すると、メモリセルＭＣのデータ保持特性が劣化しやすくなる。そこで、信号線ＬＸ（又はＬＹ）の電位変化量Ｖを限りなくゼロに近づけることで、記憶ノードＮＤの電位変化量ΔＶｎを小さくする必要がある。
そこで、ＤＲＡＭ１１ａでは、実施の形態１と同様に、メモリセルアレイ１１１ａに隣接する周辺回路が、容量素子Ｃｓの下部電極Ｃｌと水平方向に隣接し、かつ、固定電位が与えられたメタル配線ＬＸ，ＬＹを備える。メタル配線ＬＸ，ＬＹの電位が変化しないため、メモリセルＭＣの記憶ノードＮＤの電位Ｖｎも変化しない。そのため、当該メモリセルＭＣのデータ保持特性の劣化が抑制される。その結果、ＤＲＡＭ１１ａは、誤動作を防ぐことができる。
さらに、メモリセルアレイ１１１ａの外周辺に沿って配置された複数のメモリセルＭＣに平行かつ隣接してメタル配線ＬＸ，ＬＹを配置することにより、これら複数のメモリセルＭＣの記憶ノードＮＤの電位Ｖｎが一斉に変化することを防ぐことができる。そのため、メモリセルＭＣのデータ保持特性の劣化をより効果的に抑制することができる。
なお、図１２には示されていないが、当然ながら、記憶ノードＮＤから寄生容量Ｃｔを介してワード線ＷＬに至るパスや、記憶ノードＮＤからＰＮ接合ダイオードＤ１を介してＳｉ基板に至るパス、を伝搬するノイズも低減することができる。
＜実施の形態３＞
実施の形態３に係るＤＲＡＭ１１ｂは、ＤＲＡＭ１１と比較して、固定電位が与えられたメタル配線ＬＸ，ＬＹを備える代わりに、ダミーメモリセルＤＭＣに供給される電位の設定の仕方を工夫している。
図１３は、ＤＲＡＭ１１ｂを示すブロック図である。
図１３に示すように、ＤＲＡＭ１１ｂでは、ダミーメモリセルＤＭＣに与える電位を生成する電源回路と、メモリセルＭＣを駆動する電位を生成する電源回路と、を別にしている。本例では、異なる電位を生成する複数の電源回路のうち、代表して電位ＶＫＫを生成する電源回路のみを示している。
具体的には、ＤＲＡＭ１１ｂでは、ＤＲＡＭ１１ｂの外部に電源回路１３，１４が設けられている。電源回路１３は、電位ＶＫＫをダミーワード線ＤＷＬに供給する。一方、電源回路１４は、電位ＶＫＫをワード線ドライバ１１２に供給している。ワード線ドライバ１１２は、非選択のワード線ＷＬに対して電源回路１４からの電位ＶＫＫを供給する。図示されていないが、ダミーメモリセルＤＭＣに供給される電位ＶＢＢ，ＨＶＤを生成する電源回路、及び、メモリセルＭＣに供給される電位ＶＢＢ，ＨＶＤを生成する電源回路も別にする。ＤＲＡＭ１１ｂのその他の構成については、ＤＲＡＭ１１と同様であるため、その説明を省略する。
このように、ＤＲＡＭ１１ｂでは、ダミーメモリセルＤＭＣに与える電位（ＶＫＫ等）を生成する電源回路と、メモリセルＭＣを駆動する電位（ＶＫＫ等）を生成する電源回路と、が異なる。つまり、電源回路１３により生成された電位ＶＫＫが伝搬する電源配線と、電源回路１４により生成される電位ＶＫＫが伝搬する電源配線と、が接続していない。したがって、ダミーメモリセルＤＭＣのシリンダ形状の下部電極Ｃｌに隣接するメタル配線ＬＸ，ＬＹの電位が変動して、電位ＶＫＫが変動し、ダミーワード線ＤＷＬ０にノイズが発生した場合でも、そのノイズは非選択メモリセルＭＣのワード線ＷＬに伝搬しない。そのため、メモリセルＭＣのデータ保持特性の劣化が抑制される。その結果、ＤＲＡＭ１１ｂは、誤動作を防ぐことができる。また、固定電位が与えられたメタル配線ＬＸ，ＬＹを設ける必要が無くなるため、設計の自由度が向上するとともに、回路規模の増大を抑制することができる。
図１４は、ＤＲＡＭ１１ｂの変形例をＤＲＡＭ１１ｃとして示すブロック図である。
図１４に示すように、ＤＲＡＭ１１ｃでは、ダミーメモリセルＤＭＣに与える電位を生成する電源回路と、メモリセルＭＣに与える電位を生成する電源回路と、は共通だが、電源回路とメモリセルＤＭＣ，ＭＣとを接続する電源配線の分岐点がメモリセルアレイ１１１を駆動する周辺回路の外部に設けられている。
具体的には、ＤＲＡＭ１１ｃでは、ＤＲＡＭ１１ｂの外部に電源回路１３が設けられている。電源回路１３は、電位ＶＫＫをダミーワード線ＤＷＬに供給するとともに、ワード線ドライバ１１２に供給している。ワード線ドライバ１１２は、非選択のワード線ＷＬに対して電源回路１３からの電位ＶＫＫを供給する。ここで、電位ＶＫＫが伝搬する電源配線の分岐点ＳＰは、メモリセルアレイ１１１を駆動する周辺回路（例えば、ワード線ドライバ１１２）の外部に設けられている。図示されていないが、電位ＶＢＢ，ＨＶＤが伝搬する電源配線の分岐点も、それぞれメモリセルアレイ１１１を駆動する周辺回路の外部に設けられる。ＤＲＡＭ１１ｃのその他の構成については、ＤＲＡＭ１１ｂと同様であるため、その説明を省略する。
それにより、ダミーメモリセルＤＭＣのシリンダ形状の下部電極Ｃｌに隣接するメタル配線ＬＸ，ＬＹの電位が変化して、電位ＶＫＫが変動し、ダミーワード線ＤＭＬ０にノイズが発生した場合でも、そのノイズが電源配線を介して非選択メモリセルＭＣのワード線ＷＬに伝搬しにくくなる。そのため、メモリセルＭＣのデータ保持特性の劣化が抑制される。その結果、ＤＲＡＭ１１ｃは、誤動作を防ぐことができる。また、固定電位が与えられたメタル配線ＬＸ，ＬＹを設ける必要が無くなるため、設計の自由度が向上するとともに、回路規模の増大を抑制することができる。
ダミーメモリセルＤＭＣに与える電位を生成する電源回路として、内部の電源回路を用いずに、電源電圧ＶＤＤや接地電圧ＧＮＤ等の外部の電源回路を用いてもよい。外部から供給される電源電圧ＶＤＤや接地電圧ＧＮＤは、メタル配線ＬＸ，ＬＹの電位が変化しても変動しないため、ダミーワード線ＤＭＬから非選択メモリセルＭＣのワード線ＷＬにノイズが伝搬しにくくなる。そのため、メモリセルＭＣのデータ保持特性の劣化が抑制される。
その他の例を図１５及び図１６を用いて説明する。図１５は、ワード線方向に配置された複数のダミーメモリセルＤＭＣの一つの変形例をダミーメモリセルＤＭＣａとして示す回路図である。図１６は、ビット線方向に配置された複数のダミーメモリセルＤＭＣの一つの変形例をダミーメモリセルＤＭＣｂとして示す回路図である。
図１５に示すように、ダミーメモリセルＤＭＣａは、ダミーメモリセルＤＭＣと比較して、さらに記憶ノードＮＤとダミーワード線ＤＷＬと短絡している。また、ダミーワード線ＤＷＬには、非選択状態にするために接地電圧ＧＮＤが供給される。それにより、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが接地電圧ＧＮＤレベルに固定されるため、メタル配線ＬＸ，ＬＹの電位が変化しても、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが変動することはない。そのため、ダミーメモリセルＤＭＣからメモリセルＭＣにノイズが伝搬しにくくなり、その結果、メモリセルＭＣのデータ保持特性の劣化が抑制される。
図１６に示すように、ダミーメモリセルＤＭＣｂは、ダミーメモリセルＤＭＣと比較して、さらに記憶ノードＮＤとダミービット線ＤＢＬとが短絡している。また、ダミービット線ＤＢＬには、電源電圧ＶＤＤ又は接地電圧ＧＮＤが供給される。それにより、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが電源電圧ＶＤＤ又は接地電圧ＧＮＤレベルに固定されるため、メタル配線ＬＸ，ＬＹの電位が変化しても、ダミーメモリセルＤＭＣの記憶ノードＮＤの電位Ｖｎが変動することはない。そのため、ダミーメモリセルＤＭＣからメモリセルＭＣにノイズが伝搬しにくくなり、その結果、メモリセルＭＣのデータ保持特性の劣化が抑制される。
なお、ダミーメモリセルＤＭＣａ，ＤＭＣｂは、メモリセルＭＣとの構造上の違いをできるだけ少なくすることが好ましい。この構造上の違いを許容できるか否かは、製造プロセスの形状安定性への影響度合いによっても変わってくるが、許容できる場合には、回路規模が増大することもなく効果的な手段となり得る。
＜実施の形態４＞
図１７は、ＤＲＡＭ１１を搭載したシステムＬＳＩ（半導体装置）１を示すブロック図である。システムＬＳＩ１は、マクロ化されたＤＲＡＭ１１と、ＤＲＡＭ１１とデータのやり取りを行う内部回路（周辺回路）１２と、を備える。例えば、内部回路１２は、ＤＲＡＭ１１に書き込むための書き込みデータＤｉｎを出力し、ＤＲＡＭ１１から読み出されたデータＤｏｕｔを受け取る。
システムＬＳＩ設計の自動配置配線工程では、マクロ化されたＤＲＡＭ１１を配置後に、その周りに自動設計により論理信号線が自動配置される。マクロ化されたＤＲＡＭ１１内部において、周辺回路とメモリセルアレイ１１１との間に固定電位を与えた信号線を設けたとしても、ＤＲＡＭ１１の外側周辺に接してメモリセルアレイ１１１が設計されていた場合、メモリセルアレイ１１１に隣接して自動配置された内部回路１２の論理信号線によりノイズが発生することが考えられる。そのため、内部回路１２の配置配線を行う場合、メモリセルアレイ１１１の外周辺に沿って配置される信号線に固定電位を与えたり、メモリセルアレイ１１１の外周辺に沿って配置される一対の信号線のそれぞれに相補的な電位を与えたりする。それにより、ＤＲＡＭ１１は、内部に設けられた周辺回路からのノイズの影響を低減することができるのに加えて、外部に設けられた内部回路１２からのノイズの影響を低減することができる。そのため、メモリセルＭＣのデータ保持特性の劣化が抑制される。
なお、システムＬＳＩ設計の自動配置配線工程では、内部回路１２の配置配線を行う場合、メモリセルアレイ１１１の外周辺近傍に信号線を配置しないように制限したり、メモリセルアレイ１１１の外周辺近傍に信号線を配置した場合には配置配線結果としてエラーを出力するようにしてもよい。それにより、複雑かつ多様なシステムＬＳＩにおいても高い信頼性と低コストの半導体製品を開発することが可能となる。
本実施の形態では、システムＬＳＩ１にＤＲＡＭ１１が搭載された場合を例に説明したが、これに限られず、例えば、ＤＲＡＭ１１ｂやＤＲＡＭ１１ｃ等が搭載されてもよい。例えば、ダミーメモリセルＤＭＣを駆動する電位を生成する電源回路と、メモリセルＭＣを駆動する対応する電位を生成する電源回路と、が異なるＤＲＡＭ１１ｂは、マクロ化して用いられることで、どのようなシステムＬＳＩに搭載された場合でも、外部からのノイズの影響を低減して安定した動作を実現することができる。
（特許文献２について）
なお、特許文献２に開示された構成では、メモリセル内の容量素子の下部電極と水平方向に隣接するメタル配線が存在しない。したがって、下部電極と水平方向に隣接するメタル配線からのノイズによりメモリセルのデータ保持特性が劣化するという課題がそもそも生じない。つまり、上記実施の形態に係るＤＲＡＭの構成と、特許文献２に開示された構成と、は全く異なるものである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１ 半導体装置
１１，１１ａ，１１ｂ，１１ｃ ＤＲＡＭ
１２ 内部回路
１３，１４ 電源回路
１１１，１１１ａ メモリセルアレイ
１１２ ワード線ドライバ
１１３ 選択回路
１１４ データ読み出し部
１１５ データ書き込み部
１１６ センスアンプ部
ＢＬ０〜ＢＬｎ，ＢＬ ビット線
Ｃｓ 容量素子
Ｃｌ 下部電極
Ｃｕ 上部電極（セルプレート電極）
ＣＴ１，ＣＴ１０，ＣＴ１１，ＣＴ１２ コンタクト
ＤＢＬ０，ＤＢＬ１，ＤＢＬ ダミービット線
ＤＭＣ，ＤＭＣａ，ＤＭＣｂ ダミーメモリセル
ＤＷＬ０，ＤＷＬ１，ＤＷＬ ダミーワード線
ＭＣ メモリセル
ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２ ＭＯＳトランジスタ
Ｎ１，Ｎ２，ＳＡＰ，ＳＡＮ ノード
ＳＡ センスアンプ
ＳＤＰ，ＳＤＮ ＭＯＳトランジスタ
Ｖ１，Ｖ２ ビア
ＷＬ０〜ＷＬｍ，ＷＬ ワード線

Claims (11)

  1. 行列状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイに隣接する周辺回路と、を備え、
    各メモリセルは、
    基板の主面に対して垂直方向に延在するシリンダ形状の下部電極を有する容量素子と、
    前記容量素子とビット線との間に設けられ、ワード線の電位に基づいてオンオフが制御されるスイッチトランジスタと、を有し、
    前記周辺回路は、
    前記主面に対して平行な水平方向に前記下部電極と隣接し、かつ、相補的な電位が与えられた一対の信号線、を備えた、半導体装置。
  2. 前記信号線は、前記メモリセルアレイの外周辺に沿って配置されている、請求項１に記載の半導体装置。
  3. 前記複数のメモリセルのうち、外周辺に沿って配置された複数のメモリセルは、ダミーメモリセルである、請求項１に記載の半導体装置。
  4. 前記メモリセルアレイは、複数に分割されており、
    複数に分割された前記メモリセルアレイの外周辺沿いに配置された複数の前記信号線のうち、一部の信号線の電位を変化させている場合には、残りの信号線の電位を固定、又は、残りの各信号線対の一方及び他方のそれぞれの電位を相補的に変化させる、請求項１に記載の半導体装置。
  5. 前記一対の信号線の一方及び他方は、前記メモリセルアレイの外周辺の一辺及びそれに対向する辺に沿ってそれぞれ配置されている、請求項１に記載の半導体装置。
  6. 前記周辺回路は、前記メモリセルアレイを駆動する回路であって、
    前記半導体装置は、ＤＲＡＭである、請求項１に記載の半導体装置。
  7. 前記メモリセルアレイを有するＤＲＡＭを備え、
    前記周辺回路は、前記ＤＲＡＭに書き込むデータを出力し、又は、前記ＤＲＡＭから読み出されたデータを受け取る、請求項１に記載の半導体装置。
  8. 行列状に配置された複数のメモリセルと、
    前記複数のメモリセルを取り囲む複数のダミーメモリセルと、を備え、
    各メモリセル及び各ダミーメモリセルは、
    基板の主面に対して垂直方向に延在するシリンダ形状の下部電極を有する容量素子と、
    前記容量素子とビット線との間に設けられ、ワード線の電位に基づいてオンオフが制御されるスイッチトランジスタと、を有し、
    前記ダミーメモリセルを駆動する電位を生成する電源回路は、前記メモリセルを駆動する対応する電位を生成する電源回路と異なり、かつ、電源電圧及び接地電圧の少なくとも何れかを生成する外部の電源回路であって、
    前記ダミーメモリセルを駆動する電位を生成する電源回路は、電源電圧及び接地電圧の何れかを、当該ダミーメモリセルに対して設けられたダミービット線又はダミーワード線に供給する、半導体装置。
  9. 前記ダミーメモリセルの記憶ノードと、前記ダミービット線又は前記ダミーワード線と、を短絡する、請求項８に記載の半導体装置。
  10. 前記複数のメモリセル及び前記複数のダミーメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイを駆動する周辺回路と、を備え、
    前記半導体装置は、ＤＲＡＭである、請求項８に記載の半導体装置。
  11. 前記複数のメモリセル及び前記複数のダミーメモリセルを有するＤＲＡＭと、
    前記ＤＲＡＭに書き込むためのデータを出力し、又は、前記ＤＲＡＭから読み出されたデータが入力される、周辺回路と、を備えた請求項８に記載の半導体装置。
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