KR101231478B1 - 서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지 - Google Patents

서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지 Download PDF

Info

Publication number
KR101231478B1
KR101231478B1 KR1020107021200A KR20107021200A KR101231478B1 KR 101231478 B1 KR101231478 B1 KR 101231478B1 KR 1020107021200 A KR1020107021200 A KR 1020107021200A KR 20107021200 A KR20107021200 A KR 20107021200A KR 101231478 B1 KR101231478 B1 KR 101231478B1
Authority
KR
South Korea
Prior art keywords
digit line
memory
balanced
termination
coupling
Prior art date
Application number
KR1020107021200A
Other languages
English (en)
Other versions
KR20100117128A (ko
Inventor
워너 주엥링
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20100117128A publication Critical patent/KR20100117128A/ko
Application granted granted Critical
Publication of KR101231478B1 publication Critical patent/KR101231478B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

디지트 라인들을 평형 유지하는 방법, 오픈 디지트 라인 아키텍처로 구성된 디지트 라인들을 위한 메모리 어레이, 디바이스, 시스템 및 웨이퍼가 기술된다. 디지트 라인들은, 제1 디지트 라인의 종단부를 평형 기준에 결합하고 제2 디지트 라인의 비종단부를 제1 디지트 라인의 종단부에 결합함으로써 평형 유지된다. 메모리 어레이는 서로 바로 인접해서 배치된 제1 및 제2 디지트 라인들로 구성된다.

Description

서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지{DIGIT LINE EQUILIBRATION USING ACCESS DEVICES AT THE EDGE OF SUB-ARRAYS}
<우선권 주장>
본 출원은 2008년 3월 10일에 출원된, 미국 특허 출원 제12/045,353호의 우선권을 주장한다.
본 발명의 각종 실시예들은 일반적으로 휘발성 메모리 디바이스 분야와 관련된 것이며, 특히, 랜덤 액세스 메모리의 디지트 라인들의 평형 유지에 관한 것이다.
DRAM(dynamic random access memory) 디바이스와 같은 메모리 디바이스는 종래에는 행들 및 열들로 배치된 다수의 메모리 셀들을 포함한다. 메모리 셀들은 서브어레이들로 그룹화된다. 각 메모리 셀은, 전하를 유지할 수 있는 커패시터와, 커패시터 전하에 액세스하기 위한 액세스 트랜지스터를 포함한다. 전하는 데이터 비트라고 하며, 고 전압이거나 또는 저 전압일 수 있다. 데이터는 기입 모드 중에 메모리 셀들에 저장될 수 있거나, 또는, 데이터는 판독 모드 중에 메모리 셀들로부터 검색될 수 있다. 메모리 셀들의 액세스 트랜지스터들은, 비트 또는 디지트 라인들이라고 하는 내부 신호 라인들에 연결된다. 디지트 라인들은, 판독 또는 기입 모드 중에 디지트 라인들과 입력/출력 라인들 사이에서 데이터가 송신되게 하는 스위칭 디바이스들로서 사용되는 입력/출력 트랜지스터들을 통해 입력/출력 라인들에 연결된다.
다수의 센스 증폭기들(sense amplifiers)은 메모리 셀들에 저장된 데이터를 센싱하고 출력을 위해 데이터를 증폭하기 위해 메모리들에 포함된다. 각 센스 증폭기는 메모리 셀에 저장된 전하를 알려진 기준과 비교한다. 센스 증폭기는 종래에는 센싱 동작을 수행하기 위해 두 개의 디지트 라인들과 연결된다. 센싱 동작에서, 두개의 디지트 라인들은, 먼저, 평형 회로(equilibrate circuit)를 사용해서, 통상, 종종 DVC2라고도 하는 공급 전압(supply voltage)(Vcc)의 1/2이지만, 이에 제한되지 않는 기준 전압과 등가가 된다. 그 다음, 디지트 라인들은 반대 전압 레벨들로 구동된다. 즉, 디지트 라인들 중 하나는 Vcc로 구동되고, 다른 하나는 접지로 구동된다. 액세스되고 있는 메모리 셀에 연결된 디지트 라인의 전압은 메모리 셀에 기억된 데이터의 값을 나타낸다.
오픈 디지트 라인 메모리 디바이스에서, 모든 디지트 라인들은 인터리빙된다. 특히, 메모리 셀의 치수에 비해 센스 증폭기의 비교적 큰 치수로 인해, 서브어레이의 하나의 디지트 라인은 서브어레이의 하나의 면 상의 하나의 센스 증폭기에 연결되고, 인접한 디지트 라인은 서브어레이의 다른 면 상의 다른 센스 증폭기에 연결된다. 따라서, 디지트 라인은, 로직 상태들이 프로그래밍되거나 센싱되는 센스 증폭기에 직접 결합되는 종단부(terminated end)를 갖고, 그 센스 증폭기로의 최고 임피던스 경로를 갖는 확장 단부 또는 비종단부(unterminated end)를 갖는다.
서브어레이의 각 면의 센싱 회로가 하나 걸러, 또는 교대로만 디지트 라인들에 액세스되기 때문에, 센스 증폭기들은, 디지트 라인들의 간격 또는 피치의 두 배에 따라 서브어레이의 에지에서 구현될 수 있다. 센스 증폭기들을 구현하는데 필요한 물리적 공간은 통상 서브어레이의 메모리 셀들의 밀도를 제한한다. 따라서, 센스 증폭기들이 메모리 서브어레이의 교대하는 면들 상에서 구현되기 때문에, 인터리빙된 디지트 라인들을 갖는 오픈 디지트 라인 아키텍처(open digit line architecture)는 작은 디지트 라인 피치 사이즈들을 용이하게 한다. 또한, 작은 디지트 라인 피치 사이즈들은, 서브어레이를 통해 대량의 부착된 메모리 셀들 및 디지트 라인의 비교적 큰 물리적 길이를 야기하는 고밀도 서브어레이들을 허용한다.
메모리 셀들로부터 로직 값들을 센싱하기 위한 디지트 라인들을 준비하기 위해, 평형 회로들이 디지트 라인들을 전기적으로 밸런싱(balance)하기 위해 형성되었다. 종래의 평형 회로들은 센스 증폭기의 일부분으로서 설계되었고, 센스 증폭기와 연관된 큰 피처 사이즈들에 따라 설계되었다. 평형 회로의 이러한 큰 피처 사이즈들은 메모리 어레이 및 연관된 회로의 사이즈를 더 감소시키고자 하는 시도의 관점에서 볼 때 바람직하지 않다.
본 명세서를 읽고 이해함에 따라 당업자들에게 명백해질 상술된 이유들 및 후술되는 다른 이유들로 인해, 본 기술 분야에서는 인터리빙된 디지트 라인들의 피치에 영향을 주지 않는 개선된 평형 회로에 대한 필요가 존재한다.
도 1은, 본 발명의 각종 실시예들에 따른, 복수의 메모리 서브어레이들을 포함하는 메모리 디바이스의 오픈 디지트 라인 아키텍처의 일부의 블록도이다.
도 2는, 본 발명의 각종 실시예들에 따른, 평형 및 격리 회로를 도시한다.
도 3은, 본 발명의 각종 실시예들에 따른, 메모리 서브어레이의 일부의 평형 회로를 도시한다.
도 4는, 본 발명의 각종 실시예들에 따른, 도 3의 평형 회로의 물리적 레이아웃을 도시한다.
도 5는, 본 발명의 각종 실시예들에 따른, 메모리 서브어레이의 일부의 다른 평형 회로를 도시한다.
도 6은, 본 발명의 각종 실시예들에 따른, 도 5의 평형 회로의 물리적 레이아웃을 도시한다.
도 7은, 본 발명의 각종 실시예들에 따른, 메모리 서브어레이의 일부의 또 다른 평형 회로를 도시한다.
도 8은, 본 발명의 각종 실시예들에 따른, 도 7의 평형 회로의 물리적 레이아웃을 도시한다.
도 9는, 본 발명의 각종 실시예들에 따른 메모리 디바이스의 블록도이다.
도 10은, 본 발명의 각종 실시예들에 따른 전자 시스템의 블록도이다.
도 11은, 본 발명의 각종 실시예들에 따른, 본 명세서에 기술된 하나 이상의 평형 회로들을 통합하는 집적 회로 다이를 포함하는 반도체 웨이퍼의 도면이다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하며, 본 발명이 실시될 수 있는 특정 실시예들을 예시로써 도시하는 첨부 도면들에 대해 참조가 이루어진다. 이러한 실시예들은 당업자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술되며, 다른 실시예들이 구현될 수 있다는 것과, 본 발명의 원리 및 범위를 벗어나지 않고 구조적, 논리적 및 전기적인 변경들이 이루어질 수 있다는 것은 당연하다.
디지트 라인들의 평형을 유지하는 방법, 동일한 디지트 라인들을 포함하는 메모리 어레이, 디바이스, 시스템 및 웨이퍼가 기술된다. 본 발명의 일 실시예에서, 메모리 디바이스의 디지트 라인들은, 제1 디지트 라인의 종단부를 평형 기준에 결합하고, 적어도 부분적으로 동시에 그와 함께, 제2 디지트 라인의 비종단부를 제1 디지트 라인의 종단부에 결합함으로써 평형 유지된다. 메모리 어레이는 서로 바로 인접해서 배치된 제1 및 제2 디지트 라인들을 갖는 오픈 디지트 라인 배열로 구성된다.
도 1은, 본 발명의 각종 실시예들에 따른 메모리 어레이(100)의 일부의 도면이다. 메모리 어레이(100)는 서브어레이 A(120) 및 서브어레이 B(130)를 포함하는 복수의 서브어레이들, 복수의 센스 증폭기들(SA)(102, 104, 106)을 포함하고, 메모리 어레이는 오픈 디지트 라인 아키텍처에 따라 구성된다. 일례로서, 메모리 셀은 각 행 및 열 교차점에 위치하고, 동일한 열의 메모리 셀들은 동일한 디지트 라인, DIGIT A 또는 DIGIT B에 연결된다. 동일한 행의 메모리 셀들은 동일한 행 라인 또는 워드 라인, WL에 연결된다. 즉, 디지트 라인들은 인터리빙되어, 활성화된 워드 라인 WL이 각 디지트 라인의 메모리 셀에 액세스할 것이다.
센스 증폭기들(104) 각각은 하나의 면 상의 제1 디지트 라인(140), 예를 들어, DIGIT A에 연결되고, 반대 면 상의 제2 디지트 라인(142), 예를 들어, DIGIT B에 연결된다. 제1 디지트 라인 A(140)는, 서브어레이 A(120)에서, 디지트 라인과 워드 라인, WL의 각 교차점에서 점들로 표시된 복수의 메모리 셀들(141)에 연결된다. 제2 디지트 라인 B(142)는 또한, 서브어레이 A(120)의 것들과 유사한 서브어레이 B(130)의 복수의 메모리 셀들(143)에 연결된다. 디지트 라인들 A(140)은 서브어레이 A(120)의 디지트 라인들(138)로 인터리빙되고, 디지트 라인들 B(142)은 서브어레이 B(130)의 디지트 라인들(144)과 인터리빙된다.
본 발명의 다른 실시예에서, 메모리 어레이가 기술되며, 오픈 디지트 라인 아키텍처로 구성된 메모리 서브어레이를 포함한다. 메모리 어레이는 메모리 서브어레이의 복수의 디지트 라인들을 평형 유지하도록 구성된 평형 회로를 더 포함한다. 또한, 평형 회로는 디지트 라인 피치 보다 작게 구성된 패스 트랜지스터들(pass transistors)을 포함한다.
도 2는, 본 발명의 각종 실시예들에 따른, 메모리 서브어레이를 센스 증폭기와 결합하기 위한 평형 및 격리 회로를 도시한다. 센스 증폭기(104)는 제1 메모리 서브어레이 A(120) 및 제2 메모리 서브어레이 B(130)를 센싱할 수 있으며, 각 메모리 서브어레이는 복수의 메모리 셀들을 포함한다. 센스 증폭기(104)는, 각각, 상보(complementary) 디지트 라인들(140)의 쌍을 통해 선택된 서브어레이 A(120) 또는 서브어레이 B(130)의 선택된 메모리 셀, 또는 상보 디지트 라인들(142)의 쌍을 통해, 선택된 서브어레이 B(130)의 선택된 메모리 셀의 전압 레벨을 센싱한다. 서브어레이 A(120) 또는 서브어레이 B(130) 중 하나가, 각각, 메모리 서브어레이 A(120) 또는 메모리 서브어레이 B(130)의 메모리 셀에 대응하는 워드 라인(108 또는 109)에의 신호의 인가, 및 각각, 트랜지스터들(114, 115, 116, 117)에 대한 ISOA 및 ISOB로의 신호의 인가에 의해 선택된다. 따라서, ISOA가 인에이블되어 로직 하이 값으로 구동될 때, 트랜지스터들(114, 115)이 전도성이 되어, 즉, 턴 온되어, 서브어레이 A(120)를 센스 증폭기(104)에 연결한다. ISOB가 인에이블되어 로직 하이 값으로 구동될 때, 트랜지스터들(116, 117)이 턴 온되어, 서브어레이 B(130)를 센스 증폭기(104)에 연결한다.
평형 회로들(122, 132)이 디지트 라인들을 프리차지하기 위해 제공된다. 편의상, 센스 증폭기(104)의 메모리 서브어레이 A(120) 측에서의 평형 회로(122)의 동작이 이제 기술되며, 트랜지스터들(133-136)을 포함하는 평형 회로(132)는 센스 증폭기(104)의 메모리 서브어레이 B(130) 측에 대해서 동일하게 동작함을 알 것이다.
평형 회로(122)는, 디지트 라인(140)에 결합된 제1 소스/드레인 영역, 상보 디지트 라인(140)에 결합된 제2 소스/드레인 영역, 및 EQA로 명명된 평형 신호를 수신하도록 결합된 게이트를 갖는 트랜지스터(123)를 포함한다. 평형 회로(122)는 트랜지스터들(124, 125, 126)을 더 포함한다. 트랜지스터(124)는, 디지트 라인(140)에 결합된 제1 소스/드레인 영역, 평형 신호 EQA를 수신하도록 결합된 게이트, 및 트랜지스터(126)의 제1 소스/드레인 영역에 결합된 제2 소스/드레인 영역을 포함한다. 트랜지스터(125)는, 상보 디지트 라인(140)에 결합된 제1 소스/드레인 영역, 평형 신호 EQA를 수신하도록 결합된 게이트, 및 트랜지스터(126)의 제1 소스/드레인 영역에 결합된 제2 소스/드레인 영역을 포함한다. 트랜지스터(126)는, 통상 Vcc/2인 평형 전압 DVC2에 결합된 제2 소스/드레인 영역, 및 통상 Vcc 보다 대략 1 내지 2 볼트 높은 펌핑된 Vcc 전압, VCCP에 연결된 게이트를 갖는다. 트랜지스터(126)의 게이트에의 VCCP의 인가는, 트랜지스터(126)로 하여금 평형 전압을 트랜지스터(124, 125)에 공급하게 한다. EQA 신호가 하이 로직 레벨일 때, 트랜지스터들(124, 125)은 평형 전압을 디지트 라인들(140)에 인가하고, 트랜지스터(123)는 라인들을 단락해서, 양 라인들이 DVC2라고도 하는 전압 Vcc/2로 평형 유지된다.
판독 동작 중에, 디지트 라인(140)은 판독 메모리 셀에 저장된 전하에 따라 Vcc 또는 GND로 될 것이다. 센스 증폭기(104)는 디지트 라인들(140)에 걸쳐 차동 전압을 센싱하는데, 이는 액세스된 메모리 셀에 저장된 전하를 나타내고, Vcc까지 높은 전압을 포함하는 디지트 라인들(140) 중 하나를 구동하고 GND까지 낮은 전압을 포함하는 디지트 라인들(140) 중 다른 하나를 구동한다. 이러한 각각의 전압들, Vcc 및 GND는 또한 I/O, I/O* 라인들(118)에 제공된다.
본 기술 분야에 공지된 센스 증폭기 레이아웃들에 따라, 각각의 센스 증폭기들의 평형 회로들은 종래에는, 메모리 디바이스 레이아웃의 센스 증폭기 회로 블록들 내에 위치한다. 이러한 구성에서, 평형 트랜지스터들(123, 124, 125)은 훨씬 큰 회로 면적을 야기하는 큰 피처 사이즈의 센스 증폭기들을 사용해서 제조된다. 그러나, 본 발명의 각종 실시예에 따르면, 센스 증폭기들의 평형 회로들은 센스 증폭기 블록들 내에 위치하지 않으며, 대신, 메모리 서브어레이 블록들 내에 또는 그 연장선에 위치한다. 특히, 본 발명의 각종 실시예들은, 메모리 서브어레이의 에지에서 워드 라인을 따라 최종 메모리 셀 후에 평형 회로를 형성한다. 또한, 본 발명의 각종 실시예들은, 종래 기술의 평형 회로들이 센스 증폭기들과 연관된 디바이스들의 레이아웃 치수들 및 규칙들에 따라 센스 증폭기들 내에 또는 근처에 형성되는 바와 대조적으로, 메모리 서브어레이의 일반적으로 더 작은 레이아웃 치수들에 따라 평형 회로가 형성되게 할 수 있다. 센스 증폭기 설계 가이드라인들에 따라 평형 회로들을 형성하면, 불필요하게 부피가 큰 설계가 야기되며, 평형 회로가 메모리 서브어레이를 통과하는 디지트 라인의 일부와 훨씬 더 멀리 배치되게 한다.
도 3은, 본 발명의 각종 실시예에 따른, 메모리 서브어레이의 일부의 평형 회로의 회로도를 도시한다. 메모리 서브어레이(150)의 일부는 인터리빙된 디지트 라인들을 포함하는 오픈 디지트 라인 아키텍처로 도시된다. 도 3에서, 복수의 메모리 셀들(152)은 워드 라인 WL1(156)을 따라 배치되고, 복수의 메모리 셀들(154)은 또한 워드 라인 WL0(158)을 따라 배치된다. 디지트 라인들 DL1-DL5(160-168)은 메모리 서브어레이를 통해 인터리빙된다. 특히, 메모리 셀들(154)은 센스 증폭기들(180)에 연결되는 디지트 라인 DL1(160), 디지트 라인 DL3(164), 디지트 라인 DL5(168)을 따르는 초기 메모리 셀들이다. 메모리 셀들(154)은 메모리 서브어레이의 반대 면에 위치한 센스 증폭기들(도시되지 않음)에 연결된 디지트 라인 DL2(162) 및 디지트 라인 DL4(166)를 따르는 최종 또는 단말 메모리 셀들을 나타낸다.
기술된 바와 같이, 메모리 서브어레이의 판독 동작 전에, 디지트 라인들 DL1-DL5(160-168)은 메모리 디바이스들의 서브어레이의 메모리 셀들의 로직 상태를 센싱하기 전에 디지트 라인들로부터의 바람직하지 않은 전기 전하를 제거하도록 평형 유지되어야만 한다. 본 실시예는 센스 증폭기의 레이아웃 표준과 대립되는 것으로서 서브어레이의 레이아웃 표준 및 프로세스에 따라 메모리 서브어레이의 에지에 형성된 평형 회로를 사용한다. 따라서, 평형 회로(182)는, 메모리 서브어레이의 일부분으로서 형성된 메모리 서브어레이(150)의 에지에서 형성된 평형 패스 트랜지스터(174)를 포함한다. 일례로서, 평형 패스 트랜지스터(174)는, 평형 신호(170)에 의해 활성화될 때 디지트 라인 DL1(160)을 평형 기준(172)(DVC2)에 연결한다. 도 3은, 디지트 라인 DL3(164)을 평형 유지하기 위해 유사하게 연결된 패스 트랜지스터(176) 및, 디지트 라인 DL5(168)를 평형 유지하기 위한 패스 트랜지스터(178)를 더 도시한다. 메모리 서브어레이가 오픈 디지트 라인 아키텍처에 따라 구성되기에, 디지트 라인 DL2(162) 및 디지트 라인 DL4(166)은 메모리 서브어레이의 반대 면에 유사하게 구성된 평형 회로(도시되지 않음)의 다른 일부에 의해 평형 유지됨을 주지해야만 한다.
도 4는, 본 발명의 하나 이상의 실시예들에 따른, 도 3에 도시된 회로의 메모리 셀들의 서브어레이의 에지의 물리적 레이아웃을 도시한다. 본 발명은 어레이 내에서 그리고 메모리 셀 서브어레이(150)의 에지에서의 메모리 셀들(154)의 최종 행에 인접해서 평형 회로들을 재배치함으로써, 본 기술 분야에 공지된 종래의 DRAM 레이아웃들로부터 시작된다. 평형 트랜지스터들을 위한 평형 신호(170)는 메모리 서브어레이의 워드 라인들 WL에 인접하며, 평형 신호(170)는 다음의 인접한 워드 라인 WL의 프로세스 단계들 및 치수들에 따라 형성되도록 구성된다. 또한, 도 4의 물리적 레이아웃은 싱글 디지트 라인 피치만큼 떨어져 있는 디지트 라인 DL1(160) 및 디지트 라인 DL3(164)을 도시한다.
도 4에 도시된 바와 같이, 메모리 셀들(152, 154)의 블록(200)은 하나 이상의 공지된 방법들에 따라 기판에 형성되는데, 그 비제한 일례(nonlimiting examples)는 본 발명의 양수인에게 양도된 "Vertical Gated Access Transistor"라는 제목의 2006년 3월 2일에 출원된, 미국 특허 출원 제11/366,212호, 및 본 발명의 양수인에게 동일하게 양도된 "Non-Planar Transistor and Techniques for Fabricating the Same"이라는 제목의 2006년 5월 12일에 출원된, 미국 특허 출원 제11/433,533호에 기술되어 있다. 일례로서, 그리고 제한이 아닌, 평형 회로의 단일 메모리 셀 및 대응 부는 각 메모리 셀 및 각 디지트 라인과 유사한 구성으로 기술된다. 기술되는 바와 같이, 메모리 서브어레이는, 디지트 라인들이 인터리빙되는 오픈 디지트 라인 아키텍처로 구성된다. 따라서, 평형 회로의 일부는 메모리 서브어레이의 하나의 에지에 대해서 설명되지만, 대칭 부분이 또한 인터리빙된 디지트 라인들의 다른 부분을 평형 유지하기 위해 메모리 서브어레이의 반대 에지(도시되지 않음)에 구현된다.
설명되는 바와 같이, 메모리 셀(152)은 접촉부(206)("X"로 표시됨)를 통해 디지트 라인 DL1(160)에 결합되도록 구성된 수직 기둥(vertical pillar)(204) 사이에 형성된 패스 트랜지스터(202)를 포함한다. 패스 트랜지스터(202)는 또한 접촉부(210)(커패시터(212)에 대해 "○"로 표시됨)를 통해 결합되도록 구성된 다른 수직 기둥(208)을 포함하도록 형성된다. 패스 트랜지스터(202)는, 활성화될 때, 커패시터(212)(도 3)를 디지트 라인 DL1(160)에 연결하는 워드 라인 WL1(156)에 의해 제어된다.
기술된 바와 같이, 디지트 라인들은 하나의 로직 상태의 판독을 다른 로직 상태에 대하여 선호하는 바이어스를 갖지 않는 중립 기준(neutral reference)으로 평형 유지되어야만 한다. 평형 회로(182)는 평형 패스 트랜지스터들(174, 176)을 활성화하기 위해 평형 신호(170)에 응답한다. 도 3 및 도 4를 참조해서 기술된 실시예에 따라, 평형 패스 트랜지스터(174)는 메모리 서브어레이의 디지트 라인 피치(피처의 폭 더하기 다음 반복 피처까지의 공간)의 1/2에 형성된 수직으로 게이팅된 패스 트랜지스터로서 구성된다. 기술된 바와 같이, 종래의 평형 회로는 본 발명의 각종 실시예의 평형 회로의 평형 패스 트랜지스터들의 1/2 피치 보다 훨씬 더 큰 치수로 설계된 센스 증폭기들의 설계 파라미터들에 따라 형성되었다.
평형 패스 트랜지스터(174)는 또한 메모리 셀의 패스 트랜지스터의 형성 프로세스들에 따라 형성되지만, 평형 패스 트랜지스터는 메모리 서브어레이의 제조 중에 실행되는 바와 유사한 프로세싱 단계들을 유지하면서 롱 트랜지스터(long transistor)로서 형성된다. 평형 패스 트랜지스터(174)는, 평형 신호(170)가 어써팅될(asserted) 때, 디지트 라인 DL1(160)을 평형 기준(172)(DCV2)에 결합한다. 평형 패스 트랜지스터(174)는 접촉부(226)("X"로 표시됨)를 통해 디지트 라인 DL1(160)에 결합되도록 구성된 수직 기둥(224) 사이에 형성된다. 평형 패스 트랜지스터(174)는 제조 편의상 접촉부(230)("X"로 표시됨)를 통해 디지트 라인 층의 격리부(232)에 결합되도록 구성된 다른 수직 기둥(228)을 포함하도록 더 형성된다. 큰 "X"로 표시된 후속 접촉부(234)는 계속해서 평형 신호(170)가 어써팅될 때, 평형 패스 트랜지스터(174)를 평형 기준(172)(DCV2)에 접촉시킨다.
도 5는, 본 발명의 각종 다른 실시예들에 따른, 메모리 서브어레이의 일부의 평형 회로의 회로도를 도시한다. 메모리 서브어레이(150)의 일부는 인터리빙된 디지트 라인들을 포함하는 오픈 디지트 라인 아키텍처로 도시된다. 본 실시예에서, 센스 증폭기의 레이아웃 표준과 대립되는 것으로서 서브어레이의 레이아웃 표준에 따라 메모리 서브어레이의 에지에 평형 회로가 형성된다. 따라서, 평형 부스팅 회로(282)는, 메모리 서브어레이(150)의 에지에 형성된 평형 부스팅 패스 트랜지스터(274)를 포함하고, 메모리 서브어레이의 일부분으로서 더 형성된다. 일례로서, 평형 부스팅 패스 트랜지스터(274)는, 평형 부스팅 신호(270)에 의해 활성화될 때 디지트 라인 DL1(160)을 디지트 라인 DL2(162)에 연결한다. 일 실시예에서, 평형 부스팅 신호(270)는 활성화되어 평형 신호(170)의 듀티 사이클에 매치된다. 본 발명의 다른 실시예에서, 평형 부스팅 신호(270)는 평형 신호(170)의 활성화의 일부분 중에 활성화되어, 평형 프로세스 중에 디지트 라인의 저항을 감소시킴으로써 평형 부스트를 평형 회로(350)에 제공한다. 디지트 라인 DL2(162)과의 연결을 위해, 디지트 라인 DL2(162)은 센스 증폭기에 연결된 디지트 라인 단부와 반대인 확장된 단부에 디지트 라인 DL의 확장부(290)를 포함하도록 형성된다.
평형 부스팅 회로(282)는 평형 회로에 매우 가까운 인접한 디지트 라인과의 평형 중에 디지트 라인의 확장된 단부 또는 비종단부를 결합시킴으로써 평형 속도를 강화한다. 평형 부스팅 회로(282)는 평형 회로에 물리적으로 가까이에 인접한 디지트 라인과 디지트 라인의 확장된 단부 또는 비종단부를 연결함으로써 디지트 라인의 양 단부들로부터 디지트 라인의 전하가 평형유지되게 한다. 양 단부들로부터의 디지트 라인의 평형 유지는, 디지트 라인을 충전 또는 방전하기 위한 다수의 전류 경로들을 제공할 뿐만 아니라 디지트 라인을 따라 낮은 저항을 제공한다. 일 실시예에서, 평형 부스팅 회로(282)에 의해 사용된 평형 회로는 센스 증폭기들(180) 내에 위치한다. 다른 실시예에서, 평형 부스팅 회로(282)는 도 3 및 도 4와 관련해서 기술된 평형 회로(182)를 사용한다.
도 6은, 본 발명의 하나 이상의 실시예들에 따른, 도 5에 도시된 회로의 메모리 셀들의 서브어레이의 에지의 물리적 레이아웃을 도시한다. 평형 회로(282)는 평형 부스팅 패스 트랜지스터들(274, 276)을 활성화하기 위한 평형 부스팅 신호(270)를 포함한다. 도 6을 참조해서 기술된 실시예에 따라, 평형 부스팅 패스 트랜지스터(274)는 메모리 서브어레이의 디지트 라인 피치(피처의 폭 더하기 다음 반복 피처까지의 공간)의 1/2에 형성된 수직으로 게이팅된 패스 트랜지스터로서 구성된다. 기술된 바와 같이, 종래의 평형 회로는 본 발명의 각종 실시예의 평형 회로의 평형 패스 트랜지스터들의 1/2 피치 보다 훨씬 더 큰 치수로 설계된 센스 증폭기들의 설계 파라미터들에 따라 형성되었다.
평형 부스팅 패스 트랜지스터(274)는 또한 메모리 셀 패스 트랜지스터와 같이 수직 트랜지스터로서 형성되지만, 평형 패스 트랜지스터는 메모리 서브어레이의 제조 중에 사용되는 바와 유사한 설계 치수들을 유지하며 롱 트랜지스터로서 형성된다. 평형 부스팅 패스 트랜지스터(274)는, 평형 부스팅 신호(270)가 어써팅될 때, 디지트 라인 DL1(160)을 디지트 라인 DL2(162)에 결합한다. 평형 부스팅 패스 트랜지스터(274)는 접촉부(326)("X"로 표시됨)를 통해 디지트 라인 DL1(160)에 결합되도록 구성된 수직 기둥(324) 사이에 형성된다. 평형 부스팅 패스 트랜지스터(274)는 또한 접촉부(330)("X"로 표시됨)를 통해 디지트 라인 DL2(162)의 확장부(290)에 결합되도록 구성된 다른 수직 기둥(328)을 포함하도록 형성된다.
기술된 바와 같이, 평형 회로는 센스 증폭기의 평형 회로에 좌우되는 대신 평형 회로(182)로서 구현될 수도 있다. 따라서, 다른 실시예에서, 평형 회로(350)는 평형 회로(182) 및 평형 부스팅 회로(282)의 조합을 포함할 수도 있다.
도 7은, 본 발명의 각종 다른 실시예들에 따른, 메모리 서브어레이의 일부의 평형 회로의 회로도를 도시한다. 메모리 서브어레이(150)의 일부가 도시되며 후술되는 바와 같이 구현된다. 일 실시예에서, 평형 회로는 센스 증폭기의 레이아웃 표준과 대립되는 것으로서 서브어레이의 레이아웃 표준에 따라 메모리 서브어레이의 에지에서 형성된다. 따라서, 평형 회로(450)는 평형 회로(350)(도 5 및 6)를 포함하고, 메모리 서브어레이(150)의 에지에 형성된 평형 부스팅 패스 트랜지스터(374)를 포함하는 평형 부스팅 회로(382)를 더 포함하고, 메모리 서브어레이의 일부분으로서 형성된다. 일례로서, 평형 부스팅 패스 트랜지스터(374)는, 평형 부스팅 신호(370)에 의해 활성화될 때 디지트 라인 DL2(162)를 디지트 라인 DL3(164)에 연결한다. 일 실시예에서, 평형 부스팅 신호(370)는 활성화되어 평형 신호(170)의 듀티 사이클에 매치되고 부스팅 신호(270)를 평형 유지한다. 본 발명의 다른 실시예에서, 평형 부스팅 신호(370)는 평형 신호(170) 및 평형 부스팅 신호(270)의 활성화의 일부분 중에 활성화되어, 평형 프로세스 중에 디지트 라인의 저항을 감소시킴으로써 평형 부스트를 평형 회로(450)에 제공한다. 디지트 라인 DL2(162)의 확장된 단부와의 연결을 형성하기 위해, 디지트 라인 DL2(162)은 그들의 확장된 단부에서 디지트 라인 DL의 확장부(390)를 포함하도록 형성된다. 본 실시예에서, 추가 평형 부스팅 회로(382)는 평형 부스팅 회로(282)로부터 하나의 디지트 라인 만큼 오프셋된다. 평형 부스팅 회로들의 이러한 오프셋은 패스 게이트들의 네트워크의 형성을 가능케 하여, 본질적으로 모든 디지트 라인들 DL1-DL5을 함께 단락해서, 모든 디지트 라인들 DL에 걸쳐 공통 평형 기준 전압을 야기한다.
평형 부스팅 회로(382)는 평형 회로 매우 가까이에 인접한 디지트 라인과의 평형 중에 디지트 라인의 확장된 단부 또는 비종단부를 결합시킴으로써 평형 속도를 강화한다. 평형 부스팅 회로(382)는 평형 회로에 물리적으로 가까운 인접한 디지트 라인과 디지트 라인의 확장된 단부 또는 비종단부를 연결함으로써 디지트 라인의 양 단부들로부터 디지트 라인의 전하가 평형유지되게 한다. 양 단부들로부터의 디지트 라인의 평형 유지는, 디지트 라인을 충전 또는 방전하기 위한 다수의 전류 경로들을 제공할 뿐만 아니라 디지트 라인을 따라 낮은 저항을 제공해서 평형 시간이 빨라진다. 일 실시예에서, 평형 부스팅 회로(382)에 의해 사용된 평형 회로는 센스 증폭기들(180) 내에 위치한다. 다른 실시예에서, 평형 부스팅 회로(382)는 도 3 및 도 4와 관련해서 기술된 메모리 서브어레이의 에지에 있는 평형 회로(182)를 사용한다.
도 8은, 본 발명의 하나 이상의 실시예들에 따른, 도 7에 도시된 회로의 메모리 셀들의 서브어레이의 에지의 물리적 레이아웃을 도시한다. 평형 회로(382)는 평형 부스팅 패스 트랜지스터들(374, 376)을 활성화하기 위한 평형 부스팅 신호(370)를 포함한다. 도 8을 참조해서 기술된 실시예에 따르면, 평형 부스팅 패스 트랜지스터(374)는 메모리 서브어레이의 디지트 라인 피치(피처의 폭 더하기 다음 반복 피처까지의 스페이스)의 1/2에 형성된 수직으로 게이팅된 패스 트랜지스터로서 구성된다. 기술된 바와 같이, 종래의 평형 회로는 본 발명의 각종 실시예의 평형 회로의 평형 패스 트랜지스터들의 1/2 피치 보다 훨씬 더 큰 치수로 설계된 센스 증폭기들의 설계 파라미터들에 따라 형성되었다.
평형 부스팅 패스 트랜지스터(374)는 또한 메모리 셀 패스 트랜지스터와 같이 수직 트랜지스터로서 형성되지만, 평형 패스 트랜지스터는 메모리 서브어레이의 제조 중에 실행되는 바와 유사한 프로세싱 단계들을 유지하며 롱 트랜지스터로서 형성된다. 평형 부스팅 패스 트랜지스터(374)는, 평형 신호(370)가 어써팅될 때, 디지트 라인 DL2(162)를 디지트 라인 DL3(164)에 결합한다. 평형 부스팅 패스 트랜지스터(374)는 접촉부(426)("X"로 표시됨)를 통해 디지트 라인 DL2(162)에 대한 확장부(390)에 결합되도록 구성된 수직 기둥(424) 사이에 형성된다. 평형 부스팅 패스 트랜지스터(374)는 디지트 라인 DL3(164)의 접촉부(430)("X"로 표시됨)를 통해 결합되도록 구성된 다른 수직 기둥(428)을 포함하도록 더 형성된다.
기술된 바와 같이, 평형 회로(450)는 센스 증폭기의 평형 회로에 좌우되는 대신 평형 회로(182)를 사용해서 구현될 수도 있다. 따라서, 다른 실시예에서, 평형 회로(450)는 평형 회로(182), 평형 부스팅 회로(282), 및 평형 부스팅 회로(282)의 조합을 포함할 수도 있다.
본 발명의 또 다른 실시예에서, 메모리 디바이스가 기술된다. 메모리 디바이스는 오픈 디지트 라인 아키텍처로 구성된 메모리 어레이를 포함한다. 메모리 디바이스는 또한 제1 디지트 라인의 종단부를 평형 기준에 결합하도록 구성된 평형 패스 트랜지스터를 포함하는 평형 회로, 및 제2 디지트 라인의 비종단부를 제1 디지트 라인의 종단부에 결합하도록 구성된 제1 평형 부스팅 패스 트랜지스터를 포함하는 평형 부스팅 회로를 더 포함하며, 제1 및 제2 디지트 라인들은 서로 바로 인접해서 배치된다.
도 9는, 본 발명의 일 실시예에 따른 메모리 디바이스의 블록도이다. DRAM 메모리 디바이스(400)는 판독, 기입, 소거를 제어하고 다른 메모리 동작들을 수행하는 제어 로직 회로(420)를 포함한다. 열 어드레스 버퍼(424) 및 행 어드레스 버퍼(428)는 메모리 어드레스 요청을 수신하도록 구성된다. 리프레시 제어기/카운터(refresh controller/counter)(426)는 행 어드레스 버퍼(428)에 결합되어 메모리 어레이(422)의 리프레시를 제어한다. 행 디코드 회로(430)는 행 어드레스 버퍼(428)와 메모리 어레이(422) 사이에서 결합된다. 메모리 어레이(422)는, 본 발명의 각종 실시예에 따라, 메모리 서브어레이(452) 및 평형 회로(460)를 포함한다. 열 디코드 회로(432)는 열 어드레스 버퍼(424)에 결합된다. 센스 증폭기들-I/O 게이팅 회로(434)는 열 디코드 회로(432)와 메모리 어레이(422) 사이에서 결합된다. DRAM 메모리 디바이스(400)는 또한 출력 버퍼(436)와 입력 버퍼(438)를 갖는 것으로 도시된다. 외부 프로세서는 외부 명령들을 제공하도록 DRAM 메모리 디바이스(400)의 제어 로직 회로(420)에 결합될 수 있다.
본 발명의 다른 실시예는 전자 시스템을 기술한다. 전자 시스템은 프로세서 및 프로세서에 동작가능하게 결합된 메모리 디바이스를 포함한다. 메모리 디바이스는 오픈 디지트 라인 아키텍처로 구성된 메모리 서브어레이와 평형 회로를 포함한다. 평형 회로는 제1 디지트 라인의 종단부를 평형 기준에 결합하도록 구성된 평형 패스 트랜지스터를 포함한다. 평형 회로는 제2 디지트 라인의 비종단부를 제1 디지트 라인의 종단부에 결합하도록 구성된 제1 평형 부스팅 패스 트랜지스터를 포함하는 평형 부스팅 회로를 더 포함한다. 추가적으로, 제1 및 제2 디지트 라인들은 서로 바로 인접해서 배치된다.
도 10은, 본 발명의 일 실시예에 따른 전자 시스템의 블록도이다. 전자 시스템(500)은, 모두 프로세서 디바이스(576)에 결합된, 입력 디바이스(572), 출력 디바이스(574), 및 메모리 디바이스(400)를 포함한다. 메모리 디바이스(400)는 본 명세서에 기술된 하나 이상의 각종 실시예들에 따라 적어도 하나의 메모리 서브어레이와 평형 회로를 통합한다.
또 다른 실시예는 오픈 디지트 라인 아키텍처로 구성된 적어도 하나의 메모리 어레이를 포함하는 반도체 웨이퍼를 기술한다. 메모리 어레이는 평형 프로세스 중에 평형 기준에 결합된 제1 디지트 라인을 제2 디지트 라인의 비종단부와 평형 유지하도록 구성된 평형 회로를 포함한다.
도 11은, 본 발명의 다른 실시예에 따른, 하나 이상의 이전 실시예들의 메모리 어레이와 커패시터가 없는 메모리 셀들(capacitor-less memory cells)을 통합하는 집적 회로 다이(integrated circuit die)를 포함하는 반도체 웨이퍼의 도면이다. 도 11에 도시된 바와 같이, 반도체 웨이퍼(600)는, 본 명세서에 기술된 하나 이상의 커패시터가 없는 메모리 셀들을 통합하는 아직 커팅되지 않은 집적 회로 다이(440)를 포함한다.
상술된 프로세스들 및 디바이스들은 본 발명의 실시예들에 따라 사용 및 생산될 수 있는 다수의 방법들 및 디바이스들 중에서의 일부의 방법들 및 디바이스들의 실시예들을 설명한다. 상기 설명 및 도면들은 본 발명의 주요한 특징들 및 장점들을 제공하는 실시예들을 설명한다. 그러나, 본 발명이 상술되고 설명된 실시예들에 엄격하게 제한된다는 것이 의도되는 것은 아니다.
본 발명이 특정 실시예들을 참조해서 도시되고 기술되었지만, 본 명세서에 특별히 기술되거나 도시되지 않더라도, 당업자에게 명백한 다양한 추가, 삭제 및 변형이 이하의 청구항들에 의해 완수되는 본 발명의 범위 내에 속한다고 간주된다.

Claims (27)

  1. 오픈 디지트 라인 아키텍처(open digit line architecture)로 구성된 메모리 디바이스에서 디지트 라인들을 평형 유지하는 방법으로서,
    메모리 서브어레이의 제1 디지트 라인의 종단부(terminated end)를 평형 기준(equilibration reference)에 결합하는 단계; 및
    상기 메모리 서브어레이의 제2 디지트 라인의 비종단부(unterminated end)를 상기 제1 디지트 라인의 상기 종단부에 결합하는 단계 - 상기 제1 디지트 라인의 상기 종단부를 상기 평형 기준에 결합하는 단계 및 상기 제2 디지트 라인의 상기 비종단부를 상기 제1 디지트 라인의 상기 종단부에 결합하는 단계는 서로 적어도 부분적으로 동시에 발생함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 디지트 라인의 상기 종단부를 상기 평형 기준에 결합하는 단계와 적어도 부분적으로 동시에 상기 메모리 서브어레이의 상기 제1 디지트 라인의 비종단부로부터 상기 메모리 서브어레이의 상기 제1 디지트 라인을 평형 유지하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 제2 디지트 라인의 상기 비종단부를 결합하는 단계는 상기 오픈 디지트 라인 아키텍처의 피치의 1/2에서 구성된 패스 트랜지스터(pass transistor)를 통해 상기 제2 디지트 라인의 상기 비종단부를 결합하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 제1 디지트 라인의 상기 종단부를 결합하는 단계는, 상기 오픈 디지트 라인 아키텍처의 피치의 1/2에서 구성된 패스 트랜지스터를 통해 상기 제1 디지트 라인의 상기 종단부를 상기 평형 기준에 결합하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 디지트 라인의 상기 종단부를 상기 평형 기준에 결합하는 단계 및 상기 제2 디지트 라인의 상기 비종단부를 상기 제1 디지트 라인에 결합하는 단계는 동시에 발생하는 방법.
  6. 제1항에 있어서,
    상기 제1 디지트 라인의 상기 종단부를 상기 평형 기준에 결합하는 단계 및 상기 제2 디지트 라인의 상기 비종단부를 상기 제1 디지트 라인에 결합하는 단계는 상이한 지속 기간 동안 발생하는 방법.
  7. 제1항에 있어서,
    상기 제2 디지트 라인에 바로 인접한 제3 디지트 라인의 종단부와 상기 제2 디지트 라인의 상기 비종단부를 결합하는 단계를 더 포함하고,
    상기 제2 디지트 라인에 바로 인접한 상기 제3 디지트 라인의 상기 종단부와 상기 제2 디지트 라인의 상기 비종단부를 결합하는 단계는, 상기 제1 디지트 라인의 상기 종단부를 상기 평형 기준에 결합하는 단계 및 상기 제2 디지트 라인의 상기 비종단부를 상기 제1 디지트 라인의 상기 종단부에 결합하는 단계와 적어도 부분적으로 동시에 발생하는 방법.
  8. 메모리 어레이로서,
    오픈 디지트 라인 아키텍처로 구성된 메모리 서브어레이(memory sub-array); 및
    제1 디지트 라인의 종단부를 평형 기준에 결합하도록 구성된 평형 패스 트랜지스터를 포함하고, 제2 디지트 라인의 비종단부를 상기 제1 디지트 라인의 상기 종단부에 결합하도록 구성된 제1 평형 부스팅 패스 트랜지스터를 포함하는 평형 부스팅 회로를 더 포함하는 평형 회로 ― 상기 제1 디지트 라인과 상기 제2 디지트 라인은 서로 인접함 ―
    를 포함하는 메모리 어레이.
  9. 제8항에 있어서, 상기 평형 회로는 상기 메모리 서브어레이 내의 복수의 디지트 라인들을 평형 유지하도록 구성되는 메모리 어레이.
  10. 제8항에 있어서, 상기 평형 회로는 상기 메모리 서브어레이의 레이아웃 치수들에 따라 형성되는 메모리 어레이.
  11. 제10항에 있어서,
    상기 평형 패스 트랜지스터 및 상기 제1 평형 부스팅 패스 트랜지스터는 상기 메모리 서브어레이의 디지트 라인 피치보다 작은 피치에서 각각 구성되는 메모리 어레이.
  12. 제10항에 있어서,
    상기 평형 패스 트랜지스터 및 상기 제1 평형 부스팅 패스 트랜지스터는 상기 오픈 디지트 라인 아키텍처의 피치의 1/2에서 각각 구성되는 메모리 어레이.
  13. 제10항에 있어서,
    상기 평형 회로는 상기 메모리 서브어레이의 에지(edge)에서 구성되고, 상기 메모리 서브어레이의 확장으로서 제조되는 메모리 어레이.
  14. 제8항에 있어서,
    상기 평형 패스 트랜지스터는 평형 신호에 응답하여 상기 제1 디지트 라인의 상기 종단부를 상기 평형 기준에 결합하도록 구성되는 메모리 어레이.
  15. 제14항에 있어서,
    상기 제1 평형 부스팅 패스 트랜지스터는 제1 평형 부스팅 신호에 응답하여 상기 제2 디지트 라인의 상기 비종단부를 상기 제1 디지트 라인의 상기 종단부에 결합하도록 구성된 메모리 어레이.
  16. 제15항에 있어서,
    상기 평형 신호 및 상기 제1 평형 부스팅 신호는 동시에 어써팅가능한(assertable) 메모리 어레이.
  17. 제16항에 있어서,
    상기 제1 평형 부스팅 신호는 상기 평형 신호보다 짧은 지속 기간 동안 어써팅가능한 메모리 어레이.
  18. 제8항에 있어서,
    상기 평형 회로는 상기 제2 디지트 라인의 상기 비종단부를 제3 디지트 라인의 종단부와 결합하도록 구성된 제2 평형 부스팅 패스 트랜지스터를 포함하는 제2 평형 회로를 더 포함하는 메모리 어레이.
  19. 제18항에 있어서,
    상기 제3 디지트 라인은 상기 제2 디지트 라인에 인접한 메모리 어레이.
  20. 제8항에 있어서,
    상기 제1 디지트 라인의 상기 종단부는 상기 제1 디지트 라인을 상기 제1 평형 부스팅 패스 트랜지스터와 결합하는 확장부(extended portion)를 포함하는 메모리 어레이.
  21. 제8항에 있어서,
    상기 제1 평형 부스팅 패스 트랜지스터는 상기 메모리 서브어레이의 메모리 셀 내의 패스 트랜지스터의 피처 사이즈의 두 배로 형성되는 메모리 어레이.
  22. 제21항에 있어서,
    상기 제1 평형 부스팅 패스 트랜지스터는 상기 메모리 서브어레이의 확장으로서 구성되고, 상기 메모리 서브어레이의 메모리 셀의 패스 게이트의 피처 사이즈의 배수로 형성되는 메모리 어레이.
  23. 제8항에 있어서,
    상기 제2 디지트 라인의 상기 비종단부와 결합된 센스 증폭기(sense amplifier)를 더 포함하는 메모리 어레이.
  24. 제8항에 있어서,
    상기 메모리 어레이는 메모리 디바이스 내에서 구성되는 메모리 어레이.
  25. 제24항에 있어서,
    상기 메모리 디바이스는 상기 메모리 디바이스와 동작가능하게 결합된 프로세서를 포함하는 전자 시스템 내에서 구성되는 메모리 어레이.
  26. 제25항에 있어서,
    판독 동작, 기입 동작, 소거 동작, 리프레시 동작, 및 평형 유지 동작 중 적어도 하나를 포함하는 상기 메모리 어레이의 메모리 동작들을 제어하도록 구성된 제어 로직을 더 포함하는 메모리 어레이.
  27. 제8항에 있어서,
    상기 메모리 어레이는 반도체 웨이퍼 내에서 구성되는 메모리 어레이.
KR1020107021200A 2008-03-10 2009-03-09 서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지 KR101231478B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/045,353 US7800965B2 (en) 2008-03-10 2008-03-10 Digit line equilibration using access devices at the edge of sub-arrays
US12/045,353 2008-03-10
PCT/US2009/036563 WO2009114480A2 (en) 2008-03-10 2009-03-09 Digit line equilibration using access devices at the edge of sub-arrays

Publications (2)

Publication Number Publication Date
KR20100117128A KR20100117128A (ko) 2010-11-02
KR101231478B1 true KR101231478B1 (ko) 2013-02-07

Family

ID=41053441

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107021200A KR101231478B1 (ko) 2008-03-10 2009-03-09 서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지

Country Status (4)

Country Link
US (4) US7800965B2 (ko)
KR (1) KR101231478B1 (ko)
CN (2) CN101965614A (ko)
WO (1) WO2009114480A2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800965B2 (en) * 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
CN105513628A (zh) * 2014-09-23 2016-04-20 北京兆易创新科技股份有限公司 一种存储器阵列中位线引出电路和存储器
US10957382B2 (en) * 2018-08-09 2021-03-23 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked memory array decks and folded digit line connections
US10790286B2 (en) 2018-12-06 2020-09-29 Micron Technology, Inc. Apparatuses including 3D memory arrays, methods of forming the apparatuses, and related electronic systems
US10630239B1 (en) * 2019-06-12 2020-04-21 Qualcomm Incorporated Low area layout for multiphase mixer local oscillator
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
CN115440268B (zh) * 2021-06-01 2024-07-12 长鑫存储技术有限公司 存储器
US11961579B2 (en) * 2022-05-18 2024-04-16 Micron Technology, Inc. Bit line noise suppression and related apparatuses, methods, and computing systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050030294A (ko) * 2003-09-25 2005-03-30 삼성전자주식회사 리셋 상태에서 균일한 저항 범위를 가지는 상 변화 메모리장치 및 방법
KR20090010598A (ko) * 2007-07-24 2009-01-30 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
KR20090049289A (ko) * 2007-11-13 2009-05-18 삼성전자주식회사 상 변화 메모리 장치의 기입 드라이버 회로
KR20090123244A (ko) * 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166365A (ja) * 1991-12-12 1993-07-02 Toshiba Corp ダイナミック型半導体記憶装置
US6480407B1 (en) 1995-08-25 2002-11-12 Micron Technology, Inc. Reduced area sense amplifier isolation layout in a dynamic RAM architecture
US5608668A (en) 1995-12-22 1997-03-04 Micron Technology, Inc. Dram wtih open digit lines and array edge reference sensing
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
US5986946A (en) 1996-08-07 1999-11-16 Micron Technology, Inc. Method and apparatus for reducing row shut-off time in an interleaved-row memory device
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US5936874A (en) 1997-06-19 1999-08-10 Micron Technology, Inc. High density semiconductor memory and method of making
US5862089A (en) 1997-08-14 1999-01-19 Micron Technology, Inc. Method and memory device for dynamic cell plate sensing with ac equilibrate
US5903502A (en) 1997-11-25 1999-05-11 Micron Technology, Inc. Variable equilibrate voltage circuit for paired digit lines
US6034417A (en) 1998-05-08 2000-03-07 Micron Technology, Inc. Semiconductor structure having more usable substrate area and method for forming same
US6033945A (en) * 1998-06-03 2000-03-07 G-Link Technology Multiple equilibration circuits for a single bit line
US6177339B1 (en) 1998-08-27 2001-01-23 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry and semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry
US5953269A (en) 1998-09-03 1999-09-14 Micron Technology, Inc. Method and apparatus for remapping addresses for redundancy
CA2361040A1 (en) 1999-01-27 2000-08-03 Kosan Biosciences, Inc. Synthesis of oligoketides
JP4754050B2 (ja) 1999-08-31 2011-08-24 富士通セミコンダクター株式会社 １対のセルにデータを記憶するｄｒａｍ
TW503396B (en) 1999-12-03 2002-09-21 Hitachi Ltd Semiconductor device
GB2379546A (en) * 2000-07-07 2003-03-12 Mosaid Technologies Inc A method and apparatus for accelerating signal equalization between a pair of signal lines
US6574128B1 (en) 2000-08-30 2003-06-03 Micron Technology, Inc. Mid array isolate circuit layout
US6272054B1 (en) 2000-10-31 2001-08-07 International Business Machines Corporation Twin-cell memory architecture with shielded bitlines for embedded memory applications
US6549476B2 (en) 2001-04-09 2003-04-15 Micron Technology, Inc. Device and method for using complementary bits in a memory array
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
CA2345845C (en) 2001-04-30 2012-03-27 Mosaid Technologies Incorporated Bitline precharge
US6535439B2 (en) * 2001-05-08 2003-03-18 Micron Technology, Inc. Full stress open digit line memory device
US6590819B1 (en) 2002-03-14 2003-07-08 Micron Technology, Inc. Digit line equilibration using time-multiplexed isolation
US6678199B1 (en) 2002-06-19 2004-01-13 Micron Technology, Inc. Memory device with sense amp equilibration circuit
JP4392680B2 (ja) 2002-09-05 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
US7009250B1 (en) 2004-08-20 2006-03-07 Micron Technology, Inc. FinFET device with reduced DIBL
US7038958B2 (en) 2004-08-26 2006-05-02 Micron Technology, Inc. Dual stage DRAM memory equalization
US7110319B2 (en) 2004-08-27 2006-09-19 Micron Technology, Inc. Memory devices having reduced coupling noise between wordlines
KR100632369B1 (ko) 2005-02-15 2006-10-11 삼성전자주식회사 풀 스트레스로 테스트가 가능한 오픈 비트라인 구조의 메모리 디바이스 및 이에 대한 테스트 방법
US7254074B2 (en) * 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
CN100395843C (zh) * 2005-06-02 2008-06-18 复旦大学 高速低功耗电流灵敏放大器
US7459362B2 (en) 2005-06-27 2008-12-02 Micron Technology, Inc. Methods of forming DRAM arrays
KR100604946B1 (ko) * 2005-08-08 2006-07-31 삼성전자주식회사 반도체 메모리 장치 및 그의 비트라인 제어방법
KR100744657B1 (ko) * 2005-09-29 2007-08-01 주식회사 하이닉스반도체 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자및 그 구동방법
KR100838363B1 (ko) * 2005-10-20 2008-06-13 주식회사 하이닉스반도체 센스앰프 회로
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7573108B2 (en) 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
US7800965B2 (en) 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050030294A (ko) * 2003-09-25 2005-03-30 삼성전자주식회사 리셋 상태에서 균일한 저항 범위를 가지는 상 변화 메모리장치 및 방법
KR20090010598A (ko) * 2007-07-24 2009-01-30 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
KR20090049289A (ko) * 2007-11-13 2009-05-18 삼성전자주식회사 상 변화 메모리 장치의 기입 드라이버 회로
KR20090123244A (ko) * 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법

Also Published As

Publication number Publication date
US7986576B2 (en) 2011-07-26
US20100322025A1 (en) 2010-12-23
WO2009114480A2 (en) 2009-09-17
US20090225612A1 (en) 2009-09-10
US9355709B2 (en) 2016-05-31
WO2009114480A3 (en) 2009-12-03
CN103646663A (zh) 2014-03-19
US7800965B2 (en) 2010-09-21
US8760950B2 (en) 2014-06-24
US20140293720A1 (en) 2014-10-02
CN101965614A (zh) 2011-02-02
KR20100117128A (ko) 2010-11-02
US20110267912A1 (en) 2011-11-03
CN103646663B (zh) 2017-01-18

Similar Documents

Publication Publication Date Title
KR101231478B1 (ko) 서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지
KR102314663B1 (ko) 2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법
US6980454B2 (en) Low-power consumption semiconductor memory device
KR100646972B1 (ko) 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법
JP5400259B2 (ja) 半導体記憶装置
JP4552258B2 (ja) 半導体記憶装置
US20030235095A1 (en) Semiconductor memory device with an improved memory cell structure and method of operating the same
JP7441288B2 (ja) 強誘電体ランダムアクセスメモリのセンシング方式
JPH11232881A (ja) １ｔ／１ｃ強誘電体メモリのためのセンス方法論
US5732033A (en) Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing
JP3913451B2 (ja) 半導体記憶装置
US6973002B2 (en) Semiconductor integrated circuit comprising sense amplifier activating circuit for activating sense amplifier circuit
JP5647801B2 (ja) 半導体記憶装置
US7684275B2 (en) Semiconductor memory devices having memory cell arrays with shortened bitlines
US11915746B2 (en) Memory device with word line pulse recovery
US9627020B1 (en) Semiconductor device
US20040013013A1 (en) Memory, module with crossed bit lines, and method for reading the memory module
KR20090011560A (ko) 메모리 장치의 이퀄라이즈 트랜지스터 레이아웃
JP2015028836A (ja) 制御方法および制御装置
JP2003100072A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160105

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170103

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200121

Year of fee payment: 8