KR100632369B1

KR100632369B1 - 풀 스트레스로 테스트가 가능한 오픈 비트라인 구조의 메모리 디바이스 및 이에 대한 테스트 방법

Info

Publication number: KR100632369B1
Application number: KR1020050012262A
Authority: KR
Inventors: 박기원; 황홍선; 김성율
Original assignee: 삼성전자주식회사
Priority date: 2005-02-15
Filing date: 2005-02-15
Publication date: 2006-10-11
Also published as: KR20060091814A; CN1822208A; CN1822208B; US7382668B2; US20060181946A1

Abstract

풀 스트레스로 테스트가 가능한 오픈 비트라인 구조의 메모리 디바이스 및 이에 대한 테스트 방법이 게시된다. 본 발명의 복수개의 더미 비트라인들, 복수개의 더미 비트라인들에 연결되는 전압 컨트롤러를 구비한다. 상기 전압 컨트롤러는 테스트 모드에서 상기 복수개의 더미 비트라인들에 교호적으로 제1 가변제어전압과 제2 가변제어전압을 제공한다. 본 발명의 메모리 디바이스 및 이에 대한 테스트 방법에 따르면, 노말 모드 동작 중에, 가장자리 서브 어레이의 복수개의 더미 비트라인들에는 고정전압이 인가된다. 그러나, 테스트 모드 동안에는, 더미 비트라인에 인가되는 고정전압은 전원전압 및/또는 접지전압으로 대체되어, 서브 어레이 모두에 동등한 테스트가 수행될 수 있다.

메모리, 더미비트라인, 테스트, 가변제어전압, 가장자리(edge)

Description

풀 스트레스로 테스트가 가능한 오픈 비트라인 구조의 메모리 디바이스 및 이에 대한 테스트 방법{FULL STRESS OPEN BIT LINE MEMORY DEVICE AND TESTING METHOD THEREFOR}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 오픈 비트라인 구조의 메모리 디바이스를 나타내는 도면이다.

도 2는 본 발명의 일실시예에 따른 오픈 비트라인 구조의 메모리 디바이스를 대략적으로 나타내는 다이어그램이다.

도 3는 도 2의 전압 컨트롤러에 연결되는 메모리 어레이의 일부를 나타내는 다이어그램이다.

도 4는 도 3의 메모리 어레이의 일부를 상세히 나타내는 도면이다.

도 5a 및 도 5b는 도 3의 전압 컨트롤러를 구현하는 하나의 예의 블락도 및 상세회로도이다.

도 6a 및 도 6b는 도 3의 전압 컨트롤러를 구현하는 다른 하나의 예의 블락도 및 상세회로도이다.

도 7은 본 발명의 메모리 디바이스를 포함하는 시스템을 나타낸다.

* 도면의 주요부분에 대한 부호의 설명 *

130: 가장자리 서브 어레이 150: 가운데 서브 어레이

133_1, 133_2: 더미 비트라인 103,104: 제1 및 제2 전압버스

290: 전압 컨트롤러

VTM1, VTM2: 제1 및 제2 제어가변전압

XTM1, XTM2: 제1 및 제2 테스트 제어신호

본 발명은 메모리 디바이스(Memory Device)에 관한 것으로서, 특히 오픈 비트라인 구조(Open Bitline Scheme)를 가지는 메모리 디바이스 및 이에 대한 테스트 방법에 관한 것이다.

일반적으로, 오픈 비트라인 구조를 가지는 메모리 디바이스에서, 센스앰프(sense amplifier)들은 서브 어레이(sub array)들 사이에 배치된다. 각 센스앰프들은 2개의 비트라인에 연결되는데, 각 비트라인들은 인접하는 서브 어레이의 메모리셀들에 연결된다. 그러나, 메모리 어레이의 가장자리(edge)의 서브 어레이에 위치하는 비트라인 중의 일부(이하, '더미 비트라인(dummy bit line)'이라 함)는 센스앰프에 연결되지 못한다. 더미 비트라인에는 더미 메모리셀들이 연결된다.

오픈 비트라인 구조의 메모리 디바이스에서, 모든 비트라인들은 교호적으로 배치된다(interleaved). 즉, 서브 어레이의 하나의 비트라인은 서브 어레이의 일측에 있는 센스앰프에 연결되고, 인접하는 비트라인은 서브 어레이의 다른 일측에 있는 다른 센스앰프에 연결된다. 그러므로, 가장자리 서브 어레이(edge sub-array)는 노말 비트라인(normal bit line)과 교호적으로 배치되는 더미 비트라인들을 가진다. 즉, 모든 더미 비트라인은 2개의 노말 비트라인들 사이에 배치되고, 모든 노말 비트라인들은 2개의 더미 비트라인들 사이에 배치된다.

도 1에 도시되는 바와 같은 종래의 오픈 비트라인 구조의 메모리 디바이스에서는, 더미 비트라인(DUMMY)들은 항상 고정전압(fixed voltage, 전형적으로 VCC/2 임)에 연결된다. 이와 같은 종래의 오픈 비트라인 구조의 메모리 디바이스에서는, 메모리셀의 서브 어레이에 스트레스(stress) 테스트를 가할 때, 문제점이 발생한다. 이를 구체적으로 기술하면 다음과 같다.

메모리 디바이스에는, 테스트(test) 동안에 테스트 패턴(test pattern)이 메모리셀에 인가된다. 테스트 패턴은 랜덤 데이터(random data)를 포함하도록 셋팅될 수 있는데, 랜덤 데이터는 전원전압(VCC) 또는 접지전압(VSS)으로 구별될 수 있다. 예를 들면, 인접한 2개의 비트라인(BIT, /BIT)이 각각 반대되는 전압인 전원전압(VCC)과 접지전압(VSS)으로 제어될 수 있다. 테스트 동안 메모리셀에 전원전압(VCC)과 접지전압(VSS)의 테스트 패턴을 기입하는 것은 노말 동작(normal operation) 동안에 메모리셀에 로직 "1" 및 로직 "0"를 가지는 데이터를 기입하는 것과 유사하다. 이와 같은 방법으로, 메모리셀에 연결되는 비트라인들(BIT, /BIT) 은 반대되는 전원전압(VCC)과 접지전압(VSS)으로 제어되고, 메모리셀들간에 또는 비트라인들 사이의 결함(defect)을 체크하기 위한 스트레스가 인가되게 된다.

그런데, 도 1과 같은 종래의 비트 비트라인 구조의 메모리 디바이스에서는, 더미 비트라인(DUMMY)들이 항상 VCC/2에 연결되기 때문에, 가장자리 서브 어레이(30)의 노말 비트라인(31)과 인접한 더미 비트라인(DUMMY) 사이의 전압은 단지 VCC와 VCC/2, 또는 VSS와 VCC/2로만 제어될 수 있다. 이는 가장자리 서브 어레이(30)의 메모리셀들 또는 비트라인들은, 가운데(non edge) 서브 어레이(50)의 메모리셀들 또는 비트라인들에 비해, 단지 1/2 정도의 스트레스만 받게 된다는 것을 의미한다.

그러므로, 종래의 비트 비트라인 구조의 메모리 디바이스에서는, 가장자리 서브 어레이(30)의 메모리셀들 또는 비트라인들은, 테스트 동안에 풀 스트레스(full stress)를 받지 못하므로, 가운데(non edge) 서브 에레이(50)에서는 감지될 수 있는 결함이 가장자리 서브 어레이(30)에서는 감지될 수 없는 문제점이 발생된다.

따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 가장자리 서브 어레이의 메모리셀들 또는 더미 비트라인들이, 테스트 동안에 풀 스트레스(full stress)를 받을 수 있는 오픈 비트라인 구조의 메모리 디바이스를 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 오픈 비트라인 구조를 가지는 메모리 디바이스에 관한 것이다. 본 발명의 메모리 디바이스는 복수개의 노말 메모리셀들; 복수개의 더미 메모리셀들로서, 노말동작시에 데이터를 저장하는 용도로 사용되지 않는 상기 복수개의 더미 메모리셀들; 상기 노말 메모리셀들에 연결되는 복수개의 노말 비트라인들로서, 각각이 전원전압 및 접지전압 쪽으로 구동되는 상기 복수개의 노말 비트라인들; 상기 더미 메모리셀들에 연결되는 복수개의 더미 비트라인들로서, 노말 모드에서 소정의 고정전압에 연결되는 상기 복수개의 더미 비트라인들; 상기 복수개의 더미 비트라인들에 연결되는 전압 컨트롤러로서, 테스트 모드에서 상기 복수개의 더미 비트라인들에 교호적으로 제1 가변제어전압과 제2 가변제어전압을 제공하는 상기 전압 컨트롤러로서, 상기 제1 가변제어전압과 상기 제2 가변제어전압는 상기 고정전압과 상이한 전압레벨을 가질 수 있는 상기 전압 컨트롤러를 구비한다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 오픈 비트라인 구조를 가지는 메모리 디바이스의 구동방법에 관한 것이다. 본 발명의 메모리 디바이스의 구동방법은 테스트 모드에서 테스트 모드 신호를 활성화하는 단계; 상기 테스트 모드 신호의 활성화에 응답하여, 제1 및 제2 전압버스에 연결되는 고정전압을 분리시키는 단계로서, 상기 제1 및 제2 전압버스는 메모리셀들의 서브 어레이의 복수개의 더미 비트라인들에 교호적으로 연결되며, 상기 서브 어레이는 상기 메모리 디바이스의 메모리 어레이의 가장자리에 위치하는 상기 고정전압을 분리시키는 단계; 및 상기 테스트 모드에서, 상기 고정전압이 분리된 상기 제1 및 제2 전압버스에 각각 제1 가변제어전압 및 제2 가변제어전압을 제공하는 단계를 구비한다. 그리고, 상기 제1 가변제어전압과 상기 제2 가변제어전압 중 적어도 어느하나는 상기 고정전압과 상이하다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 2는 본 발명의 일실시예에 따른 오픈 비트라인 구조의 메모리 디바이스(MEMDEV)를 대략적으로 나타내는 다이어그램이다. 메모리 디바이스(MEMDEV)는 메모리 어레이(100)를 포함한다. 도 2의 실시예에서, 메모리 어레이(100)는 행(row)과 열(column)에 배열되는 복수개의 메모리셀들을 포함한다. 로우 디코더(210)와 칼럼 디코더(220)는 복수개의 어드레스 라인들 즉, 버스(230)에 제공되는 어드레스에 응답하여, 행과 열을 억세스한다. 데이터는 데이터 라인들 즉, 버스(240)를 통하여 메모리 디바이스(MEMDEV)로/로부터 송수신된다. 메모리 컨트롤러(250)는 메모리 디 바이스(MEMDEV)와 데이터를 송수신한다. 이때, 데이터의 송수신은 제어라인들(260) 상의 입력신호들에 응답하여 입력회로(270) 및 출력회로(280)를 통하여 수행된다. 메모리 컨트롤러(250)은 라인들(260)을 통해 입력신호들을 수신하고, 독출(read), 기입(write), 테스트(test) 모드와 같은 동작 모드를 결정한다. 라인들(260)의 입력신호들은 외부 클락(XCLK, External Clock), 로우 어드레스 스트로브(/RAS, Row Access Strobe), 칼럼 어드레스 스트로브(/CAS, Column Access Strobe) 및 기입 인에이블(/WE, Write Enable)등의 신호들을 포함하지만, 이들에 한정되는 것을 아니다.

메모리 디바이스(MEMDEV)는 또한, 전압 컨트롤러(290)를 포함한다. 메모리 디바이스(MEMDEV)의 노말 모드 동작 동안에, 전압 컨트롤러(290)는 고정전압을 제공한다. 고정전압은 더미 비트라인에 연결되는 전압버스에 인가된다. 본 발명에 의하면, 테스트 동작 중에, 전압 컨트롤러(290)는 고정전압을 제1 가변제어전압 및 제2 가변제어전압으로 대체한다. 상기 제1 가변제어전압 및 제2 가변제어전압은 메모리 어레이(100)의 모든 메모리셀들이 테스트 동안에 실질적으로 동등하게 스트레스를 받을 수 있도록 한다.

도 2의 메모리 디바이스(MEMDEV)는 디램(DRAM:Dynamic Random Access Memory)이나, 에스램(SRAM:Static Random Access Memory) 또는 플래쉬 메모리(Flash Memory)와 같은 다른 형태의 메모리가 될 수 있다. 또한, DRAM은 SGRAM(Synchronous Graphics Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), SGRAM II과 같은 동기식 DRAM이나, DDR SDRAM(Double Data Rate SDRAM)이 될 수 있으며, 또한, 싱크링크(Synchlink)나 램버스 디램(Rambus DRAM)이 될 수 있다. 도 2의 메모리 디바이스(MEMDEV)는 본 발명의 메모리 디바이스의 하나의 실시예를 나타내기 위하여, 간략화한 것으로서, 메모리 디바이스의 모든 특성을 상세히 나타내지 않은 것임을 당업자는 용이하게 알 것이다.

도 3는 도 2의 전압 컨트롤러(290)에 연결되는 메모리 어레이의 일부를 나타내는 다이어그램이다. 도 3에 도시되는 바와 같이, 메모리 어레이(100)는 복수개의 가운데(non edge) 서브 어레이들(150)과 가장자리 서브 어레이들(130)을 포함한다. 단순화를 위하여, 2개의 가운데(non edge) 서브 어레이(150)만이 도 4에 도시된다. 서브 어레이들(130, 150)은 일방향으로 배열된다. 그리고, 이와 같은 일방향은 제1 가장자리(101)와 제2 가장자리(102) 사이에 형성된다. 가장자리 서브 어레이들(150)은 제1 가장자리(101)와 제2 가장자리(102)에 위치된다. 가운데 서브 어레이들(150)은 가장자리 서브 어레이들(130) 사이에 위치한다. 도 4의 실시예에서, 메모리 어레이(100)는 단순화되어, 단지 1개의 일방향에 대한 가운데 서브 어레이들(150)과 가장자리 서브 어레이들(130)이 도시된다. 그러나, 다른 실시예에서는, 메모리 어레이(100)는 제1 가장자리(101)와 제2 가장자리(102) 사이에 다수개의 가장자리를 포함할 수 있다. 이와 같은 실시예에서는, 전체적으로 가장자리 서브 어레이의 수는 2보다 크다.

메모리 어레이(100)는 복수개의 메모리셀들(135, 137, 155)을 포함하는데, 도 3에서 점들로 표시된다. 메모리 어레이(100)는 오픈 비트라인 구조이다. 즉, 메모리셀들은 행(row)과 열(column)의 교차점(intersection)에 위치한다. 또한, 동일 한 열의 메모리셀들은 동일한 비트라인(BIT, /BIT)에 연결된다. 동일한 행의 메모리셀들은 동일한 워드라인(WL)에 연결된다. 비트라인들을 교호적으로 배열되며, 활성화되는 워드라인(WL)은 각 비트라인(BIT, /BIT) 상의 메모리셀을 가로 지른다. 메모리셀들(135 및 155)은 노말 메모리셀들이다. 즉, 상기 메모리셀들(135 및 155)은 데이터 비트들을 저장하기 위한 메모리 어레이(100)의 동작에 사용된다.

메모리 어레이(100)는 또한 복수개의 센스앰프(122)들과 복수개의 비트라인들(131, 133_1, 133_2, 151, 153)을 포함한다. 비트라인들(131, 151, 153)은 노말 비트라인들이다. 즉, 상기 비트라인들(131, 151, 153)은 서브 어레이들(130, 150) 사이의 센스앰프(122)들에 노말 메모리셀들(135, 155)을 연결한다. 비트라인들(133_1, 133_2)은 더미 비트라인들이다. 즉, 상기 비트라인들(133_1, 133_2)은 제1 및 제2 전압버스(103, 104)를 통하여 전압 컨트롤러(290)에 연결된다. 그리고, 비트라인(133_1)에 인가되는 전압(VCON1)은 제1 제어가변전압으로 될 수 있으며, 비트라인(133_2)에 인가되는 전압(VCON2)은 제2 제어가변전압으로 될 수 있다.

도 3의 메모리 어레이(100)는 비트라인이 교호적으로 위치되는 오픈 비트라인 구조를 나타낸다. 즉, 동일한 서브 어레이의 두 개의 인접하는 비트라인들은 다른 센스앰프에 연결된다. 예를 들면, 서브 어레이(150)의 비트라인(151)은 하나의 센스앰프(122)에 연결된다. 동일한 서브 어레이(150)의 인접하는 비트라인(153)은 다른 센스앰프(122)에 연결된다. 유사하게, 가장자리 서브 어레이(130)에서, 더미 비트라인들(133_1, 133_2) 또한 노말 비트라인들(131)과 교호적으로 배열된다. 즉, 모든 더미 비트라인(133_1, 133_2)은 2개의 노말 비트라인들(131)에 인접하며, 모 든 노말 비트라인들(131)은 2개의 더미 비트라인들(133_1, 133_2)에 인접한다.

도 4는 도 3의 메모리 어레이(100)의 일부를 상세히 나타내는 도면이다. 도 4의 실시예에서, C0는 도 3의 메모리셀(135)과 유사한 노말 메모리셀을 나타낸다. C1, C2는 도 3의 메모리셀(137)과 유사한 더미 메모리셀을 나타낸다. C3와 C4는 도 3의 메모리셀(155)과 유사한 노말 메모리셀을 나타낸다. C0, C1과 C2는 가장자리 서브 어레이(130)에 포함되는 메모리셀들이다. C3와 C4는 가운데 서브 어레이(150)에 포함되는 메모리셀들이다. C0와 C3는 센스앰프(122)의 반대쪽 방향으로 위치하는 비트라인들(131, 151)에 위치한다. C4는 또 다른 센스앰프(122)에 연결되는 비트라인(153)에 연결된다. 그러나, C1, C2은 전압 컨트롤러(290)에 연결되는 더미 비트라인(133_1, 133_2)에 연결된다. 도 4에서, 2개의 메모리셀들 또는 비트라인들 사이에 발생될 수 있는 결함은 R1, R2로 표시된다.

전압 컨트롤러(290)는 테스트 모드 동안, 더미 비트라인(133_1, 133_2)에 인가되는 전압들(VCON1, VCON2)는 제1 제어가변전압과 제2 제어가변전압으로 대체될 수 있다.

도 5a 및 도 5b는 도 3의 전압 컨트롤러(290)를 구현하는 하나의 예의 블락도 및 상세회로도이다. 도 5a 및 도 5b의 전압 컨트롤러(290)는 전압(VCON1)을 제공하는 제1 제어가변전압 발생부(291)와, 전압(VCON2)을 제공하는 제2 제어가변전압 발생부(292)를 포함한다.

도 5a 및 도 5b를 참조하면, 제1 및 제2 테스트 제어신호들(XTM1, XTM2)이 "L"상태인 노말 모드에서는, 전송 게이트들(291a, 292a)는 턴온되고, 다른 전송 게 이트들(291b, 292b)은 턴오프된다. 그러므로, 전압(VCON1, VCON2)은 고정전압(예를 들면, VCC/2)으로 제어되고, 결국 더미 비트라인에는 VCC/2의 고정전압이 인가된다.

제1 테스트 제어신호(XTM1) 및/또는 제2 테스트 제어신호(XTM2)가 "H"로 되는 데스트 모드에서는, 전압(VCON1, VCON2)은 모드 레지스터 세트(MRS)로 부터 제공되는 제1 및 제2 제어가변전압들(VTM1, VTM2)로 대체된다. 상기 제1 및 제2 제어가변전압들(VTM1, VTM2)는 독립적으로 전원전압(VCC) 또는 접지전압(VSS)이다. 따라서, 전압(VCON1, VCON2)은 독립적으로 전원전압(VCC) 또는 접지전압(VSS)으로 제어될 수 있다.

그러므로, 본 발명의 메모리 디바이스는 가장자리 서브 어레이의 메모리셀들 또는 비트라인들이, 테스트 동안에 풀 스트레스(full stress)를 받게 된다.

또한, 제1 테스트 제어신호(XTM1)와 제2 테스트 제어신호(XTM2) 중 하나의 신호만 "H"로 되는 데스트 모드에서는, "L"로 제어되는 쪽은 전압은 고정전압(VCC/2)을 유지한다.

따라서, 도 5a 및 도 5b의 전압 컨트롤러(290)로 구현되는 실시예에서는, 가장자리 서브 어레이에 포함되는 노말 비트라인(131, 도 3 참조)에 인접하는 더미 비트라인(133_1, 133_2)에 다양한 조합의 전압을 제공할 수 있다. 예를 들면, 전압(VCON1, VCON2)은, VCC와 VSS, VCC와 VCC/2, VSS와 VCC/2 등으로 제어될 수 있다. 따라서, 가장자리 서브 어레이(130)에서도, 가운데 서브 어레이(150)와 동등한 조건의 다양한 테스트가 가능하다.

도 6a 및 도 6b는 도 3의 전압 컨트롤러(290)를 구현하는 다른 하나의 예의 블락도 및 상세회로도이다. 도 6a 및 도 6b의 전압 컨트롤러(290)는, 도 5a 및 도 5b의 전압 컨트롤러(290)와 유사하며, 다만, 제1 제어가변전압 발생부(293)와 제2 제어가변전압 발생부(294)에 제공되는 제1 및 제2 가변제어전압(VIO_A, VIO_B)이 모드 레지스터 세트(MRS)에서 제공되는 것이 아니라, 외부에서 제공되는 입력되는 데이터를 전송하는 데이터라인 중의 하나로부터 제공된다는 점에서 차이점을 지닌다. 따라서, 상기 전압(VCON1, VCON2)은 테스트 모드 동작 동안에, 상기 메모리 디바이스(100)에 입력되는 데이터에 따른 전압이다.

바람직하기로는, 인접하는 가운데 서브 어레이(150)의 비트라인들 중 동일한 열의 비트라인(153)에 제공되는 데이터값이 상기 더미 비트라인(133_1, 133_2)에도 인가된다.

도 6a 및 도 6b의 전압 컨트롤러(290)를 적용하는 메모리 디바이스에서도, 가운데 서브 어레이(150)와 동등한 조건으로 가장자리 서브 어레이(130)의 테스트가 가능하다.

도 7은 본 발명의 메모리 디바이스(100)를 포함하는 시스템을 나타낸다. 도 7의 시스템은 프로세서(PROC)와 메모리 디바이스(MEMDEV)를 포함한다. 메모리 디바이스(MEMDEV)는 도 2와 관련하여 설명한 바와 같은 메모리 디바이스들을 포함한다. 프로세서(PROC)는 마이크로프로세서, 디지털 신호 프로세서, 임베디드 프로세서, 마이크로컨트롤러 등이다. 프로세서(PROC)와 메모리 디바이스(MEMDEV)는 라인들(720)상의 어드레스 신호들, 라인들(730)상의 제어신호들, 그리고 라인들(710) 상 의 데이터 신호들을 이용하여 상호통신한다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기와 같은 본 발명의 메모리 디바이스 및 이에 대한 테스트 방법에 따르면, 노말 모드 동작 중에, 가장자리 서브 어레이의 복수개의 더미 비트라인들에는 고정전압이 인가된다. 그러나, 테스트 모드 동안에는, 더미 비트라인에 인가되는 고정전압은 전원전압 및/또는 접지전압으로 대체되어, 서브 어레이 모두에 동등한 테스트가 수행될 수 있다.

Claims

오픈 비트라인 구조를 가지는 메모리 디바이스에 있어서,

복수개의 노말 메모리셀들;

복수개의 더미 메모리셀들로서, 노말동작시에 데이터를 저장하는 용도로 사용되지 않는 상기 복수개의 더미 메모리셀들;

상기 노말 메모리셀들에 연결되는 복수개의 노말 비트라인들로서, 각각이 전원전압 및 접지전압 쪽으로 구동되는 상기 복수개의 노말 비트라인들;

상기 더미 메모리셀들에 연결되는 복수개의 더미 비트라인들로서, 노말 모드에서 소정의 고정전압에 연결되는 상기 복수개의 더미 비트라인들;

상기 복수개의 더미 비트라인들에 연결되는 전압 컨트롤러로서, 테스트 모드에서 상기 복수개의 더미 비트라인들에 교호적으로 제1 가변제어전압과 제2 가변제어전압을 제공하는 상기 전압 컨트롤러로서, 상기 제1 가변제어전압과 상기 제2 가변제어전압는 상기 고정전압과 상이한 전압레벨을 가질 수 있는 상기 전압 컨트롤러를 구비하는 것을 특징으로 하는 메모리 디바이스.
제1 항에 있어서, 상기 고정전압은

상기 전원전압의 1/2인 것을 특징으로 하는 메모리 디바이스.
제1 항에 있어서, 상기 제1 가변제어전압은

상기 전원전압 및 상기 접지전압 중에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 디바이스.
제1 항에 있어서, 상기 제2 가변제어전압은

상기 전원전압 및 상기 접지전압 중에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 디바이스.
제1 항에 있어서, 상기 제1 가변제어전압과 제2 가변제어전압은

서로 상이한 것을 특징으로 하는 메모리 디바이스.
제1 항에 있어서, 상기 제1 가변제어전압은

테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 제1 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스.
제6 항에 있어서, 상기 제2 가변제어전압은

테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 제2 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스.
제1 항에 있어서, 상기 노말 및 더미 메모리셀들은

서브 어레이들로 그룹되어지며, 상기 서브 어레이들은 상기 메모리 디바이스의 메모리 어레이의 제1 및 제2 가장자리 사이에 일방향으로 배열되며,

상기 더미 메모리셀들은

상기 제1 및 제2 가장자리에 위치하는 서브 어레이에 위치하는 것을 특징으로 하는 메모리 디바이스.
오픈 비트라인 구조를 가지는 메모리 디바이스에 있어서,

복수개의 노말 메모리셀들;

복수개의 더미 메모리셀들로서, 노말동작시에 데이터를 저장하는 용도로 사용되지 않는 상기 복수개의 더미 메모리셀들;

상기 노말 메모리셀들에 연결되는 복수개의 노말 비트라인들로서, 각각이 전원전압 및 접지전압 쪽으로 구동되는 상기 복수개의 노말 비트라인들;

상기 더미 메모리셀들에 연결되는 복수개의 더미 비트라인들로서, 노말 모드 에서 소정의 고정전압에 연결되는 상기 복수개의 더미 비트라인들;

상기 복수개의 더미 비트라인들에 연결되는 전압 컨트롤러로서, 테스트 모드에서 상기 복수개의 더미 비트라인들에 가변제어전압을 제공하는 상기 전압 컨트롤러를 구비하며,

상기 가변제어전압은 테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스.
오픈 비트라인 구조를 가지는 메모리 디바이스에 있어서,

가운데 서브 어레이들과 가장자리 서브 어레이들을 포함하는 복수개의 서브 어레이들로서, 상기 가운데 서브 어레이들과 상기 가장자리 서브 어레이들은 복수개의 비트라인들을 포함하되, 상기 가장자리 서브 어레이들의 비트라인들에는 노말 비트라인들과 더미 비트라인들이 교호적으로 배치되는 상기 복수개의 서브 어레이들;

제1 전압 버스와 제2 전압 버스를 포함하는 전압버스들로서, 상기 가장자리 서브 어레이의 더미 비트라인들은 상기 제1 전압 버스와 상기 제2 전압 버스에 교호적으로 연결되는 상기 전압버스들; 및

상기 제1 전압 버스 및 상기 제2 전압 버스에 연결되고, 노말모드에서 상기 제1 전압 버스 및 상기 제2 전압 버스에 소정의 고정전압을 제공하며, 테스트 모드에서 상기 제1 전압 버스 및 제2 전압 버스에 각각 제1 가변제어전압과 제2 가변제어전압을 제공하는 전압 컨트롤러를 구비하며,

상기 제1 가변제어전압과 상기 제2 가변제어전압 중 적어도 어느하나는

상기 고정전압과 상이한 것을 특징으로 하는 메모리 디바이스.
제10 항에 있어서, 상기 메모리 디바이스는

복수개의 센스앰프들을 포함하며,

더미 비트라인과 인접하는 노말 비트라인은 상이한 센스앰프에 연결되는 것을 특징으로 하는 메모리 디바이스.
제10 항에 있어서, 상기 제1 가변제어전압은

상기 전원전압 및 상기 접지전압 중에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 디바이스.
제10 항에 있어서, 상기 제2 가변제어전압은

상기 전원전압 및 상기 접지전압 중에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 디바이스.
제10 항에 있어서, 상기 제1 가변제어전압과 상기 제2 가변제어전압은

서로 상이한 것을 특징으로 하는 메모리 디바이스.
제10 항에 있어서, 상기 제1 가변제어전압은

테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 제1 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스.
제15 항에 있어서, 상기 제2 가변제어전압은

테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 제2 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스.
제10 항에 있어서, 상기 고정전압은

상기 메모리 디바이스의 전원전압의 1/2인 것을 특징으로 하는 메모리 디바이스.
오픈 비트라인 구조를 가지는 메모리 디바이스에 있어서,

가운데 서브 어레이들과 가장자리 서브 어레이들을 포함하는 복수개의 서브 어레이들로서, 상기 가운데 서브 어레이들과 상기 가장자리 서브 어레이들은 복수개의 비트라인들을 포함하되, 상기 가장자리 서브 어레이들의 비트라인들에는 노말 비트라인들과 더미 비트라인들이 교호적으로 배치되는 상기 복수개의 서브 어레이들;

상기 가장자리 서브 어레이의 더미 비트라인들이 연결되는 전압버스;

상기 전압 버스에 연결되는 전압 컨트롤러로서, 노말모드에서 상기 전압 버스에 소정의 고정전압을 제공하며, 테스트 모드에서 상기 전압 버스에 가변제어전압을 제공하는 상기 전압 컨트롤러를 구비하며,

상기 가변제어전압은 테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스.
오픈 비트라인 구조를 가지는 메모리 디바이스의 테스트 방법에 있어서,

테스트 모드에서 테스트 모드 신호를 활성화하는 단계;

상기 테스트 모드 신호의 활성화에 응답하여, 제1 및 제2 전압버스에 연결되는 고정전압을 분리시키는 단계로서, 상기 제1 및 제2 전압버스는 메모리셀들의 서브 어레이의 복수개의 더미 비트라인들에 교호적으로 연결되며, 상기 서브 어레이는 상기 메모리 디바이스의 메모리 어레이의 가장자리에 위치하는 상기 고정전압을 분리시키는 단계; 및

상기 테스트 모드에서, 상기 고정전압이 분리된 상기 제1 및 제2 전압버스에 각각 제1 가변제어전압 및 제2 가변제어전압을 제공하는 단계를 구비하며,

상기 제1 가변제어전압과 상기 제2 가변제어전압 중 적어도 어느하나는

상기 고정전압과 상이한 것을 특징으로 하는 메모리 디바이스의 테스트 방법.
제19 항에 있어서, 상기 제1 가변제어전압은

상기 전원전압 및 상기 접지전압 중에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 디바이스의 테스트 방법.
제19 항에 있어서, 상기 제2 가변제어전압은

상기 전원전압 및 상기 접지전압 중에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 디바이스의 테스트 방법.
제19 항에 있어서, 상기 제1 가변제어전압과 상기 제2 가변제어전압은

서로 상이한 것을 특징으로 하는 메모리 디바이스의 테스트 방법.
제19 항에 있어서, 상기 제1 가변제어전압은

테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 제1 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스의 테스트 방법.
제23 항에 있어서, 상기 제2 가변제어전압은

테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 제2 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스의 테스트 방법.
제19 항에 있어서, 상기 고정전압은

상기 메모리 디바이스의 전원전압의 1/2인 것을 특징으로 하는 메모리 디바이스의 테스트 방법.
오픈 비트라인 구조를 가지는 메모리 디바이스의 테스트 방법에 있어서,

테스트 모드에서 테스트 모드 신호를 활성화하는 단계;

상기 테스트 모드 신호의 활성화에 응답하여, 전압버스에 연결되는 고정전압을 분리시키는 단계로서, 상기 전압버스는 메모리셀들의 서브 어레이의 복수개의 더미 비트라인들에 연결되며, 상기 서브 어레이는 상기 메모리 디바이스의 메모리 어레이의 가장자리에 위치하는 상기 고정전압을 분리시키는 단계; 및

상기 테스트 모드에서, 상기 고정전압이 분리된 상기 전압버스에 가변제어전압을 제공하는 단계를 구비하며,

상기 가변제어전압은 테스트 모드 동작 동안에, 상기 메모리 디바이스에 입력되는 데이터에 따른 전압인 것을 특징으로 하는 메모리 디바이스의 테스트 방법.