KR20070077554A - 번인 테스트시 동일 워드라인의 셀에 각각 다른 데이터를기록할 수 있는 반도체 메모리 장치 - Google Patents

번인 테스트시 동일 워드라인의 셀에 각각 다른 데이터를기록할 수 있는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는 로우 디코더, 제어회로, 오픈(open) 비트라인 방식의 메모리 셀 어레이를 가진다. 메모리 셀 어레이는 로우 디코더에 연결된 복수의 워드라인, 복수의 비트라인, 복수의 메모리 셀, 복수의 센스 증폭기 블록을 가지며, 복수의 번인 전압 인가 라인들은 센스 증폭기 블록에 소정의 순서대로 반복적으로 각각 연결된다. 제어회로는 번인 테스트를 할 수 있도록 상기 로우 디코더 및 상기 메모리 셀 어레이를 제어한다. 번인 테스트 시에는 적어도 두 가지 이상의 번인 전압이 공급된다. 서로 마주하는 센스 증폭기 블록에 연결되는 번인 전압 인가 라인들은 번인 테스트 시에 서로 다른 번인 전압을 공급받을 수 있다.

Description

번인 테스트시 동일 워드라인의 셀에 각각 다른 데이터를 기록할 수 있는 반도체 메모리 장치{Semiconductor memory device capable of writing different data in cells connected to one word line at burn-in test}
도 1은 일반적인 번인 테스트 동작을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이의 회로도이다.
도 3은 도 2의 메모리 셀 어레이의 상세한 회로도이다.
도 4는 도 2의 메모리 셀 어레이의 다른 상세한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
20 : 메모리 셀 어레이 21, 22 : 번인 전압 인가 라인
24, 25, 39 : 센스 증폭기 블록 31, 32 : 번인 전압 인가 라인
33, 34, 35 : 비트라인 36, 37, 38 : 메모리 셀
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 번인 테스트 시에 동일한 워드라인에 연결된 셀들에 서로 다른 전압을 인가할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 장치의 불량률에 관한 통계를 살펴볼 때, 동시에 생산한 제품들의 불량률은 초기에는 높더라도 어느 정도 시간이 지나면 매우 낮아지며 안정적으로 된다는 것이 알려져 있다. 한편, 결함을 갖고 있는 어떤 제품을 실제 운용할 조건보다 더 가혹한 조건에서 동작시켜 그 결함을 악화시키면, 그 제품은 정상으로 동작시켰을 때보다 빨리 불량품이 된다. 제품군 전체로 보면 불량률이 안정적으로 되는 시점이 단축되는 결과를 가져온다. 이렇듯, 가혹한 조건에서 동작시켜 불량요인을 가지는 제품을 초기에 가려내는 작업을 번인 테스트(burn-in test)라 한다.
반도체 장치에서 번인 테스트는 보통 높은 주변 온도와 높은 동작 전압에서 수행된다. 반도체 메모리 장치에서는 높은 동작 전압을 가해 물리적 결함을 가진 셀로 인한 불량을 가려낼 수 있다. 일반적으로 반도체 메모리 장치의 번인 테스트는 테스트에 걸리는 시간을 단축하기 위해 각 셀별로 수행되지 않고 동시에 많은 수의 셀에 대해 수행된다. 즉, 번인 테스트 시에는 워드라인(word line)들이 한꺼번에 활성화되고, 센스 증폭기(sense amplifier)들을 통해 데이터를 기록한다. 이때, 워드라인에 인가되는 전압도 정상 동작 시보다 높게 인가되며, 데이터를 기록하기 위한 전압도 정상 동작 시보다 높게 인가된다.
도 1은 반도체 메모리 장치의 일반적인 번인 테스트 동작을 설명하기 위한 블록도이다. 도 1을 참조하면, 메모리 셀 어레이(10)는 오픈 비트라인(open bit-line) 방식으로서, 메모리 셀 영역(memory cell area)은 센스 증폭기 컬럼(sense amplifier column)을 중심으로 양쪽에 배치된다. 상기 반도체 메모리 장치에는 이 러한 센스 증폭기 컬럼과 메모리 셀 영역들이 상하좌우로 반복하여 배치되어 있다. 상기 센스 증폭기 컬럼은 다수의 센스 증폭기 블록(S/A Block)을 포함한다. 상기 센스 증폭기 블록은 센스 증폭기(sense amplifier)와 프리차져(pre-charger) 등을 포함한다(미도시). 번인 전압 인가 라인(11, 12)이 센스 증폭기 컬럼을 따라 하나씩 형성되며, 각 센스 증폭기 블록과 연결되어 있다. 서로 상보적인 비트라인들(BL, BLB)이 각각의 센스 증폭기 블록에서 양쪽으로 각각 이웃하는 센스 증폭기 블록 근처까지 연장되어 있다. 실제 구현될 경우에, 센스 증폭기 블록 내의 비트라인 간격은 메모리 셀 영역의 비트라인 간격에 비해 절반 정도이다.
복수의 워드라인(wordline)들이 상기 비트라인들에 직교하는 방향으로 연장되어 있으며, 상기 워드라인들과 비트라인들이 서로 교차하는 지점마다 메모리 셀이 형성된다. 이때, 비트라인(BL)에 연결된 셀에는 비트라인의 전압이 높을 때에 데이터 "1"이 저장되며(true cell), 상보적 비트라인(BLB)에 연결된 셀에는 비트라인의 전압이 낮을 때에 데이터 "1"이 저장된다(complement cell). 상기 프리차져는 정상 동작 시에는 프리차지 전압을 인가받고 프리차지 신호(PEQB)에 따라 비트라인들에 공급한다.
이러한 메모리 셀 어레이를 오픈 비트라인 방식이라고 한다. 일반적으로 오픈 비트라인 방식의 메모리 셀 어레이는 폴디드 비트라인 방식의 메모리 셀 어레이에 비해 비트라인에 발생하는 노이즈, 센스 증폭기의 감도와 크기 등의 면에서 불리하나, 동일 면적 당 메모리 셀의 수에서 유리하다.
번인 테스트 시에 워드라인들은 한꺼번에 활성화되고 번인 전압(VBL)이 번인 전압 인가 라인(11, 12)을 통해 상기 프리차져에 인가되고, 프리차져가 상기 번인 전압을 비트라인들에 공급한다. 이때, 비트라인(BL)(13)에는 제1 번인 전압(VBL_ODD)이 인가되며, 상보적 비트라인(BLB)(14)에는 제2 번인 전압(VBL_EVEN)이 인가된다. 따라서, 상기 비트라인(13)에 연결된 메모리 셀(16)에는 제1 번인 전압(VBL_ODD)이 가해지고, 다른 센스 증폭기 블럭의 상보적 비트라인(14)에 연결된 메모리 셀(17)에는 제2 번인 전압(VBL_EVEN)이 가해질 수 있다. 예를 들어, 상기 제1 번인 전압(VBL_ODD)은 전원전압(VDD)이고, 상기 제2 번인 전압(VBL_EVEN)은 기준전압(VSS)일 수 있다. 상기 셀들(16, 17) 사이에 물리적 결함(예를 들어 bridge)이 있을 때, 인가되는 번인 전압들의 전압차가 크다면 그러한 결함이 드러난다. 그러나 메모리 셀(16, 18)에는 같은 번인 전압이 인가되므로 상기 두 메모리 셀(16, 18) 사이에 물리적 결함이 있더라도 그러한 결함을 찾을 수 없다.
비트라인 사이에도 물리적 결함(예를 들어 bridge)이 있을 수 있다. 비트라인(13)에 높은 번인 전압이 가해지고, 상보적 비트라인(14)에 낮은 번인 전압이 가해지면 두 비트라인들(13, 14) 사이의 번인 전압 차이로 인해 그러한 결함들이 드러난다. 그러나 비트라인(13)과 이웃하는 비트라인(15) 사이에는 번인 전압 차이가 없기 때문에 결함이 있더라도 찾을 수 없다.
한국특허공개번호 제1999-0048397호(1999년 7월 5일) "인접 칼럼간에 서로 다른 스트레스 전위를 인가하는 수단을 구비한 메모리 장치"는 폴디드 비트라인 방식의 셀 어레이에서 동일한 워드라인에 연결된 셀들에 다른 번인 스트레스 전압을 인가할 수 있는 방법을 개시하고 있다. 종래의 폴디드 비트라인 방식에서는 센스 증폭기 컬럼마다 각각 프리차지 전압 인가 라인을 구비하고 이를 하나로 연결하여 프리차지 전압을 동시에 인가하였다. 상기 공개특허 제1999-0048397호는 폴디디 비트라인 방식의 셀 어레이에 기존에 구비된 각각의 프리차지 전압 인가 라인에 각각 다른 번인 스트레스 전압을 인가하는 것에 불과하며, 오픈 비트라인 방식의 셀 어레이에는 적용할 수 없었다.
본 발명의 목적은 번인 테스트 시에 이웃하는 비트라인에 연결된 셀들에 각기 다른 전압을 인가할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 목적은 반도체 메모리 장치의 번인 테스트 시에 이웃하는 비트라인에 연결된 셀들에 각기 다른 전압을 인가할 수 있는 번인 테스트 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 로우 디코더, 메모리 셀 어레이, 및 제어회로를 포함한다. 상기 메모리 셀 어레이는 상기 로우 디코더에 연결된 복수의 워드라인, 복수의 비트라인, 상기 복수의 워드라인과 비트라인의 교차지점에 각각 형성되는 복수의 메모리 셀, 복수의 센스 증폭기 블록 및 상기 복수의 센스 증폭기 블록에 소정의 순서대로 반복적으로 각각 연결되는 복수의 번인 전압 인가 라인들을 포함하는 오픈 비트라인(open bit-line) 방식의 메모리 셀 어레이이다. 상기 제어회로는 번인 테스트를 할 수 있도록 상기 로우 디코더 및 상기 메모리 셀 어레이를 제어한다. 상기 메모리 셀 어레이 내의 상기 번인 전압 인가 라인 들은 번인 테스트 시에 적어도 두 개의 서로 다른 번인 전압을 공급받을 수 있다. 또한, 상기 메모리 셀 어레이 내의 서로 마주하는 센스 증폭기 블록에 연결되는 번인 전압 인가 라인들은 번인 테스트 시에 서로 다른 번인 전압을 공급받을 수 있다. 나아가, 상기 복수의 번인 전압 인가 라인들은 두 개이고, 상기 복수의 센스 증폭기 블록들은 상기 번인 전압 인가 라인들과 교대로 연결될 수 있다.
상기 제어회로는 상기 로우 디코더가 상기 워드라인을 교대로 활성화하도록 제어할 수 있다.
상기 센스 증폭기 블록은 소정의 전압을 인가받고 프리차지 신호에 따라 비트라인들을 상기 소정의 전압으로 프리차지하는 프리차지 회로를 포함하며, 번인 테스트 시에 상기 프리차지 회로가 상기 번인 전압 인가 라인으로부터 상기 소정의 전압을 공급받아 비트라인들에 인가할 수 있다.
실시예에 따라, 상기 센스 증폭기 블록은 비트라인들의 전압 레벨을 동일하게 하는 등화기를 포함하며, 번인 테스트 시에 상기 등화기가 상기 번인 전압 인가 라인으로부터 번인 전압을 공급받아 상기 비트라인들에 인가할 수도 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 번인 테스트 방법은, 오픈(open) 비트라인 방식의 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서, 복수의 번인 전압 인가 라인들에 적어도 두 개 이상의 서로 다른 번인 전압들을 인가하는 단계; 및 상기 복수의 번인 전압 인가 라인들과 순서대로 번갈아 연결되는 복수의 센스 증폭기 블록을 이용하여 비트라인들에 상기 번인 전압들을 각각 인가하는 단계를 포함한다. 상기 번인 테스트 방법은 상기 메모리 셀 어레이의 워 드라인들을 교대로 활성화하는 단계를 더 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치 내의 메모리 셀 어 레이의 회로도이다. 도 2를 참조하면, 도 1과 마찬가지로 메모리 셀 어레이(20)는 오픈 비트라인 방식이며, 센스 증폭기 컬럼(23)과, 상기 센스 증폭기 컬럼(23)을 중심으로 양쪽에 배치된 메모리 셀들(23)을 포함한다. 센스 증폭기 컬럼(23)은 복수의 센스 증폭기 블록(S/A Block)을 포함한다.
상기 메모리 셀 어레이는 상기 센스 증폭기 컬럼(23)을 따라 배치되는 제1 및 제2 번인 전압 인가 라인들(21, 22)을 포함한다. 상기 제1 번인 전압 인가 라인(21)과 제2 번인 전압 인가 라인(22)은 교대로 센스 증폭기 블록과 연결된다. 예를 들어, 상기 제1 번인 전압 인가 라인(21)이 홀수번째 센스 증폭기 블록(24)에 연결되면, 상기 제2 번인 전압 인가 라인(22)은 짝수번째 센스 증폭기 블록(25)에 연결된다. 이때, 서로 마주보는 센스 증폭기 블록 사이에 배치된 메모리 셀들에 다른 번인 전압이 인가될 수 있도록, 서로 마주 보는 센스 증폭기 블록에는 서로 다른 번인 전압이 인가된다. 예를 들어, 서로 마주 보는 센스 증폭기 블록(24, 24-1)은 각각 다른 번인 전압 인가 라인(21, 22)과 연결되어 서로 다른 번인 전압(VBL_T, VBL_B)을 인가받는다.
상기 제1 및 제2 번인 전압 인가 라인들(21, 22)은 번인 테스트의 테스트 패턴에 따라 서로 다른 번인 전압이 인가될 수 있도록 전기적으로 분리된다.
실시예에 따라 상기 메모리 셀 어레이는 세 개 이상의 번인 전압 인가 라인들을 포함할 수도 있다. 예를 들어, 메모리 셀 어레이가 네 개의 번인 전압 인가 라인들을 포함하는 경우라면 번인 전압 인가 라인은 네 개의 센스 증폭기 블록마다 한번씩 각 센스 증폭기 블록에 연결될 것이다. 최대 네 가지의 다른 번인 전압을 인가할 수 있으므로 다양한 번인 테스트를 수행할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 상세도이다. 도 3을 참조하여 번인 테스트시 도 2의 메모리 셀 어레이의 동작을 설명한다. 각각의 센스 증폭기 블록(39)은 센스 증폭기(S/A)(391) 및 프리차져(P/C)(392)를 포함한다. 상기 프리차져(392)는 프리차지 신호(PEQB)에 따라 상기 프리차쳐(392)에 연결된 비트라인 쌍(BL, BLB)의 전위를 서로 등화(equalization)하는 회로이다. 이때, 등화된 비트라인 쌍(BL, BLB)의 전위는 상기 번인 전압 인가 라인(31, 32)에 인가되는 번인 전압(VLB_T, VBL_B)에 의해 결정된다. 반도체 메모리 회로가 정상 동작할 때에는 상기 번인 전압 인가 라인(31, 32)은 프리차지 전압을 인가하는 용도로 이용될 수 있다. 즉, 상기 프리차져(392)는 상기 비트라인 쌍(BL, BLB)의 전위를 상기 번인 전압 인가 라인에 인가되는 전압으로써 충전한다.
번인 테스트가 시작되면 전체 워드라인(WL0, WL1, WL2, WL3)이 활성화된다. 상기 프리차지 신호(PEQB)에 따라 비트라인 쌍(33, 34)은 서로 등전위가 되며, 번인 전압 인가 라인(31, 32)과 전기적으로 연결된다. 상기 번인 전압 인가 라인들(31, 32)에는 교대로 다른 번인 전압들(VBL_T, VBL_B)이 인가된다. 따라서, 홀수번째 센스 증폭기 블록에서 연장되는 비트라인들(33, 34)은 제1 번인 전압(VBL_T)으로 충전되며, 짝수번째 센스 증폭기 블록에서 연장되는 비트라인(35)은 제2 번인 전압(VBL_B)으로 충전될 수 있다.
비트라인 사이에서는 브리지(bridge)와 같은 물리적인 결함이 발생할 수 있다. 특히 비트라인들의 간격이 상대적으로 좁은 센스 증폭기 블록 영역에서 물리적 결함이 상대적으로 더 쉽게 생길 수 있다. 셀 영역에서 비트라인(33)과 상보적 비트라인(34-1)사이의 물리적 결함은 각 비트라인들(33, 34-1)에 서로 다른 번인 전압들(VBL_T, VBL_B)이 각각 인가되므로 찾아낼 수 있다. 비트라인(33)과 다른 비트라인(35) 사이의 물리적 결함도 각 비트라인들(33, 35)에 각각 서로 다른 번인 전압(VBL_T, VBL_B)이 인가되므로 찾을 수 있다.
메모리 셀 사이에서도 브리지와 같은 물리적 결함이 발생할 수 있다. 메모리 셀 사이의 결함도 비트라인 사이의 결함을 찾는 방법과 마찬가지 방법으로 찾을 수 있다.
번인 테스트 시에, 홀수번째 센스 증폭기 블록에서 연장되는 비트라인들에 연결된 메모리 셀들에는 상대적으로 높은 제1 번인 전압을 인가하여 데이터"1"을 기록(H)하였다면, 짝수번째 센스 증폭기 블록에서 연장되는 비트라인들에 연결된 메모리 셀들에는 상대적으로 낮은 제2 번인 전압을 인가하여 데이터"0"을 기록(L)한다.
구체적으로, 같은 워드라인에 연결되어 있는 인접한 세 개의 메모리 셀들(36,37,38) 중에, 메모리 셀(36)과 메모리 셀(38)은 높은 비트라인 전압을 인가할 때 데이터"1"이 저장되는 방식(true)이며, 메모리 셀(37)은 낮은 비트라인 전압을 인가할 때 데이터"1"이 저장되는 방식(complement)이다. 상기 메모리 셀(36) 및 메모리 셀(37)은 서로 다른 번인 전압 인가 라인에 연결되어 있으므로 용이하게 서로 다른 번인 전압에 의해 기록될 수 있고, 번인 테스트시 상기 두 메모리 셀(36, 37) 사이의 결함이 쉽게 드러날 수 있다. 상기 메모리 셀(36) 및 메모리 셀(38)은 같은 센스 증폭기 컬럼에 연결되어 있고 같은 데이터 저장 방식(data topology)을 가지지만, 서로 다른 번인 전압 인가 라인으로부터 서로 다른 번인 전압을 각각 인가받을 수 있으므로 상기 두 메모리 셀(36, 38) 사이의 결함이 쉽게 드러나게 된다.
실시예에 따라 번인 테스트 시에 상기 메모리 셀 어레이의 워드라인을 동시에 활성화하지 않고 교대로 활성화 할 수도 있다. 이 경우, 이웃하는 워드라인들에 각각 연결된 셀들 사이의 물리적 결함을 찾아낼 수도 있다. 따라서 더 다양한 테스트 패턴을 적용할 수 있다.
도 4는 도 2의 메모리 셀 어레이의 다른 상세한 회로도이다. 도 4를 참조하면, 도 3과 달리 번인 전압 인가 라인(41, 42)은 프리차져(P/C)(44)가 아닌 별도의 등화기(E/Q)(43)에 연결되고, 번인 신호(BIE)에 따라 번인 전압(VBL_T, VBL_B)으로 번인 테스트를 수행한다. 도 4의 회로의 나머지 부분의 동작은 도 3의 경우와 실질적으로 동일하므로 설명을 생략한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 5를 참조하면, 반도체 메모리 장치(50)는 도 2의 메모리 셀 어레이(memory cell array)(51), 로우 디코더(row decoder)(52), 칼럼 디코더(column decoder)(53), 입/출력회로(input/output circuit)(54), 제어회로(control circuit)(55) 및 번인 전압 핀(burn-in voltage pad)(56, 57)을 포함한다. 상기 번인 전압 핀(56,57)은 번인 테스트 장치(미도시)로부터 번인 전압(VBL_T, VBL_B)을 입력받아 메모리 셀 어레이(51)에 인가한다. 상기 제어회로(55)는 번인 테스트를 수행할 수 있도록 상기 메모리 셀 어레이(51), 로우 디코더(52)를 제어한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 고용량을 위해 오픈 비트라인 방식을 채택하였고, 비트라인에 번갈아가며 다른 번인 전압을 인가할 수 있도록 번인 전압 인가 라인을 더 구비한다.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 인접하는 비트라인들 사이에 생긴 물리적 결함과, 동일한 워드라인에 연결된 셀들 중 같은 데이터 저장 방식을 가지는 인접하는 셀들 사이에 생긴 브리지 등의 물리적 결함을 가려낼 수 있다.

Claims (9)

  1. 로우 디코더;
    상기 로우 디코더에 연결된 복수의 워드라인, 복수의 비트라인, 상기 복수의 워드라인과 비트라인의 교차지점에 각각 형성되는 복수의 메모리 셀, 복수의 센스 증폭기 블록 및 상기 복수의 센스 증폭기 블록에 소정의 순서대로 반복적으로 각각 연결되는 복수의 번인 전압 인가 라인들을 포함하는 오픈 비트라인(open bit-line) 방식의 메모리 셀 어레이; 및
    번인 테스트를 할 수 있도록 상기 로우 디코더 및 상기 메모리 셀 어레이를 제어하는 제어회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이 내의 상기 번인 전압 인가 라인들은 번인 테스트 시에 적어도 두 개의 서로 다른 번인 전압을 공급받는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 메모리 셀 어레이 내의 서로 마주하는 센스 증폭기 블록에 연결되는 번인 전압 인가 라인들은 번인 테스트 시에 서로 다른 번인 전압을 공급받는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 복수의 번인 전압 인가 라인들은 두 개이고,
    상기 복수의 센스 증폭기 블록들은 상기 번인 전압 인가 라인들과 교대로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제어회로는 상기 로우 디코더가 상기 워드라인을 교대로 활성화하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 센스 증폭기 블록은 소정의 전압을 인가받고 프리차지 신호에 따라 비트라인들을 상기 소정의 전압으로 프리차지하는 프리차지 회로를 포함하며, 번인 테스트 시에 상기 프리차지 회로가 상기 번인 전압 인가 라인으로부터 상기 소정의 전압을 공급받아 비트라인들에 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 센스 증폭기 블록은 비트라인들의 전압 레벨을 동일하게 하는 등화기를 포함하며, 번인 테스트 시에 상기 등화기가 상기 번인 전압 인가 라인으로부터 번인 전압을 공급받아 상기 비트라인들에 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 오픈(open) 비트라인 방식의 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서,
    복수의 번인 전압 인가 라인들에 적어도 두 개 이상의 서로 다른 번인 전압 들을 인가하는 단계; 및
    상기 복수의 번인 전압 인가 라인들과 순서대로 번갈아 연결되는 복수의 센스 증폭기 블록을 이용하여 비트라인들에 상기 번인 전압들을 각각 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 번인 테스트 방법
  9. 제8항에 있어서, 상기 번인 테스트 방법은 상기 메모리 셀 어레이의 워드라인들을 교대로 활성화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 번인 테스트 방법.
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