KR19980043517A

KR19980043517A - 웨이퍼 번인 테스트회로

Info

Publication number: KR19980043517A
Application number: KR1019960061403A
Authority: KR
Inventors: 최원재
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-12-03
Filing date: 1996-12-03
Publication date: 1998-09-05

Abstract

본 발명은 반도체 메모리 장치의 웨이퍼 번인 테스트회로에 관한 것으로, 본 발명의 목적은 하나의 패드를 통해 입력되는 신호에 응답하여 전 메모리 셀들을 테스트할 수 있는 웨이퍼 번인 테스트회로를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 웨이퍼 번인 테스트회로는 패드를 통해 인가되는 외부 웨이퍼 번인 활성화신호를 소정시간 지연하여 내부 웨이퍼 번인 활성화신호를 출력하는 버퍼와; 상기 내부 웨이퍼 번인 활성화신호에 응답하여 다양한 데이타 패턴을 형성하기 위하여, 각 비트라인들에 제1레벨과 제2레벨의 전압을 인가하고, 각 워드라인에는 로우 디코딩신호를 인가하는 제어부로 구성됨을 특징으로 한다.

Description

웨이퍼 번인 테스트회로

본 발명은 반도체 메모리 장치의 웨이퍼 번인 테스트회로에 관한 것으로, 특히 하나의 패드를 통해 입력되는 신호에 응답하여 다양한 데이타 패턴을 형성할 수 있는 웨이퍼 번인 테스트회로에 관한 것이다.

통상적으로, 반도체 소자를 테스트하는데 있어 신뢰성 검증을 위하여 동작전압보다 높은 전압과 높은 온도에서 반도체 소자 내부적으로 발생될 수 있는 여러가지 불량사항들 예를 들면, 비트라인들간의 브리지(Bridge), 워드라인간의 브리지, 스토리지 폴리(Storage Poly)층간의 브리지, 셀 스트레스, 스토리지 폴리 스트레스를 웨이퍼상태에서 진행하는 웨이퍼 번인 방법이 있다. 이러한 테스트를 진행하기 위해 현재까지 구현된 방법에서는 다수개의 제어핀을 사용하여 테스트를 진행하도록 되어 있다. 그러나 현재 사용되고 있는 테스트 장비의 경우 최대로 컨트롤할 수 있는 핀의 수가 한정되어 있어 일정수 이상의 제어핀을 가질 경우 테스트가 불가능하게 된다.

현재 반도체 소자의 추세에 있어 다양한 포트 즉 제어핀을 구비한 반도체 소자로의 진행이 이루어지고 있는데 현재와 같은 웨이퍼 번인 테스트 방법으로 갈 경우 테스트시 가져야할 제어핀이 증가하여 극단적인 경우 테스트를 할 수 없을 경우가 발생될 수 있다. 위와 같은 문제에 있어 반도체 소자내의 전반적인 테스트 회로를 변경하지 않는다면 결국 이를 해결할 수 있는 새로운 장비의 창출로 반도체 소자의 생산 단가를 증가시킬 수 있는 문제가 있다. 또한 다양한 제어핀으로 인하여 반도체 소자의 설계자와 테스트를 진행하는 엔지니어와의 의사소통(제어핀의 제어방법에 대해)이 원할하게 이루어지지 않는 문제도 야기시킬수 있다.

전술한 문제점을 해결하기 위한 본 발명의 목적은 하나의 패드를 통해 입력되는 신호에 응답하여 전 메모리 셀들을 테스트할 수 있는 웨이퍼 번인 테스트회로를 제공함에 있다.

도 1은 본 발명의 실시예에 따라 구현되는 웨이퍼 번인 테스트회로를 나타낸 도면이다.

전술한 목적을 달성하기 위한 기술적 사상에 따르면, 웨이퍼 번인 테스트회로는 패드를 통해 인가되는 외부 웨이퍼 번인 활성화신호를 소정시간 지연하여 내부 웨이퍼 번인 활성화신호를 출력하는 버퍼와; 상기 내부 웨이퍼 번인 활성화신호에 응답하여 다양한 데이타 패턴을 형성하기 위하여, 각 비트라인들에 제1레벨과 제2레벨의 전압을 인가하고, 각 워드라인에는 로우 디코딩신호를 인가하는 제어부로 구성됨을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 1은 본 발명의 실시예에 따라 웨이퍼 번인 테스트를 하기 위해 요구되는 제어회로를 나타낸 도면이다.

도 1을 참조하면, 실제 웨이퍼 번인 테스트에서 불량상태를 검증하거나 스트레스 조건을 구현하는데 있어 반도체 소자의 셀 데이타 패턴과 이의 순서는 정해져 있으므로 이를 외부에서 로우 어드레스 및 다양한 제어 핀을 사용하여 진행할 필요없이 반도체 소자 내부에서 진행방향에 맞게 제어회로를 구비하도록 일종의 프로그램 테스트로 사용하고자 한다. 즉 표 1 내지 표 3에 도시된 것과 같이, 진행단계(S1에서 부터 S7까지의 7가지 진행단계)에 따라 로우 어드레스의 진행순서가 0,1,2,3,2,3,모두발생과 동일할때 반도체 소자의 셀 데이타 패턴은 0,1,0,1,1,0의 순서를 갖고 로우 어드레스가 전부 발생하였을때는 비트라인 센싱이라는 순서로 진행하게 된다. 각 진행순서는 한번에 하나씩 이루어진다. 즉 S1 단계에서 로우어드레스 0이 선택될때 셀 데이타에 0을 쓰고, S2 단계에서는 로우 어드레스 1이 선택되면서 이전에 쓰여진 셀 데이타 0은 보존되고 로우어드레스 1에 1을 쓰게 된다. 이러한 방법은 S6 단계까지 지속되며 S7 단계에서는 모든 로우 어드레스를 발생시켜 비트라인과 셀 스트레스, 여타의 회로의 스트레스를 가하기 위해 센싱 동작에 진입하게 된다. 이러한 셀 데이타 패턴의 순서와 어드레스 발생순서는 상기와 다른 방법으로 진행될 수 있다.

단계	로우 어드레스에 따른 셀 데이터의 변화	로우 어드레스의 변화
단계	0	로우 어드레스의 변화	1	2	3
S1	0				0
S2	0	1			1
S3	0	1	0		2
S4	0	1	0	1	3
S5	0	1	1	1	2
S6	0	1	1	0	3
S7	센 싱 단 계	ALL

단계	3 비트 카운터의 출력
단계	A	B	C
S1	0	0	1
S2	0	1	0
S3	0	1	1
S4	1	0	0
S5	1	0	1
S6	1	1	0
S7	1	1	1

로우 어드레스	2 비트 카운터의 출력
로우 어드레스	E	F
0	0	0
1	0	1
2	1	0
3	1	1

상기 표 1 내지 표 3에서와 같은 테스트 진행순서를 구현하고자 도 1의 블럭도에서는 모든 동작의 시작과 끝을 제어하는 웨이퍼 번인 인에이블신호 WBE가 외부 입력핀을 통해 입력되고, 이 신호 WBE에 의해 다른 여타의 회로(로우 어드레스 코딩(Coding)이 이루어지기 까지 필요한 회로 그룹)의 동작 시간을 보장해 주기 위한 버퍼(101)와, 이 버퍼(101)의 출력신호를 입력으로 하는 3비트 카운터(102, 표 2에서와 같이 진행단계가 7단계이므로 이에 필요한 각 단계의 정보를 이진수 000에서 111까지 8개중 7개를 사용하고자 하는 카운터)와, 버퍼(101)의 출력신호와 상기 3비트 카운터(102)의 출력신호 A, B, C를 입력으로 하여 모든 로우 어드레스를 발생시키는데 필요한 신호를 발생시키는 어드레스 제어부(103)와, 상기 버퍼(101)의 출력신호에 응답하여 로우 어드레스를 발생시키는 2비트 카운터(104, 로우 어드레스 0,1,2,3 즉 4가지의 이므로 이진수 00으로 부터 11까지 출력시키는 카운터)와, 상기 3비트 카운터(102)의 출력신호 A,B,C를 입력으로 하는 제1논리단(106)제6논리단((111)과, 이 논리단들(106)(111)의 각 출력단으로 부터 제공되는 신호의 제어를 받아 동작하는 트랜지스터들 T1T6로 구성된다. 이 트랜지스터들중 T1, T3, T6은 엔모오스 트랜지스터로서, 비트라인과 접지전원사이에 채널이 직렬로 접속되며, 게이트를 통해 대응되는 상기 제1,3,6논리단(106,108,111)으로 부터 제공되는 신호를 인가받는다. 그리고 상기 트랜지스터들중 T2, T4, T5는 피모오스 트랜지스터로서, 전원전압과 비트라인사이에 채널이 직렬로 접속되며, 게이트를 통해 대응되는 상기 제2,3,5논리단(107,109,110)으로 부터 제공되는 신호를 인가받는다.

또한, 상기 어드레스 제어부(103)의 출력신호와 상기 2비트 카운터(104)의 출력신호 E, F를 입력으로 하여 워드라인에 인가되는 로우 어드레스를 출력하는 로우 디코더(105)를 구비한다.

도 1을 참조하여 동작 상태를 살펴보면, 웨이퍼 번인 활성화신호 WBE가 하이레벨로써 활성화되면, 상기 3비트 카운터(102)에서는 초기에 설정된 값인 A=0, B=0, C=1을 발생시켜 각 논리단들(106)(111)의 입력단자에 제공된다. 이때, 이 논리단들(106)(111)중 제1논리단(106)의 출력이 하이레벨의 신호이므로 엔모오스 트랜지스터 T1을 통해 비트라인을 접지상태로 천이시키고, 또한 상기 웨이퍼 번인 활성화신호 WBE에 의해 상기 2비트 카운터(104)를 동작시켜 초기상태인 E=0, F=0을 로우 어드레스 디코더(105)에 인가하여 로우어드레스를 발생시킨다. 이때, 상기 어드레스 제어부(103)는 상기 3비트 카운터(102)가 모두 전원전압 상태일 경우에만 동작하므로 현 시점에서는 동작되지 않는다. 0번째 어드레스에 의해 발생된 로우 어드레스는 상기 엔모오스 트랜지스터 T1을 통해 접지전원과 연결되어 있는 비트라인들을 통해 워드라인과 연결된 모든 메모리 셀들의 데이타를 논리레벨 0으로 만들어 준다. 이러한 라이트(Write)동작이 종료된후 상기 웨이퍼 번인 활성화신호 WBE가 로우레벨로 천이하면서 각각의 카운터들(102,104)은 다음 어드레스와 메모리 셀의 데이타 상태를 위해 준비되어진다. 전술한 동작에 의해 단계 S6까지 진행된 후 마지막 동작인 센싱동작은 상기 3비트 카운터(102)의 출력인 A.B.C가 모두 하이레벨인 구간에서 상기 어드레스 제어부(103)의 출력이 하이레벨로 천이하여 로우 어드레스 디코더(105)를 통해 모든 워드라인을 활성화시킨다. 이때 3비트 카운터(102)의 출력인 A,B,C는 논리단들(106)(111)을 통해 트랜지스터들 T1T6의 동작을 차단시킨다. 이러한 일련의 동작이 종료된후 파워를 오프시킴으로써 내부의 모든 내부회로를 리셋시키게 된다.

전술한 바와 같이, 본 발명은 하나의 패드를 통해 입력되는 신호에 응답하여 전 메모리 셀들을 테스트할 수 있는 이점을 가진다.

Claims

웨이퍼 번인 테스트회로에 있어서:

패드를 통해 인가되는 외부 웨이퍼 번인 활성화신호를 소정시간 지연하여 내부 웨이퍼 번인 활성화신호를 출력하는 버퍼와,

상기 내부 웨이퍼 번인 활성화신호에 응답하여 다양한 데이타 패턴을 형성하기 위하여, 각 비트라인들에 제1레벨과 제2레벨의 전압을 인가하고, 각 워드라인에는 로우 디코딩신호를 인가하는 제어부로 구성됨을 특징으로 하는 웨이퍼 번인 테스트회로.
제1항에 있어서, 상기 버퍼는 2의 배수의 인버어터들로 이루어진 회로임을 특징으로 하는 웨이퍼 번인 테스트회로.
제1항에 있어서, 상기 제어부는

상기 내부 웨이퍼 번인 활성화신호를 입력으로 하는 제1카운터와, 상기 제1카운터의 출력에 응답하여 상기 비트라인들에 제1레벨의 전압과 제2레벨의 전압을 인가하는 논리회로부와, 상기 내부 웨이퍼 번인 활성화신호와 상기 제1카운터의 출력신호를 입력으로 하여 상기 제1카운터의 출력신호가 모두 제1레벨일 경우 제1레벨의 출력신호를 제공하는 어드레스 제어부와, 상기 내부 웨이퍼 번인 활성화신호를 입력으로 하는 제2카운터와, 상기 어드레스 제어부의 출력신호와 상기 제2카운터의 출력신호를 입력으로 하여 상기 로우 디코딩신호를 제공하는 로우 어드레스 버퍼로 구성됨을 특징으로 하는 웨이퍼 번인 테스트회로.
제3항에 있어서, 상기 제1카운터는 3비트의 카운터로써 논리조합된 7단계의 출력신호 제공하는 회로임을 특징으로 하는 웨이퍼 번인 테스트회로.
제4항에 있어서, 상기 논리회로부는 상기 제1카운터로 부터 출력되는 신호들중 6단게의 출력신호를 각기 입력으로 하는 논리단들과, 이 논리단들의 출력단자와 각기 게이트가 접속되고 비트라인과 상기 제1레벨의 전압사이 및 비트라인과 상기 제2레벨의 전압사이에 채널이 직렬로 접속되는 트랜지스터들로 구성됨을 특징으로 하는 웨이퍼 번인 테스트회로.
제3항에 있어서, 상기 제1카운터는 2비트의 카운터로써 논리조합된 4단계의 출력신호 제공하는 회로임을 특징으로 하는 웨이퍼 번인 테스트회로.
제3항에 있어서, 상기 제1레벨이 하이레벨일때 상기 제2레벨은 로우레벨임을 특징으로 하는 웨이퍼 번인 테스트회로.