JPH10332797A - 半導体装置 - Google Patents

半導体装置

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JPH10332797A
JPH10332797A JP9139992A JP13999297A JPH10332797A JP H10332797 A JPH10332797 A JP H10332797A JP 9139992 A JP9139992 A JP 9139992A JP 13999297 A JP13999297 A JP 13999297A JP H10332797 A JPH10332797 A JP H10332797A
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Abstract

(57)【要約】 【課題】スーパボルテージによるテストモードでのテス
ト時に、確実にテストモードにエントリしていることを
保証すると共に、内部回路のトランジスタの破壊要因を
除去する。 【解決手段】スーパボルテージ判定信号ＳＶＴの供給に
応答してテストモードを選択し所定のテストモードを設
定するテストモードエントリ信号ＴＥＳＴ１等を出力す
ると共にスーパボルテージ確認信号ＳＴＥを出力するテ
ストモード選択回路３Ａと、スーパボルテージ確認信号
ＳＴＥの供給に応答してスーパボルテージ判定信号ＳＶ
Ｔとリード／ライト信号ＲＷＢＳＴ／Ｎとのいずれか一
方を選択したセレクタ信号ＯＵＴＴ／Ｎを出力するセレ
クタ回路４とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に自己機能点検用のテストモードを有する半導体記憶
装置などの半導体装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、例えばメ
モりの場合、通常の書込，読出動作の他に、回路が正常
であるか否かの自己機能点検のためのテストを実施する
テストモードを有し、必要に応じてこのテストモードに
切り替えるすなわちエントリすることができる。
【０００３】従来のこの種の半導体装置のテストモード
エントリを制御するテストモードエントリ回路の部分の
一例をブロックで示す図４を参照すると、この従来の半
導体装置は、外部入力端子であるＡ１１ピンＴ１からの
入力信号ＳＩの供給に応答してテスト判定信号ＳＶＴを
出力するスーパボルテージ判定回路１と、入力信号ＳＩ
の供給に応答してアドレス信号Ｘ１１を出力するアドレ
ス初段回路２と、テスト判定信号ＳＶＴとテストモード
選択アドレスＡＫの入力に応答してテストモードを選択
し対応のテストモードエントリ信号ＴＥＳＴ１，ＴＥＳ
Ｔ２，・・・を出力するテストモード選択回路３とを備
える。
【０００４】次に、図４及び通常動作の書込・読出時及
びテストモードエントリ時の各動作波形をそれぞれタイ
ムチャートで示す図５（Ａ），（Ｂ）を参照して、従来
の半導体装置の動作について説明すると、まず、図５
（Ａ）に示す通常動作では、最初に、行アドレスストロ
ーブ信号ＲＡＳＢをＨレベルからＬレベルにして活性化
し、その時に設定されたアドレスＡＤＤを行アドレスＸ
Ａとして内部回路で取り込み、ラッチする。次に、列ア
ドレスストローブ信号ＣＡＳＢをＨレベルからＬレベル
にして活性化し、その時に設定されたアドレスＡＤＤを
列アドレスＹＡとして取り込み、ラッチする。
【０００５】列アドレスストローブ信号ＣＡＳＢがＬレ
ベルの活性化状態時に、書込イネーブル信号ＷＥＢがＬ
レベル（活性化状態）であれば書込動作となり、データ
入出力用のＩ／Ｏピン（図示していない）に入力された
データをメモリセル（図示していない）に書き込む。ま
た、信号ＣＡＳＢがＬレベルの活性化状態時に動作イネ
ーブル信号ＯＥＢがＬレベルであれば読出動作となり、
Ｉ／Ｏピンにメモリセルのデータを出力する。
【０００６】次に、図５（Ｂ）に示すテストモードエン
トリ時では、まず、行アドレスストローブ信号ＲＡＳＢ
のＨレベルからＬレベルへの設定前に、列アドレススト
ローブ信号ＣＡＳＢと書込イネーブル信号ＷＥＢとをＬ
レベルに設定しておくＷＥ，ＣＡＳビフォアＲＡＳタイ
ミングＷＣＢＲで実施できる。このほかに、行アドレス
ストローブ信号ＲＡＳＢのＨレベルからＬレベルへの設
定前に、列アドレスストローブ信号ＣＡＳＢをＬレベル
に設定しておく後述のＣＡＳビフォアＲＡＳタイミング
ＣＢＲもある。
【０００７】その後、列アドレスストローブ信号ＣＡＳ
Ｂを再度ＨレベルからＬレベルに設定し、設定されてい
たアドレスＡＤＤを取り込み、ラッチする。ここで設定
されていたアドレスＡＤＤはテストモードの種類を選択
するためのアドレスであり、通常動作時のメモリセルの
選択用のアドレスとは異なる。
【０００８】次に、テストモードエントリ信号の選択ま
での詳細動作について説明すると、半導体装置において
は、通常、入力信号のレベルは、データシート等の使用
マニュアルに記載された最大定格電圧以下である。ま
た、テスト動作時には、通常動作時に誤ってテストモー
ドにエントリすることを防止するため、特定したピンに
上記最大定格以上の電圧信号（以下スーパボルテージ）
を入力し、その電圧を判定したテスト判定信号ＳＶＴの
レベルをテストモード選択に利用する方法を使用してい
る。
【０００９】ここで、前述のスーパボルテージ印加によ
るテストモードエントリは、例えばセル対極のレベルを
変える等の内部の何らかの設定を変えて通常動作をテス
トするというようなテストモードに使用する。一方、製
造工程等における良品／不良品選別等に使用するテスト
モードエントリとしては使用しない。理由として、前者
の場合は、外部データ出力が通常動作と変わらないた
め、誤エントリしないようにスーパボルテージを使用
し、後者の場合は、選別のため確実にエントリしなけれ
ばならないからである。
【００１０】また、前者の場合は、例えば、８つの外部
データ出力ピンのうち１つのピンの出力しか使用しない
というような特別な出力モードとなるため、誤エントリ
していても判断できるからである。一方、後者の場合
は、確実にテストモードにエントリしているかを外部デ
ータ出力の仕方で判断しているからである。
【００１１】スーパボルテージ判定回路１の構成を回路
図で示す図６（Ａ）を参照すると、この回路は、一端が
Ａ１１ピンＴ１に接続し直列接続したダイオード接続の
ＮＭＯＳトランジスタＭ１１〜Ｍ１３と、一端がトラン
ジスタＭ１３の他端に他端が接地電位にそれぞれ接続し
ゲートに電源レベルＶＤの供給を受けた直列接続トラン
ジスタ群から成るクランプ回路１１と、一方の入力がト
ランジスタＭ１３の他端に他方の入力が電源投入判定信
号ＰＯＮの反転信号ＰＯＮＢにそれぞれ接続したＮＡＮ
Ｄ回路Ｇ１１とを備える。
【００１２】図６（Ａ）を参照してスーパボルテージ判
定回路１の動作を説明すると、この図に示す電源投入判
定信号ＰＯＮは、電源立ち上がり時にＨレベルとなり、
電源の立ち上がり後Ｌレベルとなる。クランプ回路１１
は、ＮＡＮＤ回路Ｇ１１の一方の入力である節点Ｎ１１
の電位を電源レベルＶＤに保持する。この回路におい
て、出力であるテスト判定信号ＳＶＴをＨレベルにする
には、節点Ｎ１１の電位を電源レベルとする必要があ
る。Ａ１１ピンＴ１へのスーパボルテージ印加電圧は最
大定格電圧以上であるため、そのレベルを検知するため
にＮＭＯＳトランジスタＭ１１〜Ｍ１３のしきい値電圧
Ｖｔを利用する。この回路では、節点Ｎ１１を電源レベ
ルＶＤにするためには、節点Ｎ１２をＶＤ＋Ｖｔレベル
に、節点Ｎ１３をＶＤ＋２×Ｖｔにしなければならず、
したがって、Ａ１１ピンＴ１にはスーパボルテージとし
て電源レベルＶＤ＋３×Ｖｔ以上の入力レベルを与える
必要がある。
【００１３】次に、テストモード選択回路３の構成を回
路図で示す図６（Ｂ）を参照すると、この回路は、テス
トモード選択アドレスＡＤＫ６，ＡＤＫ７の供給に応答
してテストモードを選択するテストモードデコーダ３１
と、信号φＢによりテスト判定信号ＳＶＴをラッチする
テスト判定信号ラッチ回路３２とを備える。
【００１４】図６（Ｂ）を参照してテストモード選択回
路３の動作について説明すると、この図に示すテストモ
ードエントリ制御信号φＡは、上述したＷＥ，ＣＡＳビ
フォアＲＡＳタタイミングＷＣＢＲ後に再度信列アドレ
スストローブ信号ＣＡＳＢをＨレベルからＬレベルに変
化した時に、それを受けてＨレベルになる。また、信号
φＢは、信号ＲＡＳＢ前の信号ＣＡＳＢの活性化タイミ
ングであるＣＡＳビフォアＲＡＳタイミングＣＢＲで入
力された時にＬレベルとなる信号である。また、テスト
モード選択アドレスＡＤＫ６，ＡＤＫ７はアドレスＡ
６，Ａ７の各々の入力のラッチした信号であり、テスト
モードエントリ制御信号φＡがＨレベルになった時にラ
ッチされる。この、テストモード選択アドレスＡＤＫ
６，ＡＤＫ７の供給に応答して、テストモードデコーダ
３１はＴＥＳＴ１，ＴＥＳＴ２，・・・のいずれか１つ
のテストモードを選択する。
【００１５】各テストモードの選択は、ラッチされたテ
ストモード選択アドレスＡＤＫ６，ＡＤＫ７が入力され
ているデコーダ３１と、テスト判定信号ラッチ回路３２
を経由したテスト判定信号ＳＶＴのレベルと、外部のＡ
１１ピンの入力ＳＩがタイミングＷＣＢＲになっている
かを判定する信号φＡによって決定される。例えば、テ
ストモード選択アドレスＡＤＫ６がＬレベル，ＡＤＫ７
がＬレベル，信号ＳＶＴがＨレベルであり、信号φＡが
Ｈレベルであれば、ＴＥＳＴ１を選択してこのテストを
実施する。
【００１６】以上述べたように、従来の半導体回路は、
スーパボルテージＳＩの印加を必要とするテストモード
を使用する時には、Ａ１１ピンＴ１に最大定格以上の電
圧を印加する。この時スーパボルテージＳＩを供給する
テスタのボード等の負荷による電圧降下や、スーパボル
テージ判定回路１の電圧検出用の直列接続トランジスタ
Ｍ１１〜Ｍ１３のしきい値電圧Ｖｔ等のプロセスのばら
つき等に起因して、スーパボルテージ判定信号ＳＶＴが
Ｈレベルとなるとは限らず誤動作することがあり、目的
のテストを行っているかの確実性が保証できない。
【００１７】さらに近年、低消費化が進み内部電圧を降
圧する製品が増え、また、回路の微細化及び動作の高速
化のために、トランジスタのゲート酸化膜の耐電圧も低
下してきている。したがって、前述のような電圧降下を
考慮して確実にスーパボルテージ判定信号ＳＶＴをＨレ
ベルにするために、最大定格よりはるかに高いスーパボ
ルテージ電圧を印加すると、トランジスタの破壊を発生
させる可能性がある。したがって、所要のスーパボルテ
ージの電圧レベルを正確に把握することが重要である
が、困難である。
【００１８】
【発明が解決しようとする課題】上述した従来の半導体
装置は、スーパボルテージを使用するテストモードでテ
ストを行う時には、スーパボルテージ供給用の外部入力
端子に最大定格以上の電圧を印加するが、この時スーパ
ボルテージを供給するテスタのボード等の負荷による電
圧降下や、電圧検出用の直列接続トランジスタのしきい
値電圧等のプロセスのばらつき等に起因して、スーパボ
ルテージ判定信号の発生が不確実であり、目的のテスト
を行っているかの確実性が保証できないという欠点があ
った。
【００１９】さらに近年、低消費化が進み内部電圧を降
圧する製品が増え、また、回路の微細化及び動作の高速
化のためトランジスタのゲート酸化膜の耐電圧も低下し
てきているので、これらの電圧降下を考慮して確実にス
ーパボルテージ判定信号ＳＶＴを発生するよう高電圧の
スーパボルテージを印加するとトランジスタの破壊を生
じる可能性があり、所要のスーパボルテージの電圧レベ
ルを正確に把握することが困難であるという欠点があっ
た。
【００２０】本発明の目的は、スーパボルテージを使用
するテストモードでテストを行う時に、確実にテストモ
ードにエントリしていることを保証すると共に、内部回
路のトランジスタの破壊要因を除去した半導体装置を提
供することにある。
【００２１】
【課題を解決するための手段】本発明の半導体装置は、
自己機能点検用のテストモードを有し入力端子に電源電
圧より高い電圧であるスーパボルテージを印加すること
によりこのスーパボルテージの印加を検出しスーパボル
テージ判定信号を出力するスーパボルテージ判定回路を
含み前記テストモードに切り替えるテスト制御手段を備
える半導体装置において、前記テスト制御手段が、前記
スーパボルテージ判定信号の供給に応答してテストモー
ドを選択し所定のテストモードを設定するテストモード
エントリ信号を出力すると共にスーパボルテージ確認信
号を出力するテストモード選択回路と、前記スーパボル
テージ確認信号の供給に応答して前記スーパボルテージ
判定信号と入力データ信号とのいずれか一方を選択した
セレクタ信号を出力するセレクタ回路とを備えて構成さ
れている。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図１
５と共通の構成要素には共通の参照文字／数字を付して
同様にブロックで示す図１を参照すると、この図に示す
本実施の形態の半導体装置は、従来と共通のスーパボル
テージ判定回路１と、アドレス初段回路２とに加えて、
テスト判定信号ＳＶＴとテストモード選択アドレスＡＫ
の入力に応答してテストモードを選択し従来と共通の対
応のテストモードエントリ信号ＴＥＳＴ１，ＴＥＳＴ
２，・・・を出力すると共にスーパボルテージ確認信号
ＳＴＥを出力するテストモード選択回路３Ａと、スーパ
ボルテージ確認信号ＳＴＥのレベルに応答してスーパボ
ルテージ判定信号ＳＶＴとリード／ライト信号ＲＷＢＳ
Ｔ／Ｎとを切り替えて相補のセレクタ信号ＯＵＴＴ／Ｎ
を出力するセレクタ４と、信号ＯＵＴＴ／Ｎをバッフア
リングして出力データとして外部Ｉ／ＯピンＴ２に出力
するデータアウトバッフア５とを備える。
【００２３】セレクタ４の詳細構成を回路図で示す図２
を参照すると、この回路は、スーパボルテージ確認信号
ＳＴＥのレベルに応答して相補のリード／ライト信号Ｒ
ＷＳＴ／Ｎ及び信号ＳＶＴの各々の導通／遮断動作を行
うトランスフアゲートＴＧ４１〜ＴＧ４３と、トランス
フアゲートＴＧ４１〜ＴＧ４３の出力をラッチし相補の
セレクタ信号ＯＵＴＴ／Ｎの各々を出力するラッチ回路
４１とを備える。
【００２４】次に、図１，図２及びテストモードエント
リ時の各動作波形をそれぞれタイムチャートで示す図３
（Ａ），（Ｂ），（Ｃ）を参照して本実施の形態の動作
について説明すると、本実施の形態では、スーパボルテ
ージ判定信号ＳＶＴのレベルを確認するためのＳＶＴ確
認テストモードを設定して、スーパボルテージ判定信号
ＳＶＴを外部に出力させる。まず、通常動作時には、セ
レクタ４は、入力したメモリセルからの読出データであ
るリード／ライト信号ＲＷＢＳＴ／Ｎとスーパボルテー
ジ判定信号ＳＶＴのうちスーパボルテージ確認信号ＳＴ
ＥのＬレベルに応答してリード／ライト信号ＲＷＢＳＴ
／Ｎを選択してセレクタ信号ＯＵＴＴ／Ｎとして出力す
る。データアウトバッファ５は、セレクタ信号ＯＵＴＴ
／Ｎを出力データとしてＩ／ＯピンＴ２に出力する。
【００２５】セレクタ４は、スーパボルテージ確認信号
ＳＴＥがＬレベルのときは、トランスフアゲートＴＧ４
１，ＴＧ４２が導通状態となり信号ＲＷＢＳＴ／Ｎを選
択してラッチ回路４１に供給し、トランスフアゲートＴ
Ｇ４３が遮断状態となって信号ＳＶＴを阻止する。逆
に、信号ＳＴＥがＨレベルのときは、トランスフアゲー
トＴＧ４３が導通状態となり信号ＳＶＴを選択してラッ
チ回路４１に供給し、トランスフアゲートＴＧ４１，Ｔ
Ｇ４２が遮断状態となって信号ＲＷＢＳＴ／Ｎを阻止す
る。ラッチ回路４１は、選択された方の信号をラッチ
し、動作イネーブル信号ＯＥがＨレベルであればセレク
タ信号ＯＵＴＴ／Ｎとして出力する。
【００２６】最初に、テストモードにエントリする場合
の動作を示す図３（Ａ）を併せて参照すると、まず、Ｓ
ＶＴ確認テストモードにエントリする。これは、スーパ
ボルテージ判定信号ＳＶＴを外部に出力させるために新
たに設けた新規テストモードである。このテストモード
にエントリするために、スーパボルテージの印加を必要
とはしないので確実にエントリする。
【００２７】このエントリによって、スーパボルテージ
確認信号ＳＴＥがＨレベルとなり、スーパボルテージ判
定信号ＳＶＴが接続されているトランスファゲートＴＧ
４３を選択する。
【００２８】この状態で、図３（Ｂ）に示すように、Ａ
１１ピンＴ１にスーパボルテージＶＩの供給を行った状
態で読出しを行うと、スーパボルテージ判定信号ＳＶＴ
がＩ／ＯピンＴ２に出力される。ここで、スーパボルテ
ージ判定信号ＳＶＴがＬレベルであれば、Ｈレベルに変
化するまでＡ１１ピンＴ１の供給するスーパボルテージ
ＶＩの電圧レベルを上げればよい。
【００２９】スーパボルテージ判定信号ＳＶＴがＨレベ
ルに変化したことを確認した後、図３（Ｃ）に示すよう
に、ＳＶＴ確認テストモードを解除する。
【００３０】通常、ＳＶＴ確認テストモードの解除は図
３（Ｃ）のようなＣＢＲリフレッシュまたは、ＲＡＳ信
号のみの入力信号で動作させるＲＯＲ（ＲＡＳオンリー
リフレッシュ）で行うことができる。ＳＶＴ確認テスト
モードを解除し、スーパボルテージ確認信号ＳＴＥをＬ
レベルにした後、図５（Ｂ）に示している従来の半導体
装置と同様のテストモードエントリを行い、目的のテス
トを実施する。この時、印加するスーパボルテージＶＩ
の電圧レベルは前述のＳＶＴ確認テストモード時にスー
パボルテージ判定信号ＳＶＴがＨレベルに変化したこと
を確認した電圧レベルとする。
【００３１】
【発明の効果】以上説明したように、本発明の半導体装
置は、スーパボルテージ確認信号の供給に応答してスー
パボルテージ判定信号と入力データ信号とのいずれか一
方を選択したセレクタ信号を出力するセレクタ回路を備
えることにより、テストモードエントリ時のスーパボル
テージ印加時に上記スーパボルテージ判定信号を外部に
出力させ、そのレベルを確認することにより、目的とす
るテストの実施の確認ができるという効果がある。
【００３２】また、スーパボルテージ判定信号が有効レ
ベルに遷移する時のスーパボルテージ印加電圧を簡単に
知ることができ、トランジスタ破壊するような過電圧を
印加することなく、プロセスの異なる製品それぞれに対
して、スーパボルテージ印加電圧の正確なレベルを設定
できるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施の形態を示すブロ
ック図である。
【図２】図１のセレクタの詳細な構成を示す回路図であ
る。
【図３】本実施の形態の半導体装置における動作の一例
を示すタイムチャートである。
【図４】従来の半導体装置の一例を示すブロック図であ
る。
【図５】従来の半導体装置における動作の一例を示すタ
イムチャートである。
【図６】 図４のスーパボルテージ判定回路とテストモ
ード選択回路の詳細な構成をそれぞれ示す回路図であ
る。
【符号の説明】
１ スーパボルテージ判定回路 ２ アドレス初段回路 ３，３Ａ テストモード選択回路 ４ セレクタ ５ データアウトバッフア ３１ テストモードデコーダ ３２ テスト判定信号ラッチ回路 ４１ ラッチ回路 ＴＧ４１〜ＴＧ４３ トランスファゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 自己機能点検用のテストモードを有し入
    力端子に電源電圧より高い電圧であるスーパボルテージ
    を印加することによりこのスーパボルテージの印加を検
    出しスーパボルテージ判定信号を出力するスーパボルテ
    ージ判定回路を含み前記テストモードに切り替えるテス
    ト制御手段を備える半導体装置において、 前記テスト制御手段が、前記スーパボルテージ判定信号
    の供給に応答してテストモードを選択し所定のテストモ
    ードを設定するテストモードエントリ信号を出力すると
    共にスーパボルテージ確認信号を出力するテストモード
    選択回路と、 前記スーパボルテージ確認信号の供給に応答して前記ス
    ーパボルテージ判定信号と入力データ信号とのいずれか
    一方を選択したセレクタ信号を出力するセレクタ回路と
    を備えることを特徴とする半導体装置。
  2. 【請求項２】 前記セレクタ回路が、前記スーパボルテ
    ージ確認信号の第１のレベルに応答して導通状態となり
    第２のレベルに応答して遮断状態となる第１のトランス
    ファゲート回路と、 前記スーパボルテージ確認信号の第２のレベルに応答し
    て導通状態となり第２のレベルに応答して遮断状態とな
    る第２のトランスファゲート回路とを備え、 前記スーパボルテージ確認信号の前記第１のレベルのと
    き前記スーパボルテージ判定信号を通過させ前記第２の
    レベルのとき前記入力データ信号を通過させ前記セレク
    タ信号を生成することを特徴とする請求項１記載の半導
    体装置。
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