JPH0412854B2 - - Google Patents

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JPH0412854B2
JPH0412854B2 JP60098890A JP9889085A JPH0412854B2 JP H0412854 B2 JPH0412854 B2 JP H0412854B2 JP 60098890 A JP60098890 A JP 60098890A JP 9889085 A JP9889085 A JP 9889085A JP H0412854 B2 JPH0412854 B2 JP H0412854B2
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voltage
external terminal
circuit
signal
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JP60098890A
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Yoshihiro Takemae
Shigeki Nozaki
Masao Nakano
Kimiaki Sato
Osami Kodama
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Priority to KR1019860003658A priority patent/KR900001492B1/ko
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔概要〕 本発明にかかる半導体集積回路装置は、外部ク
ロツク信号によつて検出動作が可能となり、所定
の外部端子に印加される電圧を検出する外部端子
電圧検出回路をそなえ、該外部端子に印加される
電圧が通常モード用の信号電圧或いは電源電圧と
は異なることが検出されたとき、該外部端子電圧
検出回路から出力される信号によつて通常モード
とは異なる動作モード、例えばテストモードに切
換えられる。
これにより例えばテストを行う際に、所定の外
部端子に、通常モード時に印加される電圧とは異
なる値の電圧（例えば電源電圧より高い電圧）を
印加するのでみで、外部クロツク信号（例えば行
イネーブル信号）によつてダイナミツク的に動作
する外部端子電圧検出回路により、該テストモー
ド時に印加される外部端子電圧を確実に検出する
ことができ、それによつて特に新たなテスト用の
端子を設けることなく、しかも該検出回路に定常
的な電流を流すことなく、通常モードからテスト
モードへの切り換えを迅速確実に行うことができ
る。
〔産業上の利用分野〕
本発明はモード切り換え可能な半導体集積回路
装置、例えばテストモードへの切り換えが可能な
半導体記憶装置に関し、特に複数のメモリブロツ
クに分割したメモリセルアレイをそなえ、更に、
通常動作機能ブロツクのほかに各メモリブロツク
のテストを同時に行うことのできるテスト機能ブ
ロツクを有する半導体記憶装置に関する。
〔従来の技術〕
最近メモリ容量の増大に伴つて、例えば１メガ
ワード×１ビツトのメモリをテストしようとする
場合、各メモリセルに順次所定のテスト用データ
を書き込み、更に該書き込まれたテスト用データ
を読み出すためのテスト時間に長時間を要する傾
向が生じている。例えば従来よりこの種のテスト
パターンの１つとして知られているMarchパタ
ーンを使用して上記容量のダイナミツクラム（そ
のサイクルタイムが例えば260ns）をテストしよ
うとするとそのテスト時間に例えば約3.2秒を要
することになり、そのテストの種類が増すにつれ
て一層そのテスト時間が長時間となり、そのため
のコストも無視できなくなつている。
そこで特にかかる大容量のメモリのテスト時間
を短縮することを目的として従来より、例えば第
８図に示されるような構成の半導体記憶装置が考
えられている。
すなわち該第８図において、１は全体として１
メガワード×１ビツトの容量を有するメモリセル
アレイであつて４個のメモリブロツク１０，１
１，１２，１３（それぞれ256キロワード×１ビ
ツト）によつて構成されている。２は通常動作機
能ブロツクであつて該メモリを通常モードで動作
させる場合に機能するものであり、1/4デコーダ
２１によつて構成されている。ここで該1/4デコ
ーダ２１は該デコーダ２１に入力される行側アド
レス信号A9および列側アドレス信号A9に応じて、
上記各メモリブロツクに接続される４本のデータ
バスD0乃至D3のうちの１本を選択し、該選択さ
れた１本のデータバスを通して、チツプ９に設け
られたデータ入力用端子８１、入力バツフア４１
を経て該デコーダ２１に入力される書き込みデー
タDinを該選択されたメモリブロツクにおける所
定のメモリセルに書き込み、あるいは該選択され
たメモリブロツクに書き込まれているデータが該
選択されたデータバス、該デコーダ２１、出力バ
ツフア４２を経てチツプ９に設けられたデータ出
力用端子８２から読み出しデータDOUTとして読み
出される。なお各メモリブロツクにおけるアドレ
ス指定を行うために通常のように行側アドレス信
号（例えばA0〜A8）および列側アドレス信号
（例えばA0〜A8）が図示されないデコーダなどを
通して各メモリブロツクに供給されることは勿論
である。
以上が通常モード時における動作の概略である
が、この半導体記憶装置をテストする場合には、
その入出力側と各メモリブロツクとの接続部が上
記した通常動作機能ブロツク２を経由する回路か
ら以下に説明する試験機能ブロツク３を経由する
回路に切り換えられる。
そして該試験機能ブロツク３は、試験用書き込
み回路３１，３２，３３，３４と読み出しデータ
論理回路３５とを具備しており、これによつて４
個のメモリブロツクを同時にテストできるように
所謂×４試験機能ブロツクとして構成されてい
る。したがつて該メモリをテストモードで動作さ
せる場合には、テスト用のデータがデータ入力端
子８１、入力バツフア４１、各試験用書き込み回
路３１，３２，３３，３４を通して各メモリブロ
ツク１０，１１，１２，１３における所定のメモ
リセル（この場合４個のメモリセル）に同時に書
込まれ、次いで該メモリセル（この場合４個のメ
モリセル）に書込まれたデータがすべて（この場
合４ビツト）一致しているか否かが読み出しデー
タ論理回路３５において判別される。そして該書
込まれたデータがすべて一致しているか否かに応
じて、該読み出しデータ論理回路３５から異なる
信号Toが例えばテスト端子８３に出力される。
このようにして順次各メモリセルの良否がセツト
されるが、上述したように該メモリを複数個、例
えば４個のメモリブロツクによつて構成し、テス
ト時には各メモリブロツクを同時にテストできる
（４ビツト同時に書込み読出しできる）ようにさ
れているので、そのテスト時間を短縮する（この
場合1/4に短縮する）ことができることになる。
なおかかるメモリにおいては、通常使用時におい
ても上記各メモリブロツクに異なる機能をもたせ
ることができる。
〔発明が解決しようとする問題点〕
更に上記第８図に示される従来例を改良したも
のとして第５図に示されるような半導体記憶装置
が考えられている。
該第５図に示される半導体記憶装置が上記第８
図に示されるものと相違する点は、該読み出しデ
ータ論理回路３５の出力側を出力バツフア４２に
接続し、該論理回路３５から該出力バツフア４２
に入力される信号に応じて該データ出力端子８２
から出力させる信号を異ならせて各メモリセルの
良否をテストするようにした点である。
ここで該出力バツフア４２は例えば第６図に示
すように一対のトランジスタ４２１，４２２によ
つて構成されており、該一対のトランジスタ４２
１，４２２の各ゲートには該読出しデータ論理回
路３５からの出力信号Ｓ，が入力される。
そしてテスト時において、各メモリブロツクの
所定のメモリセルから読み出された４ビツトのデ
ータがすべてハイレベルであるときは、該論理回
路３５から出力される一対の信号Ｓ，はそれぞ
れハイレベルおよびローレベルとなり、該出力バ
ツフア４２におけるトランジスタ４２１がオンと
なり、トランジスタ４２２がオフとなつてその出
力端子からはハイレベルの信号DOUTが出力され
る。逆に該４ビツトのデータがすべてローレベル
であるときは、該一対の信号Ｓ，がそれぞれロ
ーレベルおよびハイレベルとなつて、該出力バツ
フア４２におけるトランジスタ４２１がオフとな
り、トランジスタ４２２がオンとなつてその出力
端子からはローレベルの信号DOUTが出力される。
一方何れかのメモリブロツク内に不良のメモリ
セルがあつて、読み出された該４ビツトのデータ
が不一致となつたときは、該論理回路３５から出
力される一対の信号Ｓ，がともにローレベルと
なつて該出力バツフア４２における一対のトラン
ジスタ４２１，４２２はともにオフとなり、出力
を生じなくなり、これによつて不良のメモリセル
の存在が検出される。
このようにして第５図に示される構成によれ
ば、通常使用時におけるデータ出力端子８２を利
用してテスト時におけるデータの読出しを行うこ
とができる。
ところでかかる半導体記憶装置において、通常
モードからテストモードに切り換える（すなわち
通常動作機能ブロツク２を経由する回路から試験
機能ブロツク３を経由する回路に切り換える）に
は、かかるテストモードへの切り換え信号を入力
するための端子を設けることが必要とされる。
しかしながらプリント板に数多く実装されるメ
モリのパツケージに配設しうるピン数には自ら制
限があり、特にメモリの容量が増大してくると、
該メモリをパツケージに収納した後に行われるテ
ストのために、かかるテスト用のピンを新たに該
パツケージに設けることは困難である。
そこで該パツケージに設けられた既存の端子
（例えばアドレス端子）を利用してテストモード
時に、通常モード時とは異なる電圧を供給し、メ
モリ側でその電圧を検出してテストモードへの切
り換えを行うことが考えられる。
ところで、一般に半導体集積回路装置の動作モ
ード切り換え制御のために、外部から供給される
電圧レベルを検出する回路として例えば第７図に
示されるような回路６′（該回路中、６１′乃至６
５′および６８′はエンハンスメント形トランジス
タ、６６′および６７′はデプレツシヨン形トラン
ジスタ）が知られている。すなわちその外部端子
に所定の電圧が供給されて導通状態とされた各ト
ランジスタ６１′乃至６５′（そのゲート・ドレイ
ン間が接続されている）のゲートソース間にそれ
ぞれ1Vの電圧降下を生ずるとすれば、該外部端
子に供給される電圧が例えば6Vであるか5Vであ
るかに応じてＮ点の電位がそれぞれ1Vおよび0V
となりこれにより次段のトランジスタ６８′をオ
ン又はオフさせて異なる出力信号OUTを出力さ
せることができる。しかしこのような回路では定
常時にも電流を流す必要があり、更に多数のトタ
ンジスタ６１′乃至６５′を直列接続することによ
つて所定の判定レベルを設定するように構成され
ているので、各トランジスタの絶対的な特性が少
しでもシフトするとそのシフト量が直列的に積み
重なつて該判定レベルを大きく狂わせるおそれが
生ずる。
本発明はこれらの問題点を解決するためになさ
れたもので、所定の外部端子（例えばアドレス端
子）に、通常モード用の電圧とは異なる値、例え
ば該半導体記憶装置に供給される電源電圧VCC
（通常5V）より高い電圧（例えば6V）を印加し、
更に該印加された電圧を、該装置の動作を制御す
る外部クロツク信号によつてダイナミツク的に動
作する外部端子電圧検出回路によつて検出させる
ことによつて通常モードから異種動作モードへの
切り換えを行うようにしたもので、パツケージに
専用のモード切り換え制御用ピンを新たに設ける
必要性がなく、しかも該外部端子電圧検出回路に
定常的な電流を流す必要性をもなくしたものであ
る。
更に該外部端子電圧検出回路は、該半導体集積
回路装置の動作制御用クロツク信号によつてダイ
ナミツク的に動作してその際の外部端子電圧と電
源電圧とを相対的に比較し、その相対的な差にも
とづいてテストモード等への移行時を判定するよ
うに構成されているので、該検出回路を構成する
トランジスタの絶対的な特性がシフトしていて
も、予め設定された判定レベルに影響することな
く、異種動作モードに移行する際の外部端子電圧
を確実に検出することができる。
〔問題点を解決するための手段〕
すなわち上記した問題点を解決するために、本
発明によれば、外部クロツク信号に応答して、動
作、非動作となり、所定の外部端子に印加される
入力電圧を検出する外部端子電圧検出回路と、該
外部端子電圧検出回路の出力状態を保持する保持
回路とをそなえ、 前記外部端子電圧検出回路は、動作状態のとき
に前記入力電圧と基準電圧とを比較し、前記入力
電圧が通常時使用される電圧範囲外の電圧のとき
に通常モードとは異なる動作モードに切換える信
号を出力するよう構成され、 非動作のときは前記保持回路により、動作時の
出力状態を保持することを特徴とする半導体集積
回路装置が提供される。
〔作用〕
上記構成によれば、テスト時等動作モード切り
換えを行う際において、所定の外部端子（例えば
アドレス端子）に、通常モード用の信号電圧或い
は電源電圧とは異なる値の電圧を印加するのみ
で、該外部端子電圧検出回路によつて該印加され
た電圧を検出し、通常モードから異種動作モード
への切り換えが行われる。しかもその際、該外部
端子電圧検出回路は該装置の動作制御用の外部ク
ロツク信号によつてダイナミツクに動作するた
め、該検出回路に定常的な電流を流さなくても、
該外部端子に印加される電圧を確実に検出すると
ことができる。
〔実施例〕
第１図は本発明の基本構成を示すためのブロツ
ク図であつて、本発明にかかる半導体記憶装置に
は外部端子電圧検出回路６が設けられており、該
検出回路６は、外部から供給される行アドレスス
トローブ信号を入力段クロツク回路５に通
してえられる行イネーブル信号REがハイレベル
となることによつて検出動作が可能な状態とな
り、所定の外部端子に印加される電圧が、通常モ
ード時に印加される電圧とは異なるテストモード
時の電圧であることを検出した際には、該テスト
モードへの切り換え信号TEを出力するようにさ
れている。
なお該入力段クロツク回路５は、外部から
TTLレベル（例えばローレベルが0.8V以下、ハ
イレベルが2.4V以上）で入力される行アドレス
ストローブ信号をMOSトランジスタの動作
レベルに変換するための回路であつて、これによ
り該回路５の出力側からえられる行イネーブル信
号REは、該ストローブ信号がローレベルお
よびハイレベルであるときに、それぞれVCC（例
えば5V）およびVCC（例えば0V）とされ、このよ
うにしてえられた行イネーブル信号REは、通常
どおり、該メモリを動作させるための種々の回路
（例えばアドレスバツフア回路など）に供給され、
該信号REがハイレベルとなるたびに該メモリの
書込み又は読出し動作が開始される。
また該外部端子電圧検出回路６に接続される外
部端子、すなわち該検出回路６によつて検出され
る電圧を印加するための外部端子としては例えば
上述した第５図において、1/4デコーダ２１に行
側および列側アドレス信号A9を供給するアドレ
ス端子とするのが好都合である。すなわち該アド
レス信号A9を供給する端子は、通常、テストモ
ード時には使用されないから、上述したようにテ
ストモード時に、通常モード時とは異なる値の電
圧を印加するための端子として用いるのに好適で
ある。
第２図は第１図に示される外部端子電圧検出回
路の１具体例を示すもので、図中ゲートの下部に
斜線を付したトランジスタ６１，６２，６８，７
０はデプレツシヨン形トランジスタ、他はエンハ
ンスメント形トランジスタであつて、更に７４は
モスキヤパシタである。
また外部端子電圧が入力されるトランジスタ６
３のスレツシユホールド電圧Vthは電源電圧VCC
が入力されるトランジスタ６４のスレツシユホー
ルド電圧より適宜高くされており、更にトランジ
スタ６５と６６によつてフリツプフロツプが構成
されている。
いま外部から入力される行アドレスストローブ
信号がローレベルであつて行イネーブル信
号REがハイレベルとなつている間はトランジス
タ６７がオン状態とされ、外部端子電圧を検出し
うる状態とされる。
このとき仮に、外部端子に印加される電圧が通
常モード時の値（通常TTLレベルで入力される
ため上述したようにVCC以下である）であれば、
該外部端子電圧が入力されるトランジスタ６３に
流れる電流に比して電源電圧VCCが入力されるト
ランジスタ６４に流れる電流が増加し、N1点の
電位が上りN2点の電位が下ることによつてトラ
ンジスタ６６はオン状態、トランジスタ６５はオ
フ状態とされる。
これによりN1点のレベルが入力されるトラン
ジスタ７１がオンとなり更にトランジスタ７２が
オフとされる。一方N2点のレベルが入力される
トランジスタ６９がオフとなつてトランジスタ７
３がオンとなり、該トランジスタ７２，７３の接
続点からとり出される出力信号TEはローレベル
とされる。
次いで行アドレスストローブ信号がハイ
レベル（行イネーブル信号REがローレベル）と
なつている間は、該トランジスタ６７がオフとな
り、該検出回路６は該外部端子電圧の変化を検出
できない状態とされており、該検出回路６からの
出力信号TEはローレベルのままとされる。（第４
図における通常モードの期間参照。） 次いで再び行アドレスストローブ信号が
ローレベル（行イネーブル信号REがハイレベル）
となつている間に該外部端子に印加さる電圧が、
該通常モード時の値とは異なる値（例えば電源電
圧VCCを5Vとして6V又は7V程度）になつたとす
ると、再びトランジスタ６７がオンとなり、更に
トランジスタ６４を流れる電流よりもトランジス
タ６３を流れる電流が増加して、N1点の電位が
下りN2点の電位が上ることによつてトランジス
タ６５がオン状態となりトランジスタ６６がオフ
状態とされる。
これによりトランジスタ６９がオンとなり、ト
ランジスタ７３がオフとなる一方、トランジスタ
７１がオフとなりトランジスタ７２がオンとなつ
て出力信号TEがハイレベルとなりこれによつて
通常モードからテストモードへの切り換え、すな
わち通常動作機能ブロツク２から試験機能ブロツ
ク３への切りえが行われる。（第４図における切
換モードの期間参照）。そして該ハイレベルの電
圧によつてモスキヤパシタ７４が充電されること
になる。
これによつて外部端子電圧がテストモード時の
電圧を維持している限り、該行アドレスストロー
ブ信号がハイレベル（行イネーブル信号RE
がローレベル）となつて、該トランジスタ６７が
オフとされても該出力信号TEはハイレベルを維
持することになり、その後該行アドレスストロー
ブ信号がローレベル（行イネーブル信号RE
がハイレベル）になれば、その時点でテストモー
ドに移行することになる。（第４図におけるテス
トモードの期間参照）。
したがつて該テストモードの期間中は、該行ア
ドレスストローブ信号がローレベル（行イ
ネーブル信号REがハイレベル）となるたびに、
各メモリブロツクにおける所定のメモリセルに対
するテスト用データの書込み又は読出し（上記第
５図に示されるものでは４ビツト同時の書込み又
は読出し）が行われることとなる。
第３図は上述した第２図の回路動作を更に詳細
に示したもので、外部端子電圧と行アドレススト
ローブ信号が第３図ａに示されるように変
化した場合、第２図の回路におけるN1点、N2
点、N6点、N7点の各電位、行イネーブル信号RE
および出力信号（テストモード信号）TEのレベ
ル変化の状態が第３図ｂにおいて示されている。
このように本発明において用いられる外部端子
電圧検出回路は、メモリセルを動作させる外部ク
ロツク信号によつてダイナミツク的に動作してそ
の際の外部端子電圧と電源電圧との差を検出し、
その相対的な差にもとづいてテストモードへの移
行時を判定するようにされているので、該検出回
路を構成するトランジスタの絶対的な特性がシフ
トしても、その相対差にもくづく判定レベルに影
響をうけることがなく、外部端子に印加されるテ
ストモード時の電圧レベルを確実に検出すること
ができる。
〔発明の効果〕
本発明によれば、所定の外部端子に通常モード
用の信号電圧又は電源電圧とは異なる値の電圧を
印加するのみで、特にモード切り換え制御用の専
用端子を設けることなく、しかも該印加電圧を検
出する回路に定常的な電流を流すことなく、該通
常モードからテストモード等の異種動作モードへ
の移行を確実に行うことができる。
【図面の簡単な説明】
第１図は、本発明の基本構成を例示するブロツ
ク図、第２図は、第１図における外部端子電圧検
出回路の１具体例を示す回路図、第３図ａ，ｂ
は、第２図の回路動作を説明するために各部の電
位変化を示す図、第４図ａ，ｂは、第２図の回路
動作を要約して示す図、第５図は、本発明が適用
される半導体記憶装置の概略を示すブロツク図、
第６図は、第５図における出力バツフアの構成を
示す回路図、第７図は、本発明による外部端子電
圧検出回路と比較するための電圧検出回路を示す
回路図、第８図は、従来の半導体記憶装置の１例
を示すブロツク図である。 （符号の説明）、１：メモリセルアレイ、２：
通常動作機能ブロツク、３：試験機能ブロツク、
５：入力段クロツク回路、６：外部端子電圧検出
回路、９：チツプ。

Claims (1)

  1. 【特許請求の範囲】 １ 外部クロツク信号に応答して、動作、非動作
    となり、所定の外部端子に印加される入力電圧を
    検出する外部端子電圧検出回路と、該外部端子電
    圧検出回路の出力状態を保持する保持回路とをそ
    なえ、 前記外部端子電圧検出回路は、動作状態のとき
    に前記入力電圧と基準電圧とを比較し、前記入力
    電圧が通常時使用される電圧範囲外の電圧のとき
    に通常モードとは異なる動作モードに切換える信
    号を出力するよう構成され、 非動作のときは前記保持回路により、動作時の
    出力状態を保持することを特徴とする半導体集積
    回路装置。
JP60098890A 1985-05-11 1985-05-11 半導体集積回路装置 Granted JPS61258399A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP60098890A JPS61258399A (ja) 1985-05-11 1985-05-11 半導体集積回路装置
US06/861,199 US4742486A (en) 1985-05-11 1986-05-08 Semiconductor integrated circuit having function for switching operational mode of internal circuit
DE8686303565T DE3680033D1 (de) 1985-05-11 1986-05-09 Integrierte halbleiterschaltung mit einer schaltfunktion der betriebsarten einer internen schaltung.
EP86303565A EP0205258B1 (en) 1985-05-11 1986-05-09 Semiconductor integrated circuit having a function for switching the operational modes of an internal circuit
KR1019860003658A KR900001492B1 (ko) 1985-05-11 1986-05-10 내부회로의 동작모드 스위칭 기능을 갖는 반도체 집적회로

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293598A (en) * 1986-07-30 1994-03-08 Mitsubishi Denki Kabushiki Kaisha Random access memory with a plurality of amplifier groups
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JPS6337269A (ja) * 1986-08-01 1988-02-17 Fujitsu Ltd モ−ド選定回路
US4807191A (en) * 1988-01-04 1989-02-21 Motorola, Inc. Redundancy for a block-architecture memory
JPH01276489A (ja) * 1988-04-27 1989-11-07 Mitsubishi Electric Corp ダイナミック型半導体記憶装置のモード切換方式
US5012180A (en) * 1988-05-17 1991-04-30 Zilog, Inc. System for testing internal nodes
JPH02181677A (ja) * 1989-01-06 1990-07-16 Sharp Corp Ｌｓｉのテストモード切替方式
JPH02206087A (ja) * 1989-02-03 1990-08-15 Mitsubishi Electric Corp 半導体記憶装置
JP2582439B2 (ja) * 1989-07-11 1997-02-19 富士通株式会社 書き込み可能な半導体記憶装置
JPH0743399B2 (ja) * 1990-08-15 1995-05-15 富士通株式会社 半導体回路
JPH04119600A (ja) * 1990-09-10 1992-04-21 Mitsubishi Electric Corp テストモード機能内蔵ダイナミックランダムアクセスメモリ装置
US5363383A (en) * 1991-01-11 1994-11-08 Zilog, Inc. Circuit for generating a mode control signal
JP3282188B2 (ja) * 1991-06-27 2002-05-13 日本電気株式会社 半導体メモリ装置
KR950014099B1 (ko) * 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
DE4434792C1 (de) * 1994-09-29 1996-05-23 Telefunken Microelectron Integrierte, in einem ersten und einem zweiten Betriebsmodus betreibbare Schaltungsanordnung
DE10158406A1 (de) * 2001-11-29 2003-06-12 Knorr Bremse Systeme Verfahren und Prüfeinrichtung zum Entdecken von Adressierungsfehlern in Steuergeräten
KR100428792B1 (ko) * 2002-04-30 2004-04-28 삼성전자주식회사 패드의 언더슈트 또는 오버슈트되는 입력 전압에 안정적인전압 측정장치
US9015394B2 (en) * 2012-06-22 2015-04-21 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Chip select (‘CS’) multiplication in a serial peripheral interface (‘SPI’) system
CN110941218B (zh) * 2019-12-10 2021-02-26 北京振兴计量测试研究所 一种can总线控制器测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5396740A (en) * 1977-02-04 1978-08-24 Hitachi Ltd Test system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3030852A1 (de) * 1980-08-14 1982-03-11 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung fuer die pruefung von speicherzellen programmierbarer mos-integrierter halbleiterspeicher
US4552292A (en) * 1982-11-12 1985-11-12 General Electric Company Heat exchanger
JPS59198596A (ja) * 1983-04-22 1984-11-10 Hitachi Micro Comput Eng Ltd 検査回路
DE3318564A1 (de) * 1983-05-20 1984-11-22 Siemens AG, 1000 Berlin und 8000 München Integrierte digitale mos-halbleiterschaltung
KR900002664B1 (ko) * 1985-08-16 1990-04-21 가부시끼가이샤 히다찌세이사꾸쇼 시리얼 데이터 기억 반도체 메모리

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5396740A (en) * 1977-02-04 1978-08-24 Hitachi Ltd Test system

Also Published As

Publication number Publication date
EP0205258A3 (en) 1989-02-15
JPS61258399A (ja) 1986-11-15
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US4742486A (en) 1988-05-03
KR900001492B1 (ko) 1990-03-12
KR860009420A (ko) 1986-12-22
EP0205258A2 (en) 1986-12-17
DE3680033D1 (de) 1991-08-08

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