JPH0578119B2

JPH0578119B2 -

Info

Publication number: JPH0578119B2
Application number: JP62130804A
Authority: JP
Inventors: Tooru Kimura
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1993-10-28
Also published as: JPS63293784A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体メモリ装置に係り、特に複数ビ
ツトのデータが入力する複数個の出力バツフアを
有するメモリ集積回路における出力制御回路に関
する。

（従来の技術）近年、メモリ集積回路（IC）の大容量化に伴
い、その試験の時間短縮が重要な問題になつてい
る。特に、メモリセルに対する書き込み／読み出
しを行う動作試験は、メモリ容量の増加に伴い増
加していき、極端に言えば、メモリ容量が４倍に
なれば、動作試験時間も４倍になる。

従来、上記動作試験時間を短縮するために、次
に述べるような方式が考えられている。即ち、
(1)、複数の出力バツフアおよびそれに対応する同
数の出力ドライバをメモリICに有し、通常動作
時には１ビツトのデータを出力させ、動作試験時
のみ複数ビツトのデータを複数の出力パツドから
同時に出力させるように切換制御し、動作試験の
高速化を図る。(2)、複数の出力バツフアおよび出
力ドライバを有し、通常動作時には１ビツトのデ
ータを出力させ、動作試験時には複数ビツトのデ
ータの論理（たとえば論理積）をとり、１ビツト
のデータとして出力させる。(3)、動作試験時の
み、アドレス入力用などの複数の入力パツドをデ
ータ入出力用パツドとして用いて複数ビツトのデ
ータを出力させる。

しかし、上記各方式には、次に述べるような問
題がある。即ち、前記(1)の方式は、動作試験時に
複数個の出力ドライバが同時に動作するので、こ
のときのピーク電流により電源線に雑音信号が生
じ易い。また、データ出力用に予備のパツドを必
要とするので、動作試験をメモリIC製造途中の
ウエハ段階でしか行うことができない。前記(2)の
方式は、動作試験時に複数ビツトのデータの論理
をとつて複数ビツトを１ビツトのデータとして出
力するものであり、上記複数ビツトの各ビツト毎
の不良情報を得ることが難しいので、冗長技術に
より不良ビツトの救済を行うメモリICにおいて
は上記方式を採用することができない場合があ
る。前記(3)の方式は、メモリIC製造途中のウエ
ハ段階だけでなく、メモリチツプのパツケージン
グ後のメモリICに対して動作試験を行うことが
できる。しかし、動作試験時に、前記(1)の方式と
同様に複数個の出力ドライバが同時に動作するの
で電源線に雑音信号が発生し易い。また、動作試
験に際してメモリテスタを使用する場合、メモリ
ICのデータ入出力用ピンの一部をメモリテスタ
のコンパレータに接続する必要があるので、メモ
リテスタとメモリICピンとの接続を頻繁に変更
しなくてはならなくなり、メモリテスタによる測
定が煩雑になり、場合によつては、メモリテスタ
側の制約を受けて測定が不可能になることもあり
得る。

（発明が解決しようとする問題点）本発明は、上記したように従来の動作試験の高
速化を図る方式では、データ出力時のピーク電流
が大きくなり、あるいはウエハ段階でしか試験を
行えない、あるいはメモリテスタによる測定が煩
雑になり、場合によつては測定が不可能になると
いう問題が生じることを解決すべくなされたもの
で、動作試験をウエハ段階あるいはパツケージン
グ後のいずれでも高速に且つ正確に行うことがで
き、しかもデータ出力時のピーク電流を低減し得
る半導体メモリ装置を提供することを目的とす
る。

［発明の構成］（問題点を解決するための手段）本発明の半導体はメモリ装置は、メモリセルア
レイから読み出された複数ビツトのデータがそれ
ぞれ入力する複数個の出力バツフアと、この各出
力バツフアの出力側に接続され、出力制御信号が
与えられたときに択一的に順次オン状態に制御さ
れる複数個のスイツチ回路と、この各スイツチ回
路の出力側に接続された出力ドライバと、通常の
読み出し時には前記複数ビツトのデータのうちの
１ビツト分のデータが対応する出力バツフアおよ
びスイツチ回路を経て前記出力ドライバに入力す
るように制御し、動作試験時には前記複数ビツト
のデータが対応する出力バツフアおよびスイツチ
回路を経て前記出力ドライバに入力するように制
御する制御回路とを具備し、前記出力ドライバか
ら１ビツト出力をデータ出力パツドに取り出すよ
うにしてなることを特徴とする。

（作用）通常の読み出し動作に際しては、複数個の出力
バツフアのうちの１個のみを選択して動作状態に
すれば、この出力バツフアの出力側のスイツチ回
路がオンのときにデータ出力パツドに１ビツト出
力が現われる。また、動作試験に際しては、複数
個の出力バツフアを全て動作状態にすると共に複
数個のスイツチ回路を択一的に順次選択してオン
状態にすれば、データ出力パツドに複数ビツトの
データが高速かつ正確に１ビツトづつ出力するよ
うになる。従つて、動作試験に際してデータ出力
時のピーク電流が少なくなるので電源雑音が小さ
くなる。また、動作試験出力をデータ出力パツド
に１ビツトづつ出力させるので、ウエハ段階ある
いはパツケージング後のいずれでも試験が可能で
あり、しかもメモリテスタを測定に用いる場合で
も測定が容易になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細
に説明する。

第１図はダイナミツク型RAM（ランダム・ア
クセス・メモリ）の一部を示しており、１₀〜１_o
はそれぞれメモリセルアレイから同時に読み出さ
れた出力データ対D_p，₀〜D_o，_oが入力する出
力バツフア、２₀〜２_oは上記各出力バツフア１₀
〜１_oの出力側に接続される複数個の出力ドライ
バであり、この各出力ドライバ２₀〜２_oの各出力
ノードは、たとえばワイアードオア接続されて１
本の出力信号線３を経て１つのデータ出力パツド
４に接続されている。５は上記出力バツフア１₀
〜１_oと出力ドライバ２₀〜２_oとの間に挿入され
た出力制御回路であり、複数個のスイツチ回路６
_０〜６_oと遅延回路７₁〜７_oとを有する。即ち、上
記スイツチ回路６₀〜６_oは、前記出力バツフア１
_０〜１_oと出力ドライバ２₀〜２_oとの間に各対応し
て挿入されている。また、前記遅延回路７₁〜７_o
は直列接続されており、出力制御信号φを順次遅
延させて前記スイツチ回路６₀〜６_oのうちの６₁
〜６_oに各対応して供給するものであり、スイツ
チ回路６₀には上記出力制御信号φが直接に供給
されるように接続されている。

さらに、上記DRAMの通常の読み出し時には
出力バツフア１₀〜１_oのうちの１個のみを選択し
て動作させ、動作試験時には出力バツフア１₀〜
１_oの全てを選択して動作させるように制御する
制御回路８が設けられている。

次に、上記DRAMにおける動作を第２図を参
照して説明する。（ロウ・アドレス・スト
ローブ）信号がアクテイブになつてロウ（Row）
アドレスが選択され、（カラム・アドレ
ス・ストローブ）信号がアクテイブになつてカラ
ム（Col）アドレスが選択されると、メモリセル
アレイから指定アドレスの出力データ対D₀，₀
およびこれに付随した同一のロウ・アドレスの出
力データ対D₁，₁〜D_o，_oが読み出されて出力
バツフア１₀〜１_oに入力する。通常の読み出し時
には、出力バツフア１₀〜１_oのうち上記データ対
D₀，₀が入力する出力バツフア１₀のみが制御回
路８により選択されて動作している。従つて、出
力制御信号φが一定時間与えられると、このとき
にスイツチ回路６₀がオンになつて上記出力バツ
フア１₀の出力が出力ドライバ２₀に入力し、１本
の出力信号線３に１ビツトの出力データD_putが得
られる。なお、出力ドライバ２₀〜２_oは、入力が
与えられない期間には出力ノードがフローテイン
グ状態になつている。

これに対して、動作試験時には、出力バツフア
１₀〜１_oの全てが制御回路８により選択されて動
作しており、前期出力データ対D₀，₀〜D_o，_o
が上記出力バツフア１₀〜１_oを経てスイツチ回路
６₀〜６_oに入力する。従つて、出力制御信号φが
一定時間与えられると、先ずスイツチ回路６₀の
みオン状態になり、次いで遅延回路７₁〜７_oによ
る各遅延時間分だけ順次遅れた出力制御信号φ₁
〜φ_oによりスイツチ回路６₁〜６_oが択一的にオン
状態になり、前記出力ドライバ２₀〜２_oにデータ
対D₀，₀〜D_o，_oが順に入力する。これによつ
て、１本の出力信号線３に出力データD_putとして
１ビツトづつ（D_putp，…D_puto）連続的に得られ
る。

第３図は第１図の出力制御回路５、出力ドライ
バ２₀〜２_oの具体例を示している。即ち、出力制
御回路５におけるスイツチ回路６₀〜６_oはそれぞ
れ２個の二入力ナンドゲート３１，３２からな
り、遅延回路７₁〜７_oはそれぞれ２個の直列接続
されたインバータ３３，３４からなる。上記二入
力ナンドゲート３１，３２は、各対応する入力デ
ータ対D_i，_i（ｉ＝０，…ｎ）が各一方の入力と
なり、各他方の入力として出力制御信号φまたは
その遅延信号が与えられる。また、前記出力ドラ
イバ２₀〜２_oは、それぞれV_cc電源ノードと接地
電位ノードとの間にＰチヤネルMOSトランジス
タ３５とＮチヤネルMOSトランジスタ３６とが
直列接続され、この両トランジスタ３５，３６の
ドレイン相互接続点が出力ノードとなつている。
そして、上記Ｐチヤネルトランジスタ３５および
Ｎチヤネルトランジスタ３６の各ゲートには、前
段のスイツチ回路のナンドゲート３１，３２の各
出力端が対応して直接におよびインバータ３７を
介して接続されている。

上記第３図の回路において、出力制御信号φが
非アクテイブ（低レベル）のときには、二入力ナ
ンドゲート３１，３２はそれぞれ高レベルを出力
しており、Ｐチヤネルトランジスタ３５はゲート
に高いレベルが与えられるのでオフ、Ｎチヤネル
トランジスタ３６はゲートに低レベル（インバー
タ３７の出力）が与えられるのでオフになつてお
り、出力ドライバ２₀〜２_oの各出力ノードはフロ
ーテイング状態になつている。これに対して、出
力制御信号φがアクテイブ（高レベル）になる
と、スイツチ回路６₀〜６_oが択一的に順次にオン
になる。従つて、このオン状態のスイツチ回路に
前段の出力バツフアから出力データ対が入力して
いれば、上記スイツチ回路における二入力ナンド
ゲート３１，３２の各出力は相補信号となり、そ
の後段の出力ドライバの出力ノードに高レベルも
しくは低レベルのデータ出力が発生し、１本の出
力信号線３に１ビツト出力が現われる。

なお、本発明は上記実施例に限られるものでは
なく、種々の変形実施が可能であり、たとえば前
記実施例の複数の出力ドライバに代えて第４図に
示すように１個の出力ドライバ４０を共用するよ
うにしてもよい。即ち、出力制御回路４１の各出
力対を一対の出力として共通接続し、この一対の
出力の一方は直接に、他方はインバータ４３を介
して上記出力ドライバ４０の一対の入力端に接続
することによつて、使用回路数を少なくすること
が可能になる。

また、本発明は上記実施例のDRAMに限らず、
その他の半導体メモリ装置にも適用可能である。

［発明の効果］上述したように本発明の半導体メモリ装置によ
れば、動作試験に際して通常の読み出し動作に用
いる出力バツフアおよび出力ドライブを一部に利
用し、メモリセルアレイからの複数ビツトの読み
出し出力を１ビツトづつ高速にデータ出力パツド
に取り出すことができる。従つて、ウエハ段階あ
るいはパツケージング後のいずれでも上記動作試
験を行うことができ、しかもデータ出力時のピー
ク電流を低減させることができる。また、既存の
メモリテスタを使用して本発明のメモリの動作試
験出力を測定する場合、出力パツドあるいは出力
ピンは１個で済むので上記メモリテスタを支障な
く効率良く使用することができる。また、動作試
験出力として、複数ビツトの論理をとることなく
１ビツトづつを出力させるので、上記各ビツト毎
の不良情報を得ることができる。従つて、冗長技
術を用いて不良ビツトの救済を行うメモリに本発
明を適用して支障を生じることはない。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一実施例
の一部を示すブロツク図、第２図は第１図のメモ
リの動作試験における動作タイミングの一例を示
す図、第３図は第１図の一具体例を示す回路図、
第４図は第１図のメモリの変形例を示すブロツク
図である。１₀〜１_o……出力バツフア、２₀〜２_o，４０…
…出力ドライバ、４……出力パツド、５，４１…
…出力制御回路、６₀〜６_o……スイツチ回路、７
_１〜７_o……遅延回路、８……制御回路。

Claims

【特許請求の範囲】１メモリセルアレイから読み出された複数ビツ
トのデータがそれぞれ入力する複数個の出力バツ
フアと、この各出力バツフアの出力側に接続さ
れ、出力制御信号が与えられたときに択一的に順
次オン状態に制御される複数個のスイツチ回路
と、このスイツチ回路の出力側に接続された出力
ドライバと、通常の読み出し時には前記複数ビツ
トのデータのうちの１ビツト分のデータが対応す
る出力バツフアおよびスイツチ回路を経て前記出
力ドライバに入力するように制御し、動作試験時
には前記複数ビツトのデータが対応する出力バツ
フアおよびスイツチ回路を経て前記出力ドライバ
に入力するように制御する制御回路とを具備し、
前記出力ドライバから１ビツト出力をデータ出力
パツドに取り出すようにしてなることを特徴とす
る半導体メモリ装置。２前記制御回路は、前記通常の読み出し時、動
作試験時に各対応して複数個の出力バツフアのう
ちの特定の１個のみ、または全てを動作状態に制
御することを特徴とする前記特許請求の範囲第１
項記載の半導体メモリ装置。３前記出力ドライバは、前記複数個のスイツチ
回路の各出力側に対応して接続された複数個の出
力ドライバからなることを特徴とする前記特許請
求の範囲第１項記載の半導体メモリ装置。４前記出力ドライバは、前記複数個のスイツチ
回路の出力側に共通に接続された１個の出力ドラ
イバであることを特徴とする前記特許請求の範囲
第１項記載の半導体メモリ装置。