JPS63293784A

JPS63293784A - 半導体メモリ装置

Info

Publication number: JPS63293784A
Application number: JP62130804A
Authority: JP
Inventors: Toru Kimura; 亨木村
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1988-11-30
Also published as: JPH0578119B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体メモリ装置に係り、特に複数ビットのデ
ータが入力する複数個の出力バッファを有するメモリ集
積回路における出力制御回路に関する。

（従来の技術）近年、メモリ集積回路（ＩＣ）の大容量化に伴い、その
試験の時間短縮が重要な問題になりている。特に、メモ
リセルに対する書き込み／読み出しを行う動作試験は、
メモリ容量の増加に伴い増加していき、極端に言えば、
メモリ容量が４倍になれば、動作試験時間も４倍になる
。

従来、上記動作試験時間を短縮するために、次に述べる
ような方式が考えられている。即ち、（υ、複数の出力
バッファおよびそれに対応する同数の出力ドライバをメ
モリＩＣに有し１通常動作時に＃′ｉ１ビットのデータ
を出力させ、動作試験時のみ複数ビットのデータを複数
の出力パッドから同時に出力させるように切換制御し、
動作試験の高速化を図る。（２）、複数の出力バッ７ア
および出力ドライバを有し、通常動作時には１ビットの
データを出力させ、動作試験時には複数ビットのデータ
の論理（たとえば論理積）をとシ、１ビットのデータと
して出力させる。（３）、動作試験時のみ、アドレス入
力用などの複数の入力パッドをデータ入出力用パッドと
して用いて複数ビットのデータを出力させる。

しかし、上記各方式には、次に述べるような問題がある
。即ち、前記（１）の方式は、動作試験時に複数個の出
力ドライバが同時に動作するので、このときのピーク電
流によシミ像線に雑音信号が生じ易い。また、データ出
力用に予備のパッドを必要とするので、動作試験をメモ
ＩＪ　Ｉ　Ｃ製造途中のウニ八段階でしか行うことがで
きない。前記（２）の方式は、動作試験時に複数ビット
のデータの論理をとって複数ビットを１ピツトのデータ
として出力するものであり、上記複数ビットの各ビット
毎の不良情報を得ることが難しいので、冗長技術によシ
ネ良ビットの救済を行うメモリＩＣにおいては上記方式
を採用することができない場合がある。

前記（３）の方式は、メモ！ＪＩＣ！Ａ造途中のウェハ
段階だけで々＜、メモリチップのパッケージング後のメ
モリＩＣに対して動作試験を行うことができる。しかし
、動作試験時に、前記（１）の方式と同様に複数個の出
力ドライバが同時に動作するので電源線に雑音信号が発
生し易い。また、動作試験に際してメモリテスタを使用
する場合、メモリＩＣのデータ入出力用ピンの一部をメ
モリテスタのコンパレータに接続する必要があるので、
メモリテスタとメモリＩＣピンとの接続を頻繁に変更し
なくてはならなくなシ、メモリテスタによる測定が煩雑
になシ、場合によっては、メモリテスタ側の制約を受け
て測定が不可能になることもあシ得る。

（発明が解決しようとする問題点）本発明は、上記したように従来の動作試験の高速化を図
る方式では、データ出力時のピーク電流が大きくなシ、
あるいはウニ八段階でしか試験を行えない、あるいはメ
モリテスタによる測定が煩雑になシ、場合によっては測
定が不可能になるという問題が生じることを解決すべく
なされたもので、動作試験をウニ八段階あるいはパッケ
ージング後のいずれでも高速に且つ正確に行うことがで
き、しかもデータ出力時のピーク電流を低減し得る半導
体メモリ装置を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明の半導体メモリ装置は、メモリセルアレイから読
み出された複数ビットのデータがそれぞれ入力する複数
個の出力バッファと、この各出力バッファの出力側に接
続され、出力制御信号が与えられたときに択一的に順次
オン状態に制御される複数個のスイッチ回路と、この各
スイッチ回路の出力側に接続された出力ドライバと、通
常の読み出し時には前記複数ビットのデータのうちの１
ビット分のデータが対応する出力バッファおよびスイッ
チ回路を経て前記出力ドライバに入力するように制御し
、動作試験時には前記複数ビットのデータが対応する出
力バッフ７およびスイッチ回路を経て前記出力ドライバ
に入力するように制御する制御回路とを具備し、前記出
力ドライバから１ピツト出力をデータ出力パッドに取り
出すようにしてなることを特徴とする。

（作用）通常の読み出し動作に際しては、複数個の出カパッファ
のうちの１個のみを選択して動作状態にすれば、この出
力バッファの出力側のスイッチ回路がオンのときにデー
タ出力パッドに１ビット出力が現われる。また、動作試
験に際しては、複数個の出力バッファを全て動作状態に
すると共に複数個のスイッチ回路を択一的に順次選択し
てオン状態にすれば、データ出力パッドに複数ビットの
データが高速かつ正確に１ピツトづつ出力するようにな
る。従って、動作試験に際してデータ出力時のピーク電
流が少なくなるので電源雑音が小さくなる。また、動作
試験出力をデータ出力パッドに１ピツトづつ出力させる
ので、ウニ八段階あるいはパック−ソング後のいずれで
も試験が可能であり、しかもメモリテスタを測定に用い
る場合でも測定が容易になる。

（実施例）以下、図面を参照して本発明の一実施例倉詳細に説明す
る。

第１図はダイナミック型ＲＡＭ　（ランダム・アクセス
・メモリ）の一部を示しておシ、１ｏ〜１ｎはそれぞれ
メモリセルアレイから同時にＭ、−）出された出力デー
タ対ＤＯ＊ＤＯ〜Ｄｎ、Ｄｎが入力する出カパッ７ア、
’０〜２ｎは上記各出力バッファ１ｏ　〜１　ｎの出力
側に接続される複数個の出力ドライバであシ、この各出
力ドライバ２０〜２ｎの各出力ノードは、たとえばワイ
アードオア接続されて１本の出力信号線３を経て１つの
データ出力パッド４に接続されている。５は上記出力バ
ッファ１０〜１ｎと出力ドライバ２０〜２ｎとの間に挿
入された出力制御回路であり、複数個のスイッチ回路６
０〜６　と遅延回路７１〜７　とを有すｎ　　　　　　
　　　　　　　　　　　　　　　　　　　　　ｎる。即
ち、上記スイッチ回路６０〜６ｎは、前記出力バッファ
ＩＱ−ｙｌｎと出力ドライバ２０〜２ｎとの間に各対応
して挿入されている。また、前記遅延回路７１〜７ｎは
直列接続されておシ、出力制御信号φを順次遅延させて
前記スイッチ回路６ｏ〜６　のうちの６１〜６ｎに各対
応して供給するものであシ、スイッチ回路６ｏには上記
出力制御信号φが直接に供給されるように接続されてい
る。

さらに、上記ＤＲＡＭの通常の読み出し時には出力バッ
ファ１０〜Ｉｎのうちの１個のみを選択して動作させ、
動作試験時には出力バッファ１ｏ〜ノ　の全てを選択し
て動作させるように制御する制御回路８が設けられてい
る。

次に、上記ＤＲＡＭにおける動作を第２図を参照して説
明する。　ＲＡＳ　（ロウ・アドレス・ストローブ）信
号がアクティブになってロウ（Ｒｏｗ）アドレスが選択
され、ＣＡＳ　Ｃカラム・アドレス・ストローブ）信号
がアクティブになってカラム（Ｃｏｌ）アドレスが選択
されると、メモリセルアレイから指定アドレスの出力デ
ータ対Ｄ＠＊ＤＯおよびこれに付随した同一のロウ・ア
ドレスの出力データ対Ｄ１＋Ｄ、％ｌ）ｎ、Ｄ−が読み
出されて出力バッファ１゜〜１　に入力する。通常の読
み出し時には、出力バッファ１゜〜１ｎのうち上記デー
タ対Ｄｏ。

Ｌが入力する出力バッファ１ｏのみが制御回路８により
選択されて動作している。従って、出力制御信号φが一
定時間与えられると、このときにスイッチ回路６Ｇがオ
ンになって上記出力バッファ１゜の出力が出力ドライバ
２ｏに入力し、１本の出力信号線３に１ピツトの出力デ
ータＤ。ｕｔが得られる。なお、出力ドライバ２０〜２
ｎは、入力が与えられない期間には出力ノードがフロー
ティング状態になっている。

これに対して、動作試験時には、出力バッファ１０〜１
ｎの全てが制御回路８によシ選択されて動作しておシ、
前記出力データ対Ｄ・　、Ｄｏ〜Ｄｎ、Ｄ　　が上記出
力バッファ１゜〜１ｎを経てスイッチ回路６゜〜６．ｎ
に入力する。従って、出力制御信号φが一定時間与えら
れると、先ずスイッチ回路６゜のみオン状態になシ、次
いで遅延回路７１〜７ｎによる各遅延時間分だけ順次遅
れた出力制御信号φ１〜φユによ）スイッチ回路６１〜
６ｎが択一的にオン状態になシ、前記出力ドライバ２゜
〜２ｎにデータ対Ｄｏ　、Ｄ、〜Ｄｎ、Ｄｎが順に入力
する。これによりて、１本の出力信号線３に出力データ
Ｄ。ｕｔとして１ピツトづつ（ＤＯｕｔＯ’・・・Ｄｏ
ｕｔｎ　）連続的に得られる。

第３図は第１図の出力制御回路５、出力ドライパ２・〜
２ｎの具体例を示している。即ち、出力制御回路５にお
けるスイッチ回路６０〜６　はそれぞれ２個の二人力ナ
ントゲートｓｘ、ｓｘからなシ、遅延回路７１〜７ｎは
それぞれ２個の直列接続されたインバータ３３．３４か
らなる。上記二人カナンドグート３１，３２は、各対応
する入力データ対Ｄ　Ｉ、　Ｄ　１　（１＝Ｏｅ”ｎ　
）が各一方の入力となシ、各他方の入力として出力制御
信号φまたはその遅延信号が与えられる。また、前記出
力ドライバ２０〜２ｎは、それぞれｖｃｃｔ源ノードと
接地電位ノードとの間にＰチャネルＭＯ８）ランノスタ
３５とＮチャネルｙＤｓトランソスタ３６とが直列接続
され、この両トランソスタ、？　５　、　Ｊ　６のドレ
イン相互接続点が出力ノードとなっている。そして、上
記Ｐチャネルトランソスタ３５およびＮチャネルトラン
ジスタ３６の各ダートには、前段のスイッチ回路のナン
トゲート３１．３２の各出力端が対応して直接におよび
インバータ３７を介して接続されている。

上記第３図の回路において、出力制御信号φが非アクテ
ィブ（低レベル）のときには、二人カナント１ゲート３
１．３２はそれぞれ高レベルを出力しておシ、Ｐチャネ
ルトランジスタ３５はｆ−）Ｋ高いレベルが与えられる
のでオフ、Ｎチャネルトランジスタ３６はダートに低レ
ベル（インバータ３７の出力）が与えられるのでオフに
なっておシ、出力ドライバ２０〜２ｎの各出力ノードは
フローティング状態になっている。これに対して。

出力制御信号φがアクティブ（高レベル）になると、ス
イッチ回路６０〜６ｎが択一的に順次オンになる。従り
て、このオン状態のスイッチ回路に前段の出力バッファ
から出力データ対が入力していれば、上記スイッチ回路
における二人カナンドグート３１，３２の各出力は相補
信号となシ、その後段の出力ドライバの出カッ−げに高
レベルもしくは低レベルのデータ出力が発生し、１本の
出力信号線３に１ピツト出力が現われる。

なお１本発明は上記実施例に限られるものではなく、遣
々の変形実施が可能であシ、たとえば前記実施例の複数
の出力ドライバに代えて第４図に示すように１個の出力
ドライバ４０を共用するようにしてもよい。即ち、出力
制御回路４１の各出力対を一対の出力として共通接続し
、この一対の出力の一方は直接に、他方はインバータ４
３を介して上記出力ドライバ４０の一対の入力端に接続
することによって、使用回路数を少なくすることが可能
になる。

また、本発明は上記実施例のＤＲＡＭに限らず、その他
の半導体メモリ装置にも適用可能である。

［発明の効果］上述したように本発明の半導体メモリ装置によれば、動
作試験に際して通常の読み出し動作に用いる出力バッフ
ァおよび出力ドライブを一部に利用し、メモリセルアレ
イからの複数ビットの読み出し出力を１ピツトづつ高速
にデータ出力パッドに取り出すことができる。従って、
ウェハ段階あるいはパッケージング後のいずれでも上記
動作試験を行うことができ、しかもデータ出力時のピー
ク電流を低減させることができる。また、既存のメモリ
テスタを使用して本発明のメモリの動作試験出力を測定
する場合、出力パッドあるいは出力ビンは１個で済むの
で上記メモリテスタを支障なく効率良く使用することが
できる。また、動作試験出力として、複数ビットの論理
をとることなく１ピツトづつを出力させるので、上記各
ビット毎の不良情報を得ることができる。従って、冗長
技術を用いて不良ビットの救済を行うメモリに本発明を
適用して支障を生じることはない。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一実施例の一部を
示すブロック図、第２図は第１図のメモリの動作試験に
おける動作タイミングの一例を示す図、第３図は第１図
の一具体例を示す回路図、第４図は第１図のメモリの変
形例を示すブロック図である。１ｏ〜１−軸出力パッフ７，２９〜２ｎ、４０・・・出
力ドライバ、４・・・出力パッド、５．４１・・・出力
制御回路、６０〜６ｎ・・・スイッチ回路、７１〜７ｎ
・・・遅延回路、８・・・制御回路。罰３アドレス　　　　　ＲｏＷ　　　　ＣｏＬ１１２ｒＩ！
Ｊ

Claims

【特許請求の範囲】

（１）メモリセルアレイから読み出された複数ビットの
データがそれぞれ入力する複数個の出力バッファと、こ
の各出力バッファの出力側に接続され、出力制御信号が
与えられたときに択一的に順次オン状態に制御される複
数個のスイッチ回路と、このスイッチ回路の出力側に接
続された出力ドライバと、通常の読み出し時には前記複
数ビットのデータのうちの１ビット分のデータが対応す
る出力バッファおよびスイッチ回路を経て前記出力ドラ
イバに入力するように制御し、動作試験時には前記複数
ビットのデータが対応する出力バッファおよびスイッチ
回路を経て前記出力ドライバに入力するように制御する
制御回路とを具備し、前記出力ドライバから１ビット出
力をデータ出力パッドに取り出すようにしてなることを
特徴とする半導体メモリ装置。
（２）前記制御回路は、前記通常の読み出し時、動作試
験時に各対応して複数個の出力バッファのうちの特定の
１個のみ、または全てを動作状態に制御することを特徴
とする前記特許請求の範囲第１項記載の半導体メモリ装
置。
（３）前記出力ドライバは、前記複数個のスイッチ回路
の各出力側に対応して接続された複数個の出力ドライバ
からなることを特徴とする前記特許請求の範囲第１項記
載の半導体メモリ装置。
（４）前記出力ドライバは、前記複数個のスイッチ回路
の出力側に共通に接続された１個の出力ドライバである
ことを特徴とする前記特許請求の範囲第１項記載の半導
体メモリ装置。