JP2002056696A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスト装置のテストピンが半導体記憶装置の
アドレスピンまたはデータピンよりも少ない場合にも品
質を保持したテストが可能な半導体記憶装置を提供す
る。 【解決手段】 半導体記憶装置は、内部回路２０を備え
る。内部回路２０はコマンドユーザインタフェース２１
と、論理回路２２と、パッド２３とを含む。コマンドユ
ーザインタフェース２１は、外部からの固定コマンドに
基づいて、ＨレベルまたはＬレベルの信号Ａ，Ｂを出力
する。論理回路２２は、Ｈレベルの信号ＡおよびＬレベ
ルの信号Ｂが入力されると、パッド２３からの信号に無
関係にＨレベルの固定論理信号ＫＣＡを出力し、Ｌレベ
ルの信号ＡおよびＨレベルの信号Ｂが入力されると、パ
ッド２３からの信号に無関係にＬレベルの固定論理信号
ＫＣＡを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、テスト装置のテストピンが半導体記憶装
置のアドレスピンまたはデータピンよりも少ない場合に
も品質を保持したテストが可能な半導体記憶装置に関す
る。

【０００２】

【従来の技術】半導体記憶装置のテストを行なう場合、
半導体記憶装置をテスト装置に接続してデータの書込
み、およびデータの読出しを行なう。そして、読出した
データが書込みデータと一致するか否かによって半導体
記憶装置の不良、良を判定する。

【０００３】このテスト時におけるデータの書込み、お
よびデータの読出しにおいても、通常使用時と同様にア
ドレス信号が外部から半導体記憶装置へ入力され、アド
レス信号によって選択的に活性化するワード線とビット
線対とが指定される。そして、活性化されたワード線と
ビット線対とに接続されたメモリセルにデータの書込
み、および読出しが行なわれる。

【０００４】したがって、従来の半導体記憶装置におい
ては、アドレスピンの数をテスト装置からのテストピン
の数に一致させてテストが行なわれていた。

【０００５】

【発明が解決しようとする課題】しかし、半導体記憶装
置は、高容量化とともにピン数は増加する傾向にある。
たとえば、総ピン数が４８ピン、そのうちアドレスピン
が２０ピンの半導体記憶装置の次に、総ピン数が５２ピ
ン、そのうちアドレスピンが２１ピンの半導体記憶装置
が開発されている。したがって、テスト装置は、半導体
記憶装置のアドレスピンと接続するテストピンを２０ピ
ンしか持っておらず、新たに開発された２１ピンのアド
レスピンを有する半導体記憶装置をテスト装置に装着し
てもアドレス信号を半導体記憶装置に入力することがで
きず、装着された半導体記憶装置のテストを行なうこと
ができないという問題があった。

【０００６】また、この問題は、アドレスピンだけでは
なく、データの入出力を行なうためのデータピンについ
ても、同様に生じる問題である。

【０００７】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、テスト装置の
テストピンが半導体記憶装置のアドレスピンまたはデー
タピンよりも少ない場合にも品質を保持したテストが可
能な半導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】この発明による半導体記
憶装置は、ｎ（ｎは自然数）個のアドレス信号を入力す
るためのｎ個の入出力端子と、アドレス信号を第１また
は第２の論理に固定するための固定コマンドを入力する
コマンド端子と、複数のメモリセルと、複数のメモリセ
ルに対応して設けられた複数のビット線と、複数のメモ
リセルに対応して設けられた複数のワード線と、テスト
モードへのエントリに伴い、ｎ個の入出力端子のうち、
ｍ（ｍはｎ−ｍ≧１を満たす自然数）個の入出力端子を
介してｍ個のアドレス信号を入力し、固定コマンドに基
づいてｎ−ｍ個のアドレス信号の各々を第１の論理に固
定したｎ−ｍ個の第１の論理信号またはｎ−ｍ個のアド
レス信号の各々を第２の論理に固定したｎ−ｍ個の第２
の論理信号を生成し、ｍ個のアドレス信号とｎ−ｍ個の
第１または第２の論理信号とから成るｎ個の内部アドレ
ス信号を出力する内部回路と、ｎ個の内部アドレス信号
に基づいて、複数のビット線の各々または複数のワード
線の各々を活性化するためのアドレス信号をデコードす
る行／列デコーダとを備える。

【０００９】この発明による半導体記憶装置は、テスト
モードへの移行に伴い固定コマンドが入力されるととも
に、通常使用時よりも少ない数のアドレス信号が入力さ
れる。そうすると、内部回路は、入力されなかったアド
レス信号を第１の論理に固定する第１の論理信号または
第２の論理に固定する第２の論理信号を生成し、入力さ
れたアドレス信号とともに行／列デコーダへ出力する。
つまり、内部回路は、入力されなかったアドレス信号の
代わりに第１または第２の論理に固定された第１または
第２の論理信号を生成することによって入力されなかっ
たアドレス信号を実質的に生成して行／列デコーダへ出
力する。そして、行／列デコーダは、入力されたアドレ
ス信号と第１または第２の論理信号とに基づいて、複数
のメモリセルにデータを入出力するためのワード線また
はビット線を選択する行アドレスまたは列アドレスをデ
コードする。

【００１０】したがって、この発明によれば、通常使用
時よりも少ないアドレス信号をテスト時に入力して全て
のメモリセルについてテストを行なうことができる。そ
の結果、テスト装置の入出力線が半導体記憶装置のアド
レスピンよりも少なくなっても、全てのメモリセルにつ
いてデータの入出力テストを行なうことができる。

【００１１】好ましくは、半導体記憶装置の内部回路
は、固定コマンドに基づいてｎ個のアドレス信号のうち
のｎ−ｍ個の上位アドレス信号に対してｎ−ｍ個の第１
または第２の論理信号を生成する。

【００１２】半導体記憶装置は、ｎ個のアドレス信号の
うち、下位のアドレス信号であるｍ個のアドレス信号が
入力される。そして、内部回路は、入力されなかったｎ
−ｍ個の上位のアドレス信号に対して第１または第２の
論理信号を生成し、実質的に通常使用時と同じ個数のア
ドレス信号を行／列デコーダへ出力してテストが行なわ
れる。

【００１３】したがって、この発明によれば、半導体記
憶装置の高容量化に伴って新たにアドレスピンが増加し
ても、従来のアドレスピンと同じ個数のアドレスピンを
用いて半導体記憶装置のテストを行なうことができる。

【００１４】好ましくは、半導体記憶装置の内部回路
は、固定コマンドに基づいて、ｎ−ｍ対の第３および第
４の論理信号を生成するインタフェース回路と、１対の
第３および第４の論理信号を入力し、第３の論理信号が
第１の論理であり、かつ、前記第４の論理信号が第２の
論理であるとき第１の論理信号を生成し、第３の論理信
号が第２の論理であり、かつ、第４の論理信号が第１の
論理であるとき第２の論理信号を生成するｎ−ｍ個の論
理回路とを含む。

【００１５】インタフェース回路は、固定コマンドが入
力されると、第３および第４の論理信号を１対の論理信
号として生成する。そして、論理回路は、第３および第
４の論理信号のいずれか一方が第１の論理であるとき第
１または第２の論理信号を生成する。

【００１６】したがって、この発明によれば、固定コマ
ンドを入力することによって入力されなかったアドレス
信号を実質的に生成できる。

【００１７】好ましくは、内部回路のｎ−ｍ個の論理回
路の各々は、ｎ−ｍ個のアドレス信号のいずれか１つの
アドレス信号を入力するためのパッドを含み、第３およ
び第４の論理信号が第２の論理であり、かつ、パッドを
介して１つのアドレス信号が入力されると、１つのアド
レス信号をそのまま出力する。

【００１８】テスト装置の入出力線が増加してテスト装
置から入力されるアドレス信号が増加すると、内部回路
は、アドレス信号を第１または第２の論理に固定する第
１または第２の論理信号を生成せずに、新たに入力可能
になったアドレス信号をそのまま出力する。

【００１９】したがって、この発明によれば、入出力線
の数が異なる複数のテスト装置によって同じ品質のテス
トを行なうことができる。

【００２０】また、この発明による半導体記憶装置は、
第１の語構成または第１の語構成と異なる第２の語構成
によって動作する半導体記憶装置であって、固定コマン
ドを入力するための入出力端子と、複数のメモリセル
と、固定コマンドに基づいて、語構成を第１の語構成に
切換えるための第１の語構成切換信号と、語構成を第２
の語構成に切換えるための第２の語構成切換信号とを生
成する語構成切換信号生成回路と、第１または第２の語
構成切換信号に基づいて、語構成を第１または第２の語
構成に切換えてデータを複数のメモリセルに入出力する
入出力回路とを備える。

【００２１】この発明による半導体記憶装置は、固定コ
マンドが入力されると、語構成切換信号生成回路は、第
１の語構成に切換えるための第１の語構成切換信号また
は第２の語構成に切換えるための第２の語構成切換信号
を生成する。つまり、外部から語構成を切換えるための
コマンドを入力せずに、半導体記憶装置の内部において
語構成を切換えるための第１および第２の語構成切換信
号が生成される。そして、入出力回路は、生成された第
１または第２の語構成切換信号に基づいて語構成を切換
えて複数のメモリセルにデータを入出力する。

【００２２】したがって、この発明によれば、語構成を
切換えるためのコマンド用の入出力端子を設けずに半導
体記憶装置の語構成を切換えることができる。また、テ
ストモード時に語構成を少なくする固定コマンドを半導
体記憶装置へ入力することによって通常使用時よりも少
ない入出力端子によってテストを行なうことができる。

【００２３】好ましくは、半導体記憶装置の語構成切換
信号生成回路は、固定コマンドに基づいて第１および第
２の論理信号を生成するインタフェース回路と、第１の
論理信号が第１の論理であり、かつ、第２の論理信号が
第２の論理であるとき第１の語構成切換信号を生成し、
第１の論理信号が第２の論理であり、かつ、第２の論理
信号が第１の論理であるとき第２の語構成切換信号を生
成する論理回路とを含む。

【００２４】インタフェース回路は、固定コマンドが入
力されると、第１および第２の論理信号を生成する。そ
して、論理回路は、第１および第２の論理信号のいずれ
か一方が第１の論理であるとき第１または第２の語構成
切換信号を生成する。

【００２５】したがって、この発明によれば、固定コマ
ンドを入力することによって語構成を切換えるための語
構成切換信号を半導体記憶装置の内部で生成できる。そ
の結果、語構成を切換えるためのコマンド用の入出力端
子を設けずに半導体記憶装置の語構成を切換えることが
できる。

【００２６】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。

【００２７】［実施の形態１］図１を参照して、この発
明の実施の形態１による半導体記憶装置１００は、入出
力インタフェース回路１０と、内部回路２０と、行デコ
ーダ３０と、ワード線ドライバ４０と、入出力回路５０
と、ライトドライバ５０と、プリアンプ６０と、列デコ
ーダ７０と、入出力Ｉ／Ｏ８０と、センスアンプ９０
と、メモリセルアレイ１１０とを備える。ライトドライ
バ５０、プリアンプ６０、および入出力Ｉ／Ｏ８０は、
入出力線Ｉ／Ｏによって接続されている。

【００２８】入出力インタフェース回路１０は、アドレ
ス信号、データ、およびコマンド信号等を入出力端子を
介して入力し、内部回路２０、およびライトドライバ５
０へ出力するとともに、プリアンプ６０からのデータを
入出力端子へ出力する。

【００２９】内部回路２０は、通常動作時、入出力イン
タフェース回路１０を介して入力されたアドレス信号Ａ
０〜Ａｎ−１を行デコーダ３０、および列デコーダ７０
へ出力する。また、内部回路２０は、テストモード時、
入出力インタフェース回路１０を介して固定コマンドＫ
Ｃ、および通常動作時よりも少ないアドレス信号Ａ０〜
Ａｍ−１（ｍ＜ｎ）が入力されると、後述する方法によ
って、入力されなかったアドレス信号Ａｍ〜Ａｎ−１の
論理をいずれか一方に固定したｎ−ｍ個の固定論理信号
ＫＣＡを生成し、その生成した固定論理信号ＫＣＡとア
ドレス信号Ａ０〜Ａｍ−１とから成る内部アドレス信号
ＩＮＡＤを行デコーダ３０および列デコーダ７０へ出力
する。

【００３０】行デコーダ３０は、内部回路２０からの内
部アドレス信号ＩＮＡＤをデコードし、そのデコードし
た行アドレスをワード線ドライバ４０へ出力する。ワー
ド線ドライバ４０は、行デコーダ３０からの行アドレス
に対応するワード線Ｗ１〜Ｗｎを活性化する。

【００３１】ライトドライバ５０は、メモリセルへのデ
ータの書込み時、入出力インタフェース回路１０からの
データを、入出力Ｉ／Ｏ８０によって入出力線Ｉ／Ｏと
接続されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／Ｂ
Ｌｍへ書込む。

【００３２】プリアンプ６０は、メモリセルからのデー
タの読出し時、入出力Ｉ／Ｏ８０によって入出力線Ｉ／
Ｏと接続されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，
／ＢＬｍに出力され、センスアンプ９０によって増幅さ
れたデータをさらに増幅して入出力インタフェース回路
１０へ出力する。

【００３３】列デコーダ７０は、内部回路２０からの内
部アドレス信号ＩＮＡＤをデコードし、そのデコードし
た列アドレスを入出力Ｉ／Ｏ８０へ出力する。入出力Ｉ
／Ｏ８０は、列デコーダ７０からの列アドレスによって
選択されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／Ｂ
Ｌｍと入出力線Ｉ／Ｏとを接続する。

【００３４】センスアンプ９０は、メモリセルからのデ
ータの読出し時、選択されたビット線対ＢＬ１，／ＢＬ
１〜ＢＬｍ，／ＢＬｍに出力されたデータを増幅する。
メモリセルアレイ１１０は、複数のメモリセル１１１
と、複数のワード線Ｗ１〜Ｗｎと、複数のビット線対Ｂ
Ｌ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとから成る。

【００３５】Ｌ（論理ロー）レベルのロウアドレススト
ローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストロ
ーブ信号／ＣＡＳ、Ｌレベルのライトイネーブル信号／
ＷＥ、および特定パターンのアドレス信号が入力される
と、半導体記憶装置１００はテストモードへ移行され
る。本発明においては、半導体記憶装置１００のテスト
を行なう場合、通常使用時に入力されるアドレス信号Ａ
０〜Ａｎ−１よりも少ないアドレス信号Ａ０〜Ａｍ−１
が入力される。つまり、半導体記憶装置１００のアドレ
スピンよりも少ないテストピンを有するテスト装置を用
いて半導体記憶装置１００のテストを行なう。

【００３６】図２〜４を参照して、テスト装置のテスト
ピンが半導体記憶装置１００のアドレスピンよりも１本
少ない場合について説明する。半導体記憶装置１００の
総ピン数が５２ピンであり、そのうち２１ピンがアドレ
ス信号Ａ０〜Ａ２０を入力するためのアドレスピンとす
る。そして、テスト装置のテストピンを２０ピンとす
る。

【００３７】図２を参照して、内部回路２０は、コマン
ドユーザインタフェース２１と、論理回路２２と、パッ
ド２３とを含む。論理回路２２は、ＮＯＲゲート２２１
〜２２３と、インバータ２２４〜２２６とから成る。

【００３８】コマンドユーザインタフェース２１は、入
出力インタフェース回路１０を介して入力された固定コ
マンドＫＣに基づいて、Ｈ（論理ハイ）レベルまたはＬ
レベルの信号Ａ，Ｂを生成し、その生成した信号Ａ，Ｂ
を論理回路２２へ出力する。固定コマンドＫＣは、入力
されなかったアドレス信号２０をＨレベルまたはＬレベ
ルに固定し、またはパッド２３から入力されたアドレス
信号をそのまま出力するためのコマンドであり、たとえ
ば、連続的に入力される８ビットのコマンドＫＣ１〜Ｋ
Ｃ３から成る。

【００３９】論理回路２２は、Ｈレベルの信号Ａおよび
Ｌレベルの信号Ｂ、またはＬレベルの信号ＡおよびＨレ
ベルの信号Ｂが入力されたとき、それぞれ、Ｈレベルの
固定論理信号ＫＣＡ、またはＬレベルの固定論理信号Ｋ
ＣＡを出力する。また、論理回路２２は、Ｌレベルの信
号Ａ，Ｂが入力されたとき、パッド２３から入力された
アドレス信号ＡＤＭをそのまま出力する。

【００４０】パッド２３は、後述するように、テストモ
ード時に入力されなかったアドレス信号Ａ２０を固定す
るコマンドが入力されると、コマンドユーザインタフェ
ース２１からの出力信号ＫＳ１に基づいて接地ノードと
接続され、Ｌレベルの信号を論理回路２２へ出力する。
また、パッド２３は、アドレス信号Ａ２０を固定しない
コマンドが入力されると、コマンドユーザインタフェー
ス２１からの出力信号ＫＳ１に基づいて、アドレス信号
Ａ２０用のアドレスピンと接続される。

【００４１】図３を参照して、コマンドユーザインタフ
ェース２１は、論理回路２１０と、コマンド解読回路２
２０とを含む。論理回路２１０は、ＰチャネルＭＯＳト
ランジスタ２１１，２１３，２１５とＮチャネルＭＯＳ
トランジスタ２１２，２１４，２１６とから成る。Ｐチ
ャネルＭＯＳトランジスタ２１１とＮチャネルＭＯＳト
ランジスタ２１２とは、電源ノード２１７と接地ノード
２１８との間に直列に接続され、インバータＩＶ１を構
成する。また、ＰチャネルＭＯＳトランジスタ２１３と
ＮチャネルＭＯＳトランジスタ２１４とは、電源ノード
２１７と接地ノード２１８との間に直列に接続され、イ
ンバータＩＶ２を構成する。

【００４２】ＰチャネルＭＯＳトランジスタ２１５は、
インバータＩＶ１の出力端子とインバータＩＶ２の入力
端子との間に配置され、コマンド解読回路２２０からの
出力信号ＫＳ１をゲート端子に受ける。また、Ｎチャネ
ルＭＯＳトランジスタ２１６は、インバータＩＶ１の出
力端子とインバータＩＶ２の出力端子との間に配置さ
れ、コマンド解読回路２２０の出力信号ＫＳ１をゲート
端子に受ける。さらに、インバータＩＶ１は、コマンド
解読回路２２０がコマンドＫＣ２，３を解読し、その解
読結果に基づいて出力する出力信号ＫＳ２が入力され
る。

【００４３】コマンド解読回路２２０は、固定コマンド
ＫＣのうち、コマンドユーザインタフェース２１に最初
に入力されるコマンドＫＣ１を受け、コマンドＫＣ１の
解読結果に基づいて、ＨレベルまたはＬレベルの出力信
号ＫＳ１を論理回路２１０のＰチャネルＭＯＳトランジ
スタ２１５およびＮチャネルＭＯＳトランジスタ２１６
と、パッド２３とへ出力する。また、コマンド解読回路
２２０は、コマンドＫＣ２，３を受け、コマンドＫＣ
２，ＫＣ３の解読結果に基づいて、ＨレベルまたはＬレ
ベルの出力信号ＫＳ２を論理回路２１０のインバータＩ
Ｖ１へ出力する。

【００４４】コマンドＫＣ１として、アドレス信号Ａ２
０をＨレベルまたはＬレベルに固定することを示す「０
０００１１１１」、またはアドレス信号Ａ２０をＨレベ
ルまたはＬレベルに固定しないことを示す「１０１０１
０１０」のいずれかがコマンド解読回路２２０へ入力さ
れる。コマンド解読回路２２０は、「００００１１１
１」のコマンドＫＣ１が入力されると、Ｌレベルの出力
信号ＫＳ１を出力し、「１０１０１０１０」のコマンド
ＫＣ１が入力されると、Ｈレベルの出力信号ＫＳ１を出
力する。

【００４５】また、コマンドＫＣ１に続いて入力される
コマンドＫＣ２，３は、たとえば、「１１００１１０
０」または「００１１００１１」から成る。コマンド解
読回路２２０は、「１１００１１００」のパターンから
成るコマンドＫＣ２，３が入力されると、Ｌレベルの出
力信号ＫＳ２を出力し、「００１１００１１」のパター
ンから成るコマンドＫＣ２，３が入力されると、Ｈレベ
ルの出力信号ＫＳ２を出力する。なお、８ビットのパタ
ーン「００００１１１１」、「１０１０１０１０」、
「１１００１１００」、および「００１１００１１」
は、例示であって、これ以外のパターンであっても良
い。

【００４６】論理回路２１０は、コマンド解読回路２２
０からＬレベルの出力信号ＫＳ１が入力されると、Ｐチ
ャネルＭＯＳトランジスタ２１５がオンし、Ｎチャネル
ＭＯＳトランジスタ２１６がオフしてインバータＩＶ２
はインバータＩＶ１と直列に接続される。そして、論理
回路２１０は、コマンド解読回路２２０からＬレベルの
出力信号ＫＳ２が入力されると、Ｈレベルの信号ＡとＬ
レベルの信号Ｂとを出力し、コマンド解読回路２２０か
らＨレベルの出力信号ＫＳ２が入力されると、Ｌレベル
の信号ＡとＨレベルの信号Ｂとを出力する。

【００４７】また、論理回路２１０は、コマンド解読回
路２２０からＨレベルの出力信号ＫＳ１が入力される
と、ＰチャネルＭＯＳトランジスタ２１５がオフし、Ｎ
チャネルＭＯＳトランジスタ２１６がオンしてインバー
タＩＶ２は不活性化される。そして、論理回路２１０
は、コマンド解読回路２２０からＨレベルの出力信号Ｋ
Ｓ２が入力されると、Ｌレベルの信号Ａ，Ｂを出力す
る。

【００４８】図４を参照して、パッド２３は、Ｎチャネ
ルＭＯＳトランジスタ２５１と、ＰチャネルＭＯＳトラ
ンジスタ２５２と、出力ノード２５４とから成る。Ｎチ
ャネルＭＯＳトランジスタ２５１、およびＰチャネルＭ
ＯＳトランジスタ２５２は、ゲート端子にコマンドユー
ザインタフェース２１のコマンド解読回路２２０の出力
信号ＫＳ１を受ける。そして、パッド２３は、Ｈレベル
の出力信号ＫＳ１が入力されると、ＮチャネルＭＯＳト
ランジスタ２５１がオンし、ＰチャネルＭＯＳトランジ
スタ２５２がオフしてアドレスピンからのアドレス信号
Ａ２０を出力ノード２５４から論理回路２２へ出力す
る。また、パッド２３は、Ｌレベルの出力信号ＫＳ１が
入力されると、ＮチャネルＭＯＳトランジスタ２５１が
オフし、ＰチャネルＭＯＳトランジスタ２５２がオンし
て接地ノード２５３からのＬレベルの信号を出力ノード
２５４から論理回路２２へ出力する。

【００４９】図２および図５を参照して、コマンドユー
ザインタフェース２１がＨレベルの信号ＡとＬレベルの
信号Ｂを出力し、Ｌレベルの出力信号ＫＳ１を出力する
と、論理回路２２のＮＯＲゲート２２２は、一方の端子
にＬレベルの信号が入力される。そして、ＮＯＲゲート
２２１は、Ｌレベルの信号Ｃを出力し、インバータ２２
４は、Ｈレベルの信号Ｄを出力する。そうすると、ＮＯ
Ｒゲート２２２は、Ｈレベルの信号Ｄと、パッド２３か
らのＬレベルの信号とに基づいてＬレベルの信号Ｅを出
力する。インバータ２２５，２２６は、信号Ｅを２回反
転するので、ＮＯＲゲート２２３は、Ｌレベルの信号Ｂ
とＬレベルの信号Ｅとが入力され、Ｈレベルの固定論理
信号ＫＣＡを出力する。これによって、アドレス信号Ａ
２０をＨレベルに固定した固定論理信号ＫＣＡが生成さ
れる。

【００５０】また、コマンドユーザインタフェース２１
がＬレベルの信号ＡとＨレベルの信号Ｂを出力し、Ｌレ
ベルの出力信号ＫＳ１を出力すると、論理回路２２のＮ
ＯＲゲート２２２は、Ｌレベルの信号が一方の端子に入
力される。そして、ＮＯＲゲート２２１は、Ｌレベルの
信号Ｃを出力し、インバータ２２４は、Ｈレベルの信号
Ｄを出力する。そうすると、ＮＯＲゲート２２２は、Ｈ
レベルの信号Ｄと、パッド２３からのＬレベルの信号と
に基づいてＬレベルの信号Ｅを出力する。インバータ２
２５，２２６は、信号Ｅを２回反転するので、ＮＯＲゲ
ート２２３は、Ｈレベルの信号ＢとＬレベルの信号Ｅと
が入力され、Ｌレベルの固定論理信号ＫＣＡを出力す
る。これによって、アドレス信号Ａ２０をＬレベルに固
定した固定論理信号ＫＣＡが生成される。

【００５１】上記の説明から明らかなように、コマンド
ユーザインタフェース２１が信号Ａ，Ｂのうち、いずれ
か一方がＨレベルの信号を出力したとき、インバータ２
２４は、必ず、Ｈレベルの信号Ｄを出力するので、ＮＯ
Ｒゲート２２２は、パッド２３から入力される信号の論
理レベルに拘わらず、Ｌレベルの信号Ｅを出力する。し
たがって、パッド２３がアドレス信号Ａ２０用のアドレ
スピンに接続されていても、ＮＯＲゲート２２２はアド
レス信号Ａ２０の論理レベルに関係なく、Ｌレベルの信
号を出力する。そのため、コマンドユーザインタフェー
ス２１が、いずれか一方がＨレベルである信号Ａ，Ｂを
出力するとき、上述したように接地ノード２５３からの
Ｌレベルの信号をＮＯＲゲート２２２へ出力する。

【００５２】コマンドユーザインタフェース２１がＬレ
ベルの信号Ａ，Ｂを出力し、Ｈレベルの出力信号ＫＳ１
を出力すると、パッド２３は、上述したようにアドレス
信号Ａ２０をＮＯＲゲート２２２の一方端子へ出力す
る。また、ＮＯＲゲート２２１は、Ｈレベルの信号Ｃを
出力し、インバータ２２４は、Ｌレベルの信号Ｄを出力
する。そうすると、ＮＯＲゲート２２２は、アドレス信
号Ａ２０がＬレベルのときＨレベルの信号Ｅを出力し、
アドレス信号Ａ２０がＨレベルのときＬレベルの信号Ｅ
を出力する。つまり、ＮＯＲゲート２２２は、アドレス
信号Ａ２０を反転した信号Ｅを出力する。

【００５３】上述したようにインバータ２２５，２２６
は、信号Ｅを２回反転した信号を出力するので、ＮＯＲ
ゲート２２３は、信号Ｂおよび信号Ｅが入力される。そ
して、信号ＥがＨレベルのときＬレベルの信号ＡＤＭを
出力し、信号ＥがＬレベルのときＨレベルの信号ＡＤＭ
を出力する。したがって、論理回路２２は、Ｌレベルの
アドレス信号Ａ２０→Ｈレベルの信号Ｅ→Ｌレベルの信
号ＡＤＭ、またはＨレベルのアドレス信号Ａ２０→Ｈレ
ベルの信号Ｅ→Ｌレベルの信号ＡＤＭの過程を経てアド
レス信号Ａ２０をそのまま出力する。

【００５４】論理回路２２がパッド２３からのアドレス
信号Ａ２０をそのまま出力する構成を備えるのは、テス
トピンが２１ピンのテスト装置を使用できる場合、アド
レス信号Ａ２０の代わりに固定論理信号ＫＣＡを生成せ
ずに、アドレスピンから入力されたアドレス信号Ａ２０
をそのままテストに用いることができるようにするため
である。

【００５５】内部回路２０は、上述したように固定コマ
ンドＫＣに基づいて、アドレス信号Ａ２０の代わりに固
定論理信号ＫＣＡを生成し、その生成した固定論理信号
ＫＣＡと、アドレスピンから入力されたアドレス信号Ａ
０〜Ａ１９とを合わせた内部アドレス信号ＩＮＡＤを出
力する。したがって、内部回路２０は、半導体記憶装置
１００が２０ピンのテスト装置によってテストされると
き、アドレス信号Ａ２０の代わりに固定論理信号ＫＣＡ
を生成し、２１ピンのテスト装置によってテストされる
とき、固定論理信号ＫＣＡを生成せずにアドレス信号Ａ
２０をそのまま出力する。

【００５６】再び、図１を参照して、半導体記憶装置１
００がテストモードへ移行され、テスト装置からのアド
レス信号Ａ０〜Ａ１９と、固定コマンドＫＣとが入力さ
れると、内部回路２０は、入出力インタフェース１０を
介してアドレス信号Ａ０〜Ａ１９と、固定コマンドＫＣ
とを入力する。そして、内部回路２０は、上述したよう
に、固定コマンドＫＣに基づいてアドレス信号Ａ２０を
Ｈレベルに固定した固定論理信号ＫＣＡを生成する。そ
して、内部回路２０は、アドレス信号Ａ０〜Ａ１９と、
Ｈレベルの固定論理信号ＫＣＡとを行デコーダ３０およ
び列デコーダ７０へ出力する。

【００５７】行デコーダ３０は、アドレス信号Ａ０〜Ａ
１９と、Ｈレベルの固定論理信号ＫＣＡとに基づいて、
アドレス信号Ａ２０をＨレベルに固定した行アドレスを
デコードし、そのデコードした行アドレスをワード線ド
ライバ４０へ出力する。ワード線ドライバ４０は、アド
レス信号Ａ２０をＨレベルに固定した行アドレスに対応
するワード線Ｗ１〜Ｗｎを活性化する。

【００５８】一方、列アドレス７０は、アドレス信号Ａ
０〜Ａ１９と、Ｈレベルの固定論理信号ＫＣＡとに基づ
いて、アドレス信号Ａ２０をＨレベルに固定した列アド
レスをデコードし、そのデコードした列アドレスを入出
力Ｉ／Ｏ８０へ出力する。入出力Ｉ／Ｏ８０は、アドレ
ス信号Ａ２０をＨレベルに固定した列アドレスに対応す
るビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを入
出力線Ｉ／Ｏと接続する。

【００５９】入出力端子ＤＱ０〜ＤＱｐから書込みデー
タが入力されると、入出力インタフェース回路１０は、
書込みデータをライトドライバ５０へ出力する。そうす
ると、ライトドライバ５０は、書込みデータを入出力線
Ｉ／Ｏと接続されたビット線対対ＢＬ１，／ＢＬ１〜Ｂ
Ｌｍ，／ＢＬｍへ書込む。これによって、ワード線Ｗ１
〜Ｗｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬ
ｍとによって活性化されたメモリセル１１１にデータが
書込まれる。

【００６０】データが書込まれた後、上記と同じ方法に
よって、行デコーダ３０および列デコーダ７０は、それ
ぞれ、アドレス信号Ａ２０がＨレベルに固定された行ア
ドレス、および列アドレスをデコードする。ワード線ド
ライバ４０は、行アドレスに対応するワード線Ｗ１〜Ｗ
ｎを活性化し、入出力Ｉ／Ｏ８０は、列アドレスに対応
するビット線対対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
を入出力線Ｉ／Ｏと接続する。そして、ワード線Ｗ１〜
Ｗｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
とによって活性化されたメモリセル１１１から読出され
たデータは、センスアンプ９０によって増幅され、入出
力線Ｉ／Ｏへ出力される。プリアンプ６０は、入出力線
Ｉ／Ｏ上の読出しデータをさらに増幅して入出力インタ
フェース回路１０へ出力する。入出力インタフェース回
路１０は、読出しデータを入出力端子ＤＱ０〜ＤＱｐを
介して外部へ出力する。テスト装置は、入出力端子ＤＱ
０〜ＤＱｐからの読出しデータを、書込みデータと比較
することによって各メモリセル１１１のテストを行な
う。

【００６１】これによって、アドレス信号Ａ２０をＨレ
ベルに固定して、データの書込み、および読出しによる
テストが終了する。

【００６２】テスト装置は、次に、アドレス信号Ａ２０
をＬレベルに固定するためのコマンドＫＣ２，ＫＣ３を
半導体記憶装置１００へ出力する。そうすると、内部回
路２０は、入出力インタフェース回路１０を介して入力
されたコマンドＫＣ２，ＫＣ３に基づいて、上述した方
法によってアドレス信号Ａ２０をＬレベルの固定した固
定論理信号ＫＣＡを生成する。そして、内部回路２０
は、アドレス信号Ａ０〜Ａ１９と、Ｈレベルの固定論理
信号ＫＣＡとを行デコーダ３０および列デコーダ７０へ
出力する。

【００６３】行デコーダ３０は、上述したようにアドレ
ス信号Ａ２０をＬレベルに固定した行アドレスをデコー
ドし、列デコーダ７０は、アドレス信号Ａ２０をＬレベ
ルに固定した列アドレスをデコードする。その後は、上
述した方法によって各メモリセルへのデータの書込み、
およびデータの読出しによるテストが行なわれる。

【００６４】上記のテスト方法によれば、アドレスピン
から入力されないアドレス信号Ａ２０の代わりにＨレベ
ルおよびＬレベルの固定論理信号ＫＣＡを生成し、その
生成した固定論理信号ＫＣＡと、入力されたアドレス信
号Ａ０〜Ａ１９とに基づいて行アドレスおよび列アドレ
スをデコードする。したがって、実質的にはアドレス信
号Ａ２０を半導体記憶装置１００の内部で生成し、その
生成したアドレス信号と、入力されたアドレス信号とに
基づいて行アドレスおよび列アドレスをデコードする。

【００６５】半導体記憶装置１００のテストが２１ピン
のテスト装置によって行なわれるとき、テスト装置は、
アドレス信号Ａ０〜Ａ２０と、アドレス信号を固定しな
いコマンドＫＣ１を含む固定コマンドＫＣとを半導体記
憶装置１００へ出力する。そうすると、内部回路２０
は、入出力インタフェース回路１０を介してアドレス信
号Ａ０〜Ａ２０と、固定コマンドＫＣとを入力し、上述
した方法によってアドレス信号Ａ０〜Ａ２０を行デコー
ダ３０および列デコーダ７０へ出力する。つまり、通常
使用時のアドレス信号Ａ０〜Ａ２０を行デコーダ３０お
よび列デコーダ７０へ出力する。そして、上述した方法
によって各メモリセルのテストが行なわれる。

【００６６】図６を参照して、テストモード時に、２つ
のアドレス信号が入力されない場合について説明する。
つまり、１９ピンのテスト装置を用いて半導体記憶装置
１００のテストを行なう場合である。半導体記憶装置１
００へ入力されないアドレス信号をアドレス信号Ａ１
９，Ａ２０とする。この場合、半導体記憶装置１００
は、内部回路２０に代えて内部回路２０Ａを備える。内
部回路２０Ａは、コマンドユーザインタフェース２１Ａ
と、論理回路２２，２４と、パッド２３，２５とを含
む。パッド２３は、論理回路２２に接続されており、パ
ッド２５は、論理回路２４に接続されている。

【００６７】コマンドユーザインタフェース２１Ａは、
２個のコマンドインタフェースから成る。２個のコマン
ドインタフェースの各々は、図３に示す論理回路２１０
と、コマンド解読回路２２０とから成る。したがって、
２個のコマンドインタフェースの各々は、図２に示すコ
マンドユーザインタフェース２１と同じ機能を有する。

【００６８】２個のコマンドインタフェースのうち、一
方のコマンドインタフェースは、コマンドＫＣ１〜ＫＣ
３に基づいて、ＨレベルまたはＬレベルの信号Ａ１，Ｂ
１を論理回路２２へ出力する。また、他方のコマンドイ
ンタフェースは、コマンドＫＣ１〜ＫＣ３に基づいてＨ
レベルまたはＬレベルの信号Ａ２，Ｂ２を論理回路２４
へ出力する。

【００６９】論理回路２４は、図２に示す論理回路２２
と同じ構成から成る。論理回路２２は、信号Ａ１，Ｂ１
に基づいて、上述した方法によってＨレベルまたはＬレ
ベルに固定された固定論理信号ＫＣＡ１を出力する。ま
た、論理回路２４は、信号Ａ２，Ｂ２に基づいて、上述
した方法によってＨレベルまたはＬレベルに固定された
固定論理信号ＫＣＡ２を出力する。

【００７０】また、論理回路２２，２４は、上述したよ
うに、それぞれ、パッド２３，２５がアドレスピンに接
続されたときは、そのアドレスピンから入力されたアド
レス信号Ａ１９，Ａ２０をそのまま出力する構成も備え
る。

【００７１】さらに、２０ピンのテスト装置によって半
導体記憶装置１００のテストが行なわれるとき、論理回
路２４はパッド２５から入力されたアドレス信号Ａ１９
をそのまま出力し、論理回路２２はアドレス信号Ａ２０
をＨレベルまたはＬレベルに固定した固定論理信号ＫＣ
Ａ１を出力する。

【００７２】このように、内部回路２１Ａは、テスト装
置のテストピンの数に応じて、そのまま出力するアドレ
ス信号の数と相反する数の固定論理信号を生成する。

【００７３】再び、図１を参照して、１９ピンのテスト
装置によって半導体記憶装置１００のテストを行なう場
合、内部回路２１Ａは、アドレス信号Ａ０〜Ａ１８と、
固定論理信号ＫＣＡ１，２とを行デコーダ３０および列
デコーダ７０へ出力する。行デコーダ３０は、アドレス
信号Ａ０〜Ａ１８と、固定論理信号ＫＣＡ１，ＫＣＡ２
とに基づいて、アドレス信号Ａ１９がＨレベルまたはＬ
レベルに固定され、アドレス信号Ａ２０がＨレベルまた
はＬレベルに固定された行アドレスをデコードし、ワー
ド線ドライバ４０へ出力する。

【００７４】また、列デコーダ７０は、アドレス信号Ａ
０〜Ａ１８と、固定論理信号ＫＣＡ１，ＫＣＡ２とに基
づいて、アドレス信号Ａ１９がＨレベルまたはＬレベル
に固定され、アドレス信号Ａ２０がＨレベルまたはＬレ
ベルに固定された列アドレスをデコードし、入出力Ｉ／
Ｏ８０へ出力する。

【００７５】その後の半導体記憶装置１００のテスト動
作は、上述したとおりである。また、２０ピンのテスト
装置によって半導体記憶装置１００のテストを行なう場
合、内部回路２１Ａは、アドレス信号Ａ０〜Ａ１９と、
固定論理信号ＫＣＡ２とを行デコーダ３０および列デコ
ーダ７０へ出力する。行デコーダ３０は、アドレス信号
Ａ０〜Ａ１９と、固定論理信号ＫＣＡ２とに基づいて、
アドレス信号Ａ２０がＨレベルまたはＬレベルに固定さ
れた行アドレスをデコードし、ワード線ドライバ４０へ
出力する。

【００７６】また、列デコーダ７０は、アドレス信号Ａ
０〜Ａ１９と、固定論理信号ＫＣＡ２とに基づいて、ア
ドレス信号Ａ２０がＨレベルまたはＬレベルに固定され
た列アドレスをデコードし、入出力Ｉ／Ｏ８０へ出力す
る。

【００７７】その後の半導体記憶装置１００のテスト動
作は、上述したとおりである。さらに、２１ピンのテス
ト装置によって半導体記憶装置１００のテストを行なう
場合、内部回路２１Ａは、アドレス信号Ａ０〜Ａ２０を
行デコーダ３０および列デコーダ７０へ出力する。行デ
コーダ３０は、アドレス信号Ａ０〜Ａ２０に基づいて行
アドレスをデコードし、ワード線ドライバ４０へ出力す
る。

【００７８】また、列デコーダ７０は、アドレス信号Ａ
０〜Ａ２０に基づいて列アドレスをデコードし、入出力
Ｉ／Ｏ８０へ出力する。

【００７９】その後の半導体記憶装置１００のテスト動
作は、上述したとおりである。図７を参照して、アドレ
ス信号Ａ０〜Ａｎ−１のうち、アドレス信号Ａ０〜Ａｍ
−１が入力され、アドレス信号Ａｍ〜Ａｎ−１が入力さ
れない場合について説明する。つまり、ｍ（ｍはｎより
も小さい自然数）ピンのテスト装置を用いて半導体記憶
装置１００のテストを行なう場合である。この場合、半
導体記憶装置１００は、内部回路２０に代えて内部回路
２０Ｂを備える。内部回路２０Ｂは、コマンドユーザイ
ンタフェース２１Ｂと、論理回路２３１〜２３ｎと、パ
ッド２４１〜２４ｎとを含む。パッド２４１〜２４ｎの
各々は、それぞれ、論理回路２３１〜２３ｎ−ｍに接続
される。

【００８０】コマンドユーザインタフェース２１Ｂは、
コマンドインタフェース２１０１〜２１０ｎ−ｍから成
る。コマンドインタフェース２１０１〜２１０ｎ−ｍの
各々は、図３に示す論理回路２１０と、コマンド解読回
路２２０とから成る。

【００８１】論理回路２３１〜２３ｎ−ｍの各々は、図
２に示す論理回路２２と同じ構成から成る。パッド２４
１〜２４ｎの各々は、図４に示すパッド２３と同じ構成
から成る。コマンドインタフェース２１０１〜２１０ｎ
−ｍの各々は、それぞれ、パッド２４１〜２４ｎへ出力
信号ＫＳ１を出力する。

【００８２】論理回路２３１〜２３ｎ−ｍの各々は、ア
ドレス信号Ａｍ〜Ａｎ−１がＨレベルまたはＬレベルに
固定されるとき、上述した方法によって、それぞれ、固
定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍを生成する。また、
論理回路２３１〜２３ｎ−ｍの各々は、パッド２４１〜
２４ｎがアドレスピンに接続されるとき、それぞれ、ア
ドレス信号ＡＤＭ１〜ＡＤＭｎ−ｍを出力する。アドレ
ス信号ＡＤＭ１〜ＡＤＭｎ−ｍの各々は、それぞれ、ア
ドレス信号Ａｍ〜Ａｎ−１に対応する。

【００８３】また、ｍ＋１ピン以上のテスト装置によっ
て半導体記憶装置１００のテストが行なわれるとき、論
理回路２３１〜２３ｎ−ｍは、ピン数に応じてアドレス
信号をＨレベルまたはＬレベルに固定した固定論理信号
ＫＣＡ１〜ＫＣＡｎ−ｍを出力する論理回路と、パッド
２４１〜２４ｎから入力されたアドレス信号Ａｍ〜Ａｎ
−１をそのまま出力する論理回路とに分けられる。

【００８４】このように、内部回路２１Ｂは、テスト装
置のテストピンの数に応じて、そのまま出力するアドレ
ス信号の数と相反する数の固定論理信号を生成する。

【００８５】再び、図１を参照して、ｍピンのテスト装
置によって半導体記憶装置１００のテストを行なう場
合、内部回路２１ｂは、アドレス信号Ａ０〜Ａｍ−１
と、固定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍとを行デコー
ダ３０および列デコーダ７０へ出力する。行デコーダ３
０は、アドレス信号Ａ０〜Ａｍ−１と、固定論理信号Ｋ
ＣＡ１〜ＫＣＡｎ−ｍとに基づいて、アドレス信号Ａｍ
〜Ａｎ−１の各々がＨレベルまたはＬレベルに固定され
た行アドレスをデコードし、ワード線ドライバ４０へ出
力する。

【００８６】また、列デコーダ７０は、アドレス信号Ａ
０〜Ａｍ−１と、固定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍ
とに基づいて、アドレス信号Ａｍ〜Ａｎ−１の各々がＨ
レベルまたはＬレベルに固定された列アドレスをデコー
ドし、入出力Ｉ／Ｏ８０へ出力する。

【００８７】その後の半導体記憶装置１００のテスト動
作は、上述したとおりである。この発明の実施の形態１
による半導体記憶装置のアドレスピンの数とテスト装置
のアドレス用のピン数との関係は、表１に示すようにな
る。品質Ａの半導体記憶装置はアドレスピン数がｘであ
り、品質Ｂの半導体記憶装置はアドレスピン数はｘ＋１
であり、品質Ｃの半導体記憶装置はアドレスピン数がｘ
＋２であり、品質ｋの半導体記憶装置はアドレスピン数
がｘ＋ｋである。これに対して、テスト装置のアドレス
用のピン数はｘである。

【００８８】

【表１】

【００８９】この場合、品質Ａの半導体記憶装置は、ア
ドレスピン数はテスト装置のアドレス用のピン数と同じ
であるので、通常のテスト行なうことができる。品質Ｂ
の半導体記憶装置は、アドレスピン数がテスタ装置のア
ドレス用のピン数よりも１個多いので、１個のアドレス
信号を内部でＨレベルまたはＬレベルに固定することに
より、全てのメモリセルについてテストを行なうことが
できる。

【００９０】同様に、品質Ｃの半導体記憶装置は、２個
のアドレス信号をＨレベルまたはＬレベルに固定し、品
質ｋの半導体記憶装置はｋ個のアドレス信号をＨレベル
またはＬレベルに固定することによって全てのメモリセ
ルについてテストを行なうことができる。

【００９１】上記においては、半導体記憶装置１００に
入力されるアドレス信号のうち、上位のアドレス信号を
ＨレベルまたはＬレベルに固定する場合について説明し
たが、本発明は、これに限られず、アドレス信号Ａ０〜
Ａｎ−１のうち、任意のアドレス信号を固定するように
しても良い。

【００９２】実施の形態１によれば、半導体記憶装置
は、テストモード時に通常使用時よりも少ない数のアド
レス信号が入力されたとき、入力されなかったアドレス
信号に対して、実質的にアドレス信号を内部で生成する
ので、テストピンがアドレスピンよりも少なくても全て
のメモリセルについてテストを行なうことができる。

【００９３】また、高容量な半導体記憶装置を新たに開
発して、アドレスピンを増加させても、テスト装置のテ
ストピンを増加させずに品質を保持したテストを行なう
ことができる。

【００９４】［実施の形態２］図８を参照して、この発
明の実施の形態２による半導体記憶装置２００は、半導
体記憶装置１００の内部回路２０を除去し、語構成切換
信号生成回路１２０と、語構成切換回路１３０とを追加
したものであり、その他は半導体記憶装置１００と同じ
である。

【００９５】語構成切換信号生成回路１２０は、入出力
インタフェース回路１０を介して固定コマンドＫＣＢが
入力されると、後述する方法によって半導体記憶装置２
００の語構成を切換えるための語構成切換信号ＢＥＸＣ
を生成し、その生成した語構成切換信号ＢＥＸＣを語構
成切換回路１３０へ出力する。

【００９６】語構成切換回路１３０は、後述する方法に
よって、語構成切換信号ＢＥＸＣに基づいて半導体記憶
装置２００の語構成を切り換える。すなわち、語構成切
換回路１３０は、たとえば、１６ビットでデータを入出
力する半導体記憶装置を８ビットでデータを入出力する
半導体記憶装置に切換えたり、その逆に切換えたりす
る。

【００９７】図９を参照して、語構成切換信号生成回路
１２０は、コマンドユーザインタフェース１２００と、
論理回路１２１０とを備える。論理回路１２１０は、Ｎ
ＯＲゲート１２１１，１２１２と、インバータ１２１
３，１２１４とから成る。

【００９８】図１０を参照して、コマンドユーザインタ
フェース１２００は、論理回路１２２０と、コマンド解
読回路１２３０とを含む。論理回路１２２０は、Ｐチャ
ネルＭＯＳトランジスタ１２２１，１２２３と、Ｎチャ
ネルＭＯＳトランジスタ１２２２，１２２４とから成
る。ＰチャネルＭＯＳトランジスタ１２２１と、Ｎチャ
ネルＭＯＳトランジスタ１２２２とは、電源ノード１２
２５と接地ノード１２２６との間に配置され、インバー
タＩＶ３を構成する。また、ＰチャネルＭＯＳトランジ
スタ１２２３とＮチャネルＭＯＳトランジスタ１２２４
とは、電源ノード１２２５と接地ノード１２２６との間
に配置され、インバータＩＶ４を構成する。インバータ
ＩＶ３の出力端子は、インバータＩＶ４の入力端子と接
続される。インバータＩＶ３は、コマンド解読回路１２
３０の出力信号ＫＢＳが入力される。

【００９９】固定コマンドＫＣＢは、語構成切換信号を
生成するためのコマンドであり、たとえば、連続的に入
力される８ビットのコマンドＫＣＢ１〜３から成る。コ
マンドＫＣＢ１は、半導体記憶装置２００の語構成を切
換える語構成切換モードへ移行させるコマンドである。
コマンドＫＣＢ１としては、たとえば、「０００１１０
００」である。

【０１００】コマンドＫＣＢ１に続いて入力されるコマ
ンドＫＣＢ２，３は、語構成切換モードにおいて、語構
成をどのように切換えるのかを指示するコマンドであ
る。コマンドＫＣＢ２，３としては、たとえば、「１０
１１０１１１」または「１１１０１１０１」である。パ
ターン「１０１１０１１１」は、語構成を小さい語構成
から大きい語構成に切換え、パターン「１１１０１１０
１」は大きい語構成から小さい語構成に切換える。

【０１０１】コマンド解読回路１２３０は、パターン
「０００１１０００」から成るコマンドＫＣＢ１が入力
されると、パターン「０００１１０００」を解読し、続
いて入力されるコマンドＫＣＢ２，３の待機状態とな
る。コマンド解読回路１２３０は、パターン「１１１０
１１０１」から成るコマンドＫＣＢ２，３が入力される
と、Ｌレベルの出力信号ＫＢＳを論理回路１２２０へ出
力する。また、コマンド解読回路１２３０は、パターン
「１０１１０１１１」から成るコマンドＫＣＢ２，３が
入力されると、Ｈレベルの出力信号ＫＢＳを論理回路１
２２０へ出力する。

【０１０２】そうすると、論理回路１２２０は、Ｌレベ
ルの出力信号ＫＢＳに基づいてＨレベルの信号ＡとＬレ
ベルの信号Ｂとを出力する。また、論理回路１２２０
は、Ｈレベルの出力信号ＫＢＳに基づいてＬレベルの信
号ＡとＨレベルの信号Ｂとを出力する。

【０１０３】なお、８ビットのパターン「０００１１０
００」、「１１１０１１０１」、および「１０１１０１
１１」は、例示であって、これ以外のパターンであって
も良い。

【０１０４】図９および図１１を参照して、コマンドユ
ーザインタフェース１２００からＨレベルの信号Ａ、お
よびＬレベルの信号Ｂが入力されると、論理回路１２１
０のＮＯＲゲート１２１１はＬレベルの信号Ｃを出力
し、インバータ１２１３はＨレベルの信号Ｄを出力し、
インバータ１２１４はＬレベルの信号Ｅを出力する。そ
して、ＮＯＲゲート１２１２は、Ｌレベルの信号Ｂ，Ｅ
に基づいてＨレベルの語構成切換信号ＢＥＸＣを出力す
る。したがって、論理回路１２１０は、Ｈレベルの信号
Ａ、およびＬレベルの信号Ｂに基づいて、Ｈレベルの語
構成切換信号ＢＥＸＣを出力する。

【０１０５】また、コマンドユーザインタフェース１２
００からＬレベルの信号Ａ、およびＨレベルの信号Ｂが
入力されると、ＮＯＲゲート１２１１はＬレベルの信号
Ｃを出力し、インバータ１２１３はＨレベルの信号Ｄを
出力し、インバータ１２１４はＬレベルの信号Ｅを出力
する。そして、ＮＯＲゲート１２１２は、Ｈレベルの信
号ＢとＬレベルの信号Ｅとに基づいてＬレベルの語構成
切換信号ＢＥＸＣを出力する。したがって、論理回路１
２１０は、Ｌレベルの信号Ａ、およびＨレベルの信号Ｂ
に基づいて、Ｌレベルの語構成切換信号ＢＥＸＣを出力
する。

【０１０６】半導体記憶装置２００は、語構成［×１
６］と語構成［×８］との間、または語構成［×１６］
と語構成［×４］との間で語構成の切換えが可能な半導
体記憶装置であるとする。語構成［×１６］は、１６個
の入出力端子ＤＱ０〜ＤＱ１５によって１６ビットのデ
ータを入出力できることを意味する。同様に、語構成
［×８］は、８個の入出力端子ＤＱ０〜ＤＱ７によって
８ビットのデータを入出力できることを意味し、語構成
［×４］は、４個の入出力端子ＤＱ０〜ＤＱ３によって
４ビットのデータを入出力できることを意味する。

【０１０７】語構成［×１６］から語構成［×８］への
切換え、または語構成［×１６］から語構成［×４］へ
の切換えを行なう場合、語構成［×１６］における入出
力端子ＤＱ０〜ＤＱ１５と、語構成［×８］における入
出力端子ＤＱ０〜ＤＱ７または語構成［×４］における
入出力端子ＤＱ０〜ＤＱ３との関係は表２に示す関係に
なる。

【０１０８】

【表２】

【０１０９】語構成［×１６］においては、データを各
メモリセルへ入出力するためのデータバスＤＢ０〜ＤＢ
１５は、入出力端子ＤＱ０〜ＤＱ１５と１対１に対応し
ている。語構成が語構成［×１６］から語構成［×８］
へ切換えられた場合、語構成［×１６］における入出力
端子ＤＱ０，ＤＱ１は、語構成［×８］において入出力
端子ＤＱ０になる。同様に、語構成［×１６］における
入出力端子ＤＱ２，ＤＱ３は、語構成［×８］において
入出力端子ＤＱ１になり、語構成［×１６］における入
出力端子ＤＱ４，ＤＱ５は、語構成［×８］において入
出力端子ＤＱ２になる。また、語構成［×１６］におけ
る入出力端子ＤＱ６，ＤＱ７は、語構成［×８］におい
て入出力端子ＤＱ３になり、語構成［×１６］における
入出力端子ＤＱ８，ＤＱ９は、語構成［×８］において
入出力端子ＤＱ４になる。さらに、語構成［×１６］に
おける入出力端子ＤＱ１０，ＤＱ１１は、語構成［×
８］において入出力端子ＤＱ５になり、語構成［×１
６］における入出力端子ＤＱ１２，ＤＱ１３は、語構成
［×８］において入出力端子ＤＱ６になり、語構成［×
１６］における入出力端子ＤＱ１４，ＤＱ１５は、語構
成［×８］において入出力端子ＤＱ７になる。

【０１１０】また、語構成が語構成［×１６］から語構
成［×４］へ切換えられた場合、語構成［×１６］にお
ける入出力端子ＤＱ０〜３は、語構成［×４］において
入出力端子ＤＱ０になり、語構成［×１６］における入
出力端子ＤＱ４〜７は、語構成［×４］において入出力
端子ＤＱ１になる。同様に、語構成［×１６］における
入出力端子ＤＱ８〜１１は、語構成［×４］において入
出力端子ＤＱ２になり、語構成［×１６］における入出
力端子ＤＱ１２〜１５は、語構成［×４］において入出
力端子ＤＱ３になる。

【０１１１】図１２を参照して、語構成が語構成［×１
６］から語構成［×８］へ切換えられるときの機構につ
いて説明する。語構成切換回路１３０は、スイッチＳ０
〜Ｓ３と、データバス切換回路１３１０，１３２０とを
含む。スイッチＳ０は、端子１４０を介してライトドラ
イバ７００と接続され、端子１４１を介してプリアンプ
６００と接続される。スイッチＳ１は、端子１４２を介
してライトドライバ７０１と接続され、端子１４３を介
してプリアンプ６０１と接続される。スイッチＳ２は、
端子１４４を介してライトドライバ７０２と接続され、
端子１４５を介してプリアンプ６０２と接続される。ス
イッチＳ３は、端子１４６を介してライトドライバ７０
３と接続され、端子１４７を介してプリアンプ６０３と
接続される。メモリセルへのデータの書込み時、スイッ
チＳ０〜Ｓ３は制御回路（図示せず）からの制御信号に
よって、それぞれ、端子１４０，１４２，１４４，１４
６に接続される。また、メモリセルからのデータの読出
し時、スイッチＳ０〜Ｓ３は制御回路からの制御信号に
よって、それぞれ、端子１４１，１４３，１４５，１４
７に接続される。

【０１１２】データバス切換回路１３１０は、Ｐチャネ
ルＭＯＳトランジスタ１３１とＮチャネルＭＯＳトラン
ジスタ１３２とから成る。ＰチャネルＭＯＳトランジス
タ１３１は、スイッチＳ１とデータバスＤＢ０との間に
配置され、ＮチャネルＭＯＳトランジスタ１３２は、ス
イッチＳ１とデータバスＤＢ１との間に配置される。ま
た、ＰチャネルＭＯＳトランジスタ１３１およびＮチャ
ネルＭＯＳトランジスタ１３２は、ゲート端子に語構成
切換信号生成回路１２０からＨレベルまたはＬレベルの
語構成切換信号ＢＥＸＣを受ける。

【０１１３】データバス切換回路１３２０は、Ｐチャネ
ルＭＯＳトランジスタ１３３とＮチャネルＭＯＳトラン
ジスタ１３４とから成る。ＰチャネルＭＯＳトランジス
タ１３３は、スイッチＳ３とデータバスＤＢ２との間に
配置され、ＮチャネルＭＯＳトランジスタ１３４は、ス
イッチＳ３とデータバスＤＢ３との間に配置される。ま
た、ＰチャネルＭＯＳトランジスタ１３３およびＮチャ
ネルＭＯＳトランジスタ１３４は、ゲート端子に語構成
切換信号生成回路１２０からＨレベルまたはＬレベルの
語構成切換信号ＢＥＸＣを受ける。

【０１１４】スイッチＳ０は、データバスＤＢ０に接続
され、スイッチＳ２はデータバスＤＢ２に接続される。
入出力線Ｉ／Ｏ０〜３は、それぞれ、プリアンプ６００
〜６０３およびライトドライバ７００〜７０３に接続さ
れる。

【０１１５】語構成［×１６］におけるデータの入出力
について説明する。この場合、語構成切換信号生成回路
１２０からＨレベルの語構成切換信号ＢＥＸＣがデータ
バス切換回路１３１０，１３２０へ入力される。そうす
ると、データバス切換回路１３１０のＰチャネルＭＯＳ
トランジスタ１３１はオフされ、ＮチャネルＭＯＳトラ
ンジスタ１３２はオンされてスイッチＳ１はデータバス
ＤＢ１に接続される。また、データ切換回路１３２０の
ＰチャネルＭＯＳトランジスタ１３３はオフされ、Ｎチ
ャネルＭＯＳトランジスタ１３４はオンされてスイッチ
Ｓ３はデータバスＤＢ３に接続される。

【０１１６】メモリセルからデータを読出すとき、制御
回路からの制御信号によってスイッチＳ０〜Ｓ３は、そ
れぞれ、端子１４１，１４３，１４５，１４７に接続さ
れる。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデー
タを増幅してスイッチＳ０を介してデータバスＤＢ０へ
出力する。データバスＤＢ０は、入出力インタフェース
回路１０を介して入出力端子ＤＱ０へデータを出力す
る。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータ
を増幅し、スイッチＳ１およびＮチャネルＭＯＳトラン
ジスタ１３２を介してデータをデータバスＤＢ１へ出力
する。データバスＤＢ１は、入出力インタフェース回路
１０を介して入出力端子ＤＱ１へデータを出力する。プ
リアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅
してスイッチＳ２を介してデータバスＤＢ２へ出力す
る。データバスＤＢ２は、入出力インタフェース回路１
０を介して入出力端子ＤＱ２へデータを出力する。プリ
アンプ６０３は、入出力線Ｉ／Ｏ３上のデータを増幅
し、スイッチＳ３およびＮチャネルＭＯＳトランジスタ
１３４を介してデータをデータバスＤＢ３へ出力する。
データバスＤＢ３は、入出力インタフェース回路１０を
介して入出力端子ＤＱ３へデータを出力する。

【０１１７】メモリセルへデータを書込むとき、制御回
路からの制御信号によってスイッチＳ０〜Ｓ３は、それ
ぞれ、端子１４０，１４２，１４４，１４６に接続され
る。入出力端子ＤＱ０から入力されたデータは、入出力
インタフェース回路１０を介してデータバスＤＢ０へ入
力される。そして、データバスＤＢ０は、データをスイ
ッチＳ０を介してライトドライバ７００へ入力し、ライ
トドライバ７００は、入出力線Ｉ／Ｏ０および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１１８】入出力端子ＤＱ１から入力されたデータ
は、入出力インタフェース回路１０を介してデータバス
ＤＢ１へ入力される。そして、データバスＤＢ１は、デ
ータをＮチャネルＭＯＳトランジスタ１３２およびスイ
ッチＳ１を介してライトドライバ７０１へ入力し、ライ
トドライバ７０１は、入出力線Ｉ／Ｏ１および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１１９】入出力端子ＤＱ２から入力されたデータ
は、入出力インタフェース回路１０を介してデータバス
ＤＢ２へ入力される。そして、データバスＤＢ２は、デ
ータをスイッチＳ２を介してライトドライバ７０２へ入
力し、ライトドライバ７０２は、入出力線Ｉ／Ｏ２およ
び入出力Ｉ／Ｏ８０を介して、活性化されたビット線対
ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込
む。

【０１２０】入出力端子ＤＱ３から入力されたデータ
は、入出力インタフェース回路１０を介してデータバス
ＤＢ３へ入力される。そして、データバスＤＢ３は、デ
ータをＮチャネルＭＯＳトランジスタ１３４およびスイ
ッチＳ３を介してライトドライバ７０３へ入力し、ライ
トドライバ７０３は、入出力線Ｉ／Ｏ３および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１２１】これによって、語構成［×１６］における
メモリセルへのデータの書込み、および読出しが終了す
る。

【０１２２】語構成［×８］におけるデータの入出力に
ついて説明する。この場合、語構成切換信号生成回路１
２０からＬレベルの語構成切換信号ＢＥＸＣがデータバ
ス切換回路１３１０，１３２０へ入力される。そうする
と、データバス切換回路１３１０のＰチャネルＭＯＳト
ランジスタ１３１はオンされ、ＮチャネルＭＯＳトラン
ジスタ１３２はオフされてスイッチＳ１はデータバスＤ
Ｂ０に接続される。また、データ切換回路１３２０のＰ
チャネルＭＯＳトランジスタ１３３はオンされ、Ｎチャ
ネルＭＯＳトランジスタ１３４はオフされてスイッチＳ
３はデータバスＤＢ２に接続される。

【０１２３】メモリセルからデータを読出すとき、制御
回路からの制御信号によってスイッチＳ０〜Ｓ３は、そ
れぞれ、端子１４１，１４３，１４５，１４７に接続さ
れる。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデー
タを増幅してスイッチＳ０を介してデータバスＤＢ０へ
出力する。データバスＤＢ０は、入出力インタフェース
回路１０を介して入出力端子ＤＱ０へデータを出力す
る。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータ
を増幅し、スイッチＳ１およびＰチャネルＭＯＳトラン
ジスタ１３１を介してデータをデータバスＤＢ０へ出力
する。データバスＤＢ０は、入出力インタフェース回路
１０を介して入出力端子ＤＱ０へデータを出力する。プ
リアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅
してスイッチＳ２を介してデータバスＤＢ２へ出力す
る。データバスＤＢ２は、入出力インタフェース回路１
０を介して入出力端子ＤＱ１へデータを出力する。プリ
アンプ６０３は、入出力線Ｉ／Ｏ３上のデータを増幅
し、スイッチＳ３およびＰチャネルＭＯＳトランジスタ
１３３を介してデータをデータバスＤＢ２へ出力する。
データバスＤＢ２は、入出力インタフェース回路１０を
介して入出力端子ＤＱ１へデータを出力する。

【０１２４】メモリセルへデータを書込むとき、制御回
路からの制御信号によってスイッチＳ０〜Ｓ３は、それ
ぞれ、端子１４０，１４２，１４４，１４６に接続され
る。入出力端子ＤＱ０から入力されたデータは、入出力
インタフェース回路１０を介してデータバスＤＢ０へ入
力される。そして、データバスＤＢ０は、データをスイ
ッチＳ０を介してライトドライバ７００、またはＰチャ
ネルＭＯＳトランジスタ１３１およびスイッチＳ１を介
してライトドライバ７０１へ入力する。ライトドライバ
７００は、入出力線Ｉ／Ｏ０および入出力Ｉ／Ｏ８０を
介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜Ｂ
Ｌｍ，／ＢＬｍにデータを書込む。ライトドライバ７０
１は、入出力線Ｉ／Ｏ１および入出力Ｉ／Ｏ８０を介し
て、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｍ，／ＢＬｍにデータを書込む。

【０１２５】入出力端子ＤＱ１から入力されたデータ
は、入出力インタフェース回路１０を介してデータバス
ＤＢ２へ入力される。そして、データバスＤＢ２は、デ
ータをスイッチＳ２を介してライトドライバ７０２、ま
たはＰチャネルＭＯＳトランジスタ１３３およびスイッ
チＳ３を介してライトドライバ７０３へ入力する。ライ
トドライバ７０２は、入出力線Ｉ／Ｏ２および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。ライトド
ライバ７０３は、入出力線Ｉ／Ｏ３および入出力Ｉ／Ｏ
８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ
１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１２６】図１２は、語構成［×１６］における入出
力端子ＤＱ０〜ＤＱ３を語構成［×８］における入出力
端子ＤＱ０，１に切換える機構を示している。語構成
［×１６］における入出力端子ＤＱ４〜７，ＤＱ８〜１
１，ＤＱ１２〜１５も、図１２の機構と同様にして、そ
れぞれ、語構成［×８］における入出力端子ＤＱ２，
３、ＤＱ４，５、ＤＱ６，７に切換えられる。したがっ
て、語構成切換回路１３０は、１２個のスイッチと、デ
ータバス切換回路１３１０，１３２０と同じ構成を有す
る６個のデータ切換回路とをさらに含む。そして、これ
らの１２個のスイッチと６個のデータバス切換回路とが
用いられて語構成［×１６］、および語構成［×８］に
おいて各メモリセルへデータの書込みおよび読出しが行
なわれる。

【０１２７】図１３を参照して、語構成が語構成［×１
６］から語構成［×４］へ切換えられるときの機構につ
いて説明する。この場合、語構成切換回路１３０に代え
て語構成切換回路１３０Ａが用いられる。語構成切換回
路１３０Ａは、語構成切換回路１３０にデータバス切換
回路１３３０を追加したものである。データバス切換回
路１３３０は、ＰチャネルＭＯＳトランジスタ１３５と
ＮチャネルＭＯＳトランジスタ１３６とから成る。Ｐチ
ャネルＭＯＳトランジスタ１３５は、スイッチＳ２とデ
ータバスＤＢ０との配置され、ＮチャネルＭＯＳトラン
ジスタ１３６は、スイッチＳ２とデータバスＤＢ２との
間に配置される。また、ＰチャネルＭＯＳトランジスタ
１３５およびＮチャネルＭＯＳトランジスタ１３６は、
ゲート端子に語構成切換信号生成回路１２０からの語構
成切換信号ＢＥＸＣを受ける。なお、この場合、データ
バス切換回路１３２０のＰチャネルＭＯＳトランジスタ
１３３はスイッチＳ３とデータバスＤＢ０との間に配置
される。その他は、語構成切換回路１３０と同じであ
る。

【０１２８】語構成［×１６］におけるデータの入出力
について説明する。この場合、語構成切換信号生成回路
１２０からＨレベルの語構成切換信号ＢＥＸＣがデータ
バス切換回路１３１０，１３２０，１３３０へ入力され
る。そうすると、データバス切換回路１３１０のＰチャ
ネルＭＯＳトランジスタ１３１はオフされ、Ｎチャネル
ＭＯＳトランジスタ１３２はオンされてスイッチＳ１は
データバスＤＢ１に接続される。また、データ切換回路
１３２０のＰチャネルＭＯＳトランジスタ１３３はオフ
され、ＮチャネルＭＯＳトランジスタ１３４はオンされ
てスイッチＳ３はデータバスＤＢ３に接続される。さら
に、データバス切換回路１３３０のＰチャネルＭＯＳト
ランジスタ１３５はオフされ、ＮチャネルＭＯＳトラン
ジスタ１３６はオンされてスイッチＳ２はデータバスＤ
Ｂ２に接続される。

【０１２９】メモリセルからデータを読出すとき、制御
回路からの制御信号によってスイッチＳ０〜Ｓ３は、そ
れぞれ、端子１４１，１４３，１４５，１４７に接続さ
れる。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデー
タを増幅してスイッチＳ０を介してデータバスＤＢ０へ
出力する。データバスＤＢ０は、入出力インタフェース
回路１０を介して入出力端子ＤＱ０へデータを出力す
る。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータ
を増幅し、スイッチＳ１およびＮチャネルＭＯＳトラン
ジスタ１３２を介してデータをデータバスＤＢ１へ出力
する。データバスＤＢ１は、入出力インタフェース回路
１０を介して入出力端子ＤＱ１へデータを出力する。プ
リアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅
してスイッチＳ２およびＮチャネルＭＯＳトランジスタ
１３６を介してデータバスＤＢ２へ出力する。データバ
スＤＢ２は、入出力インタフェース回路１０を介して入
出力端子ＤＱ２へデータを出力する。プリアンプ６０３
は、入出力線Ｉ／Ｏ３上のデータを増幅し、スイッチＳ
３およびＮチャネルＭＯＳトランジスタ１３４を介して
データをデータバスＤＢ３へ出力する。データバスＤＢ
３は、入出力インタフェース回路１０を介して入出力端
子ＤＱ３へデータを出力する。

【０１３０】メモリセルへデータを書込むとき、制御回
路からの制御信号によってスイッチＳ０〜Ｓ３は、それ
ぞれ、端子１４０，１４２，１４４，１４６に接続され
る。入出力端子ＤＱ０から入力されたデータは、入出力
インタフェース回路１０を介してデータバスＤＢ０へ入
力される。そして、データバスＤＢ０は、データをスイ
ッチＳ０を介してライトドライバ７００へ入力し、ライ
トドライバ７００は、入出力線Ｉ／Ｏ０および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１３１】入出力端子ＤＱ１から入力されたデータ
は、入出力インタフェース回路１０を介してデータバス
ＤＢ１へ入力される。そして、データバスＤＢ１は、デ
ータをＮチャネルＭＯＳトランジスタ１３２およびスイ
ッチＳ１を介してライトドライバ７０１へ入力し、ライ
トドライバ７０１は、入出力線Ｉ／Ｏ１および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１３２】入出力端子ＤＱ２から入力されたデータ
は、入出力インタフェース回路１０を介してデータバス
ＤＢ２へ入力される。そして、データバスＤＢ２は、デ
ータをＮチャネルＭＯＳトランジスタ１３６およびスイ
ッチＳ２を介してライトドライバ７０２へ入力し、ライ
トドライバ７０２は、入出力線Ｉ／Ｏ２および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１３３】入出力端子ＤＱ３から入力されたデータ
は、入出力インタフェース回路１０を介してデータバス
ＤＢ３へ入力される。そして、データバスＤＢ３は、デ
ータをＮチャネルＭＯＳトランジスタ１３４およびスイ
ッチＳ３を介してライトドライバ７０３へ入力し、ライ
トドライバ７０３は、入出力線Ｉ／Ｏ３および入出力Ｉ
／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。

【０１３４】これによって、語構成［×１６］における
メモリセルへのデータの書込み、および読出しが終了す
る。

【０１３５】語構成［×４］におけるデータの入出力に
ついて説明する。この場合、語構成切換信号生成回路１
２０からＬレベルの語構成切換信号ＢＥＸＣがデータバ
ス切換回路１３１０，１３２０，１３３０へ入力され
る。そうすると、データバス切換回路１３１０のＰチャ
ネルＭＯＳトランジスタ１３１はオンされ、Ｎチャネル
ＭＯＳトランジスタ１３２はオフされてスイッチＳ１は
データバスＤＢ０に接続される。また、データ切換回路
１３２０のＰチャネルＭＯＳトランジスタ１３３はオン
され、ＮチャネルＭＯＳトランジスタ１３４はオフされ
てスイッチＳ３はデータバスＤＢ０に接続される。さら
に、データバス切換回路１３３０のＰチャネルＭＯＳト
ランジスタ１３５はオンされ、ＮチャネルＭＯＳトラン
ジスタ１３６はオフされてスイッチＳ２は、データバス
ＤＢ０に接続される。

【０１３６】メモリセルからデータを読出すとき、制御
回路からの制御信号によってスイッチＳ０〜Ｓ３は、そ
れぞれ、端子１４１，１４３，１４５，１４７に接続さ
れる。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデー
タを増幅してスイッチＳ０を介してデータバスＤＢ０へ
出力する。データバスＤＢ０は、入出力インタフェース
回路１０を介して入出力端子ＤＱ０へデータを出力す
る。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータ
を増幅し、スイッチＳ１およびＰチャネルＭＯＳトラン
ジスタ１３１を介してデータをデータバスＤＢ０へ出力
する。データバスＤＢ０は、入出力インタフェース回路
１０を介して入出力端子ＤＱ０へデータを出力する。プ
リアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅
してスイッチＳ２およびＰチャネルＭＯＳトランジスタ
１３５を介してデータバスＤＢ０へ出力する。データバ
スＤＢ０は、入出力インタフェース回路１０を介して入
出力端子ＤＱ０へデータを出力する。プリアンプ６０３
は、入出力線Ｉ／Ｏ３上のデータを増幅し、スイッチＳ
３およびＰチャネルＭＯＳトランジスタ１３３を介して
データをデータバスＤＢ０へ出力する。データバスＤＢ
０は、入出力インタフェース回路１０を介して入出力端
子ＤＱ０へデータを出力する。

【０１３７】メモリセルへデータを書込むとき、制御回
路からの制御信号によってスイッチＳ０〜Ｓ３は、それ
ぞれ、端子１４０，１４２，１４４，１４６に接続され
る。入出力端子ＤＱ０から入力されたデータは、入出力
インタフェース回路１０を介してデータバスＤＢ０へ入
力される。そして、データバスＤＢ０は、データをスイ
ッチＳ０を介してライトドライバ７００へ、またはＰチ
ャネルＭＯＳトランジスタ１３１およびスイッチＳ１を
介してライトドライバ７０１へ、またはＰチャネルＭＯ
Ｓトランジスタ１３５およびスイッチＳ２を介してライ
トドライバ７０２へ、またはＰチャネルＭＯＳトランジ
スタ１３３およびスイッチＳ３を介してライトドライバ
７０３へ入力する。ライトドライバ７００は、入出力線
Ｉ／Ｏ０および入出力Ｉ／Ｏ８０を介して、活性化され
たビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデ
ータを書込む。ライトドライバ７０１は、入出力線Ｉ／
Ｏ１および入出力Ｉ／Ｏ８０を介して、活性化されたビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータ
を書込む。ライトドライバ７０２は、入出力線Ｉ／Ｏ２
および入出力Ｉ／Ｏ８０を介して、活性化されたビット
線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書
込む。ライトドライバ７０３は、入出力線Ｉ／Ｏ３およ
び入出力Ｉ／Ｏ８０を介して、活性化されたビット線対
ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込
む。

【０１３８】図１３は、語構成［×１６］における入出
力端子ＤＱ０〜ＤＱ３を語構成［×４］における入出力
端子ＤＱ０に切換える機構を示している。語構成［×１
６］における入出力端子ＤＱ４〜７，ＤＱ８〜１１，Ｄ
Ｑ１２〜１５も、図１３の機構と同様にして、それぞ
れ、語構成［×８］における入出力端子ＤＱ１，ＤＱ
２，ＤＱ３に切換えられる。したがって、語構成切換回
路１３０Ａは、１２個のスイッチと、データ切換回路１
３１０，１３２０，１３３０と同じ構成を有する９個の
データ切換回路とをさらに含む。そして、これらの１２
個のスイッチと９個のデータバス切換回路とが用いられ
て語構成［×１６］、および語構成［×４］において各
メモリセルへデータの書込みおよび読出しが行なわれ
る。

【０１３９】図１２および１３を参照して、語構成［×
１６］と語構成［×４］との切換え、および語構成［×
１６］と語構成［×４］との切換えについて説明した
が、同様にして語構成［×８］と語構成［×４］との切
換えも行なうことができる。

【０１４０】再び、図８を参照して、半導体記憶装置２
００のテストを行なう場合、テスト装置は半導体記憶装
置２００へ固定コマンドＫＣＢ、およびアドレス信号Ａ
０〜Ａｎ−１を出力する。この場合、テスト装置は、語
構成切換モードへの移行を指示するコマンドＫＣＢ１
と、語構成［×１６］から語構成［×８］への切換えを
指示するパターン［１１１０１１０１］から成るコマン
ドＫＣＢ２とを半導体記憶装置２００へ出力する。

【０１４１】入出力インタフェース回路１０は、入力し
たアドレス信号Ａ０〜Ａｎ−１を行デコーダ３０および
列デコーダ７０へ出力し、コマンドＫＣＢ１，２から成
る固定コマンドＫＣＢを語構成切換信号生成回路１２０
へ出力する。

【０１４２】行デコーダ３０は、アドレス信号Ａ０〜Ａ
ｎ−１をデコードし、そのデコードした行アドレスをワ
ード線ドライバ４０へ出力する。ワード線ドライバ４０
は、入力された行アドレスに対応するワード線Ｗ１〜Ｗ
ｎを活性化する。列デコーダ７０は、アドレス信号Ａ０
〜Ａｎ−１をデコードし、そのデコードした列アドレス
を入出力Ｉ／Ｏ８０へ出力する。入出力Ｉ／Ｏ８０は、
入力された列アドレスに対応するビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍを入出力線Ｉ／Ｏと接続す
る。

【０１４３】語構成切換信号生成回路１２０は、上述し
た方法によってＬレベルの語構成切換信号ＢＥＸＣを生
成し、Ｌレベルの語構成切換信号ＢＥＸＣを語構成切換
回路１３０へ出力する。語構成切換回路１３０は、上述
した方法によって半導体記憶装置２００の語構成を語構
成［×１６］から語構成［×８］へ切換える。

【０１４４】テスト装置は、テスト時の書込みデータを
半導体記憶装置２００へ出力する。入出力インタフェー
ス回路１０は、書込みデータをデータバスＤＢ０〜７お
よび語構成切換回路１３０を介してライトドライバ７０
Ａへ入力する。ライトドライバ７０Ａは、入出力線Ｉ／
Ｏを介して、入出力線Ｉ／Ｏと接続されたビット線対Ｂ
Ｌ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに書込みデータを出
力する。そして、活性化されたワード線Ｗ１〜Ｗｎとビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとによっ
て語構成［×８］において各メモリセルにデータが書込
まれる。

【０１４５】各メモリセルへのデータの書込みが終了す
ると、各メモリセルからのデータの読出しが行なわれ
る。アドレス信号Ａ０〜Ａｎ−１が半導体記憶装置２０
０に入力され、行アドレスに対応するワード線Ｗ１〜Ｗ
ｎ、および列アドレスに対応するビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍが選択されるまでの動作は、
データの書込み時と同じである。

【０１４６】センスアンプ９０は、活性化されたワード
線Ｗ１〜Ｗｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，
／ＢＬｍとによって各メモリセルから読出された読出し
データを増幅し、入出力Ｉ／Ｏ８０によって接続された
入出力線Ｉ／Ｏに増幅したデータを出力する。プリアン
プ６０は、入出力線Ｉ／Ｏ上の読出しデータをさらに増
幅し、上述した方法によってデータバスＤＢ０〜７へ増
幅した読出しデータを出力する。そして、入出力インタ
フェース回路１０は、データバスＤＢ０〜７からの読出
しデータを入出力端子ＤＱ０〜７へ出力する。テスト装
置は、入出力端子ＤＱ０〜７から出力された読出しデー
タを書込みデータと比較することによって各メモリセル
のテストを行なう。

【０１４７】これによって、語構成［×８］におけるテ
スト動作は終了する。語構成を語構成［×１６］から
［×８］へ切換えることによって、テスト装置に接続さ
れる入出力端子は１６ピンから８ピンへと半分に減少す
るので、より多くの半導体記憶装置のテストを同時に行
なうことができる。語構成［×８］におけるテストで
も、同時にテストできる半導体記憶装置の数が少ない場
合は、語構成を語構成［×１６］から語構成［×４］へ
切換えて半導体記憶装置２００のテストを行なうことが
できる。これによって、さらに、より多くの半導体記憶
装置のテストを同時に行なうことができる。

【０１４８】なお、語構成を語構成［×１６］から語構
成［×８］または語構成［×４］へ切換えて半導体記憶
装置２００のテストを行なっても、上述したように全て
のメモリセルへのデータの書込みおよび読出しを行なう
ことができるので、テストの品質が低下することがな
い。

【０１４９】上述したように、テストモード時に半導体
記憶装置２００の語構成を通常使用時の語構成よりも少
ない語構成に切換えてテストを行なうことができるが、
これに限らず、通常使用時においても語構成を語構成
［×１６］から語構成［×８］または語構成［×４］に
切換えて半導体記憶装置２００を使用することも、勿
論、可能である。この場合、語構成を切換えるためのバ
イトピンを、別途、半導体記憶装置２００に設ける必要
がないので、ピン数を少なくして語構成を切換えられる
半導体記憶装置を作製できる。

【０１５０】なお、半導体記憶装置２００においては、
プリアンプ６０、ライトドライバ７０Ａ、入出力Ｉ／Ｏ
８０、センスアンプ９０、および語構成切換回路１３０
は、入出力回路１５０を構成する。

【０１５１】実施の形態２によれば、半導体記憶装置の
語構成を通常使用時の語構成よりも少なくしてテストを
行なうので、テスト装置のテストピンが半導体記憶装置
のデータピンよりも少ない場合でも、品質を低下させず
に半導体記憶装置のテストを行なうことができる。

【０１５２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【０１５３】

【発明の効果】本発明によれば、テスト装置から半導体
記憶装置へ通常使用時よりも少ないアドレス信号が入力
され、入力されなかったアドレス信号用の論理信号は半
導体記憶装置の内部で生成されるので、テスト装置のテ
ストピンが半導体記憶装置のアドレスピンよりも少ない
場合でも、品質を低下させずに半導体記憶装置のテスト
を行なうことができる。

【図面の簡単な説明】

【図１】 実施の形態１による半導体記憶装置の概略ブ
ロック図である。

【図２】 図１に示す半導体記憶装置における内部回路
のブロック図および回路図である。

【図３】 図２に示すコマンドユーザインタフェースの
回路図である。

【図４】 図２に示す内部回路のパッド部分の回路図で
ある。

【図５】 図２に示す内部回路における信号のタイミン
グ図である。

【図６】 図１に示す半導体記憶装置における内部回路
の他のブロック図および回路図である。

【図７】 図１に示す半導体記憶装置における内部回路
のさらに他のブロック図および回路図である。

【図８】 実施の形態２による半導体記憶装置の概略ブ
ロック図である。

【図９】 図８に示す半導体記憶装置の語構成切換信号
生成回路の回路図である。

【図１０】 図９に示す語構成切換信号生成回路のコマ
ンドユーザインタフェースの回路図である。

【図１１】 図９に示す語構成切換信号生成回路におけ
る信号のタイミング図である。

【図１２】 図８に示す半導体記憶装置の語構成切換回
路の動作を説明するための平面図である。

【図１３】 図８に示す半導体記憶装置の語構成切換回
路の他の動作を説明するための平面図である。

【符号の説明】

１０ 入出力インタフェース回路、２０ 内部回路、２
１，２１Ａ，２１Ｂ，１２００ コマンドユーザインタ
フェース、２２，２４，２１０，２３１〜２３ｎ−ｍ，
１２１０，１２２０ 論理回路、２３，２５，２４１〜
２４ｎ−ｍ パッド、３０ 行デコーダ、４０ ワード
線ドライバ、５０ ライトドライバ、６０，６００〜６
０３ プリアンプ、７０ 列デコーダ、７０Ａ，７００
〜７０３ライトドライバ、８０ 入出力Ｉ／Ｏ、９０
センスアンプ、１００ 半導体記憶装置、１１０メモリ
セルアレイ、１１１ メモリセル、１２０ 語構成切換
信号生成回路、１３０ 語構成切換回路、１４０〜１４
７ 端子、１５０ 入出力回路、１３１，１３３，１３
５，２１１，２１３，２１５，２５２，１２２１，１２
２３ ＰチャネルＭＯＳトランジスタ、１３２，１３
４，１３６，２１２，２１４，２１６，２５１，１２２
２，１２２４ ＮチャネルＭＯＳトランジスタ、２１
７，１２２５ 電源ノード、２１８，２５３，１２２６
接地ノード、２２１〜２２３，１２１１，１２１２
ＮＯＲゲート、２２４〜２２６，１２１３，１２１４
インバータ、２２０，１２３０ コマンド解読回路、２
５４ 出力ノード、２１０１〜２１０ｎ−ｍ コマンド
インタフェース、１３１０，１３２０，１３３０ デー
タバス切換回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ｎ（ｎは自然数）個のアドレス信号を入
   力するためのｎ個の入出力端子と、 アドレス信号を第１または第２の論理に固定するための
   固定コマンドを入力するコマンド端子と、 複数のメモリセルと、 前記複数のメモリセルに対応して設けられた複数のビッ
   ト線と、 前記複数のメモリセルに対応して設けられた複数のワー
   ド線と、 テストモードへのエントリに伴い、 前記ｎ個の入出力端子のうち、ｍ（ｍはｎ−ｍ≧１を満
   たす自然数）個の入出力端子を介してｍ個のアドレス信
   号を入力し、前記固定コマンドに基づいてｎ−ｍ個のア
   ドレス信号の各々を第１の論理に固定したｎ−ｍ個の第
   １の論理信号または前記ｎ−ｍ個のアドレス信号の各々
   を第２の論理に固定したｎ−ｍ個の第２の論理信号を生
   成し、前記ｍ個のアドレス信号と前記ｎ−ｍ個の第１ま
   たは第２の論理信号とから成るｎ個の内部アドレス信号
   を出力する内部回路と、 前記ｎ個の内部アドレス信号に基づいて、前記複数のビ
   ット線の各々または前記複数のワード線の各々を活性化
   するためのアドレス信号をデコードする行／列デコーダ
   とを備える半導体記憶装置。
2. 【請求項２】 前記内部回路は、前記固定コマンドに基
   づいて前記ｎ個のアドレス信号のうちのｎ−ｍ個の上位
   アドレス信号に対して前記ｎ−ｍ個の第１または第２の
   論理信号を生成する、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 前記内部回路は、 前記固定コマンドに基づいて、ｎ−ｍ対の第３および第
   ４の論理信号を生成するインタフェース回路と、 １対の第３および第４の論理信号を入力し、前記第３の
   論理信号が第１の論理であり、かつ、前記第４の論理信
   号が第２の論理であるとき前記第１の論理信号を生成
   し、前記第３の論理信号が第２の論理であり、かつ、前
   記第４の論理信号が第１の論理であるとき前記第２の論
   理信号を生成するｎ−ｍ個の論理回路とを含む、請求項
   １に記載の半導体記憶装置。
4. 【請求項４】 前記ｎ−ｍ個の論理回路の各々は、前記
   ｎ−ｍ個のアドレス信号のいずれか１つのアドレス信号
   を入力するためのパッドを含み、 前記第３および第４の論理信号が第２の論理であり、か
   つ、前記パッドを介して前記１つのアドレス信号が入力
   されると、前記１つのアドレス信号をそのまま出力す
   る、請求項３に記載の半導体記憶装置。
5. 【請求項５】 第１の語構成または前記第１の語構成と
   異なる第２の語構成によって動作する半導体記憶装置で
   あって、 固定コマンドを入力するための入出力端子と、 複数のメモリセルと、 前記固定コマンドに基づいて、語構成を前記第１の語構
   成に切換えるための第１の語構成切換信号と、語構成を
   前記第２の語構成に切換えるための第２の語構成切換信
   号とを生成する語構成切換信号生成回路と、 前記第１または第２の語構成切換信号に基づいて、語構
   成を前記第１または第２の語構成に切換えてデータを前
   記複数のメモリセルに入出力する入出力回路とを備える
   半導体記憶装置。
6. 【請求項６】 前記語構成切換信号生成回路は、前記固
   定コマンドに基づいて第１および第２の論理信号を生成
   するインタフェース回路と、 前記第１の論理信号が第１の論理であり、かつ、前記第
   ２の論理信号が第２の論理であるとき前記第１の語構成
   切換信号を生成し、前記第１の論理信号が第２の論理で
   あり、かつ、前記第２の論理信号が第１の論理であると
   き前記第２の語構成切換信号を生成する論理回路とを含
   む、請求項５に記載の半導体記憶装置。