KR100800133B1 - 디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로 - Google Patents

디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로에 관한 것으로, 디큐(DQ) 핀은 적게 사용하면서 테스트 시간을 줄일 목적으로 시행되는 디큐 압축 모드 구현을 한 회로내에서 솔리드 패턴과 체커보드 패턴을 사용자가 원하는 대로 구현 할뿐만 아니라 테스트시 글로벌 워드라인과 글로벌 입출력 라인을 병용 사용이 가능하다. 이를 위한 본 발명의 디큐 압축 테스트 모드를 위한 디큐 압축 방법은 설계자가 특정 데이타의 입/출력을 정하고 상기 특정 데이타 입/출력들은 옵션 모드(X4,X8,X16) 및 DQ 압축 모드시에 데이타입력버퍼의 출력값을 다시 피드백받은 신호를 입력하고, 상기 특정 데이타 입/출력들을 제외한 나머지 데이타입력버퍼들은 설계자가 결정한 4개의 데이타입력버퍼들의 출력값을 입력하도록 하며, 상기 입력된 데이타값들은 DQ 압축 테스트 모드에 따라 라이트 드라이버에 입력되는데, 상기 DQ 압축 테스트 모드가 체커 보드인 경우에는 사용자가 DQ 압축 모드에 사용하고자 하는 데이타값들이 쓰이지 않는 각각의 DQ 패드에 대신 입력되고, DQ 압축 모드에 사용하고자 하는 데이타값들이 서로 반대 데이타를 입력하도록 하며, 상기 DQ 압축 테스트 모드가 솔리드 스테이트인 경우에는 DQ 압축 모드로 쓰이지 않는 데이타입력버퍼들의 출력 신호가 입력되지 않도록 경로를 막고 DQ 압축용으로 쓰는 DQ 패드들이 한번에 4개씩 라이트 드라이버에 같은 데이타를 쓰도록 하는 것을 특징으로 한다.

Description

디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로{METHOD FOR DQ COMPRESS FOR DQ COMPRESS TEST MODE AND CIRCUIT THE SAME}
도 1은 종래의 반도체 메모리 장치에서 라이트 데이타가 글로벌 워드라인으로 전달되는 과정을 도시한 라이트 경로의 블록도
도 2는 종래의 반도체 메모리 장치에서 리드 데이타가 글로벌 입/출력 라인에서 출력되는 과정을 도시한 리드 경로의 블록도
도 3은 종래의 반도체 메모리 장치에서 디큐(DQ) 압축을 도시한 블록도
도 4는 본 발명에 의한 반도체 메모리 장치의 디큐 압축 테스트 모드를 위한 디큐 압축 회로의 블록도
도 5는 도 4에 도시된 제 2 버퍼부의 회로도
도 6은 본 발명에 의한 라이트 동작시 체커 보드 경로를 나타낸 구성도
도 7은 본 발명에 의한 리드 동작시 체커 보드 경로를 나타낸 구성도
도 8은 본 발명에 의한 라이트 동작시 솔리드 보드 경로를 나타낸 구성도
도 9는 본 발명에 의한 리드 동작시 솔리드 보드 경로를 나타낸 구성도
도 10은 본 발명에 의해 구현된 stg0 회로도
* 도면의 주요부분에 대한 부호의 설명 *
20 : 제 1 버퍼부 30 : 제 2 버퍼부
31 : 제어신호발생부 32 : 데이타입력버퍼부
33 : 선택부 34 : 데이타입력버퍼 래치부
본 발명은 반도체 메모리 장치의 디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로에 관한 것으로, 특히 디큐(DQ) 패드 4개만으로 X16, X8, X4 제품을 모두 테스할 수 있으며 기존에 비해 테스트 시간을 줄일 수 있을 뿐만 아니라 회로의 면적을 줄인 디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로에 관한 것이다.
도 1은 종래의 반도체 메모리 장치에서 라이트 데이타가 글로벌 워드라인으로 전달되는 과정을 도시한 라이트 경로의 블록도이다. 도시된 바와 같이, 종래의 라이트 경로의 회로는 제 1 내지 제 4 입력 버퍼부(1-4), 데이타 입력 멀티플렉서부(5), 데이타 입력 래치부(6), 플립플롭 회로부(7) 및 데이타 입력 버퍼부(8)로 구성되어 있다.
제 1 내지 제 4 입력 버퍼부(1-4)는 동일한 DQ 패드에 연결되며 데이타 신호(Din<0:3>)를 입력으로 한다. 그리고, 상기 제 1 입력 버퍼부(1)는 X4 제품에서 동작하며, 상기 제 2 및 제 4 입력 버퍼부(2)(4)는 X16 제품에서 동작한다.
상기 데이타 입력 멀티플렉서부(5)는 상기 제 1 내지 제 4 입력 버퍼부(1-4)의 출력 신호를 입력하여 X4, X16 모드의 신호에 의해 멀티플렉싱된 신호를 출력한 다.
상기 데이타 입력 래치부(6)는 상기 데이타 입력 멀티플렉서부(5)로부터 출력된 신호를 래치시키며 클럭 신호(clkt4)에 의해 래치된 신호를 출력한다.
상기 플립플롭 회로부(7)는 NOR 게이트로 구성된 플립플롭으로 구성되어 있으며, 상기 데이타 입력 버퍼버부(8)는 제어 신호(dinstb)(dqm_din)에 의해 상기 플립플롭 회로부(7)로부터 입력된 신호를 글로벌 워드라인(gwd<0:3>)으로 출력한다.
도 2는 종래의 반도체 메모리 장치에서 리드 데이타가 글로벌 입/출력 라인에서 출력되는 과정을 도시한 리드 경로의 블록도이다. 도시된 바와 같이, 종래의 리드 경로의 회로는 제 1 내지 제 4 멀티플렉서부(11-14), DQCOM부(15), 제 1 내지 제 4 출력단(dout0-dout3)으로 구성되어 있다.
상기 제 1 멀티플렉서부(11)는 글로벌 라인(gio0)의 신호와 글로벌 라인(gio1)의 신호를 입력하여 제어 신호에 의해 멀티플렉싱된 신호를 제 1 출력단(dout0)으로 출력하고, 상기 제 2 멀티플렉서부(12)는 글로벌 라인(gio1)의 신호를 입력하여 제어 신호에 의해 제 2 출력단(dout1)으로 출력한다. 그리고, 상기 제 3 멀티플렉서부(13)는 글로벌 라인(gio0)의 신호와 글로벌 라인(gio1)의 신호 및 글로벌 라인(gio2)를 입력하여 제어 신호에 의해 멀티플렉싱된 신호를 제 3 출력단(dout2)으로 출력하고, 상기 제 4 멀티플렉서부(14)는 글로벌 라인(gio3)의 신호를 입력하여 제어 신호에 의해 제 4 출력단(dout3)으로 출력한다.
상기 DQCOM부(15)은 글로벌 라인(gio0)의 신호, 글로벌 라인(gio1)의 신호, 글로벌 라인(gio2) 및 글로벌 라인(gio3)의 신호를 입력하여 제어 신호에 의해 멀티플렉싱된 신호를 제 3 출력단(dout2)으로 출력한다.
도 3은 종래의 반도체 메모리 장치에서 디큐(DQ) 압축을 도시한 블록도이다.
그러나, 상기 구성을 갖는 종래의 반도체 메모리 장치에 있어서는 도 1에 도시된 바와 같이, X16, X8, X4 제품을 모두 테스트할 경우 같은 컬럼 디코더 출력신호(yi)에 연결된 4개의 셀에 같은 디큐 패드가 묶여 있어서 인접한 셀에 서로 다른 데이타를 쓰는 것이 불가능하다. 또한, 체커 보드(checker board) 형식 즉, 서로 비교할수 있도록 하는 기존의 스킴(scheme)을 이용한 테스트를 하려면 글로벌 입출력 라인(gio line)이 페어(pair)로 이루어져야 하고 라이트(write) 동작시 별도의 먹싱(muxing) 동작을 할수 있는 회로가 필요하다. 이로 인해, 반도체 메모리 장치의 래이아웃 면적을 줄이는데 한계가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 디큐(DQ) 핀은 적게 사용하면서 테스트 시간을 줄일 목적으로 시행되는 디큐 컴프레스 모드(DQ compress mode) 구현을 한 회로내에서 솔리드 패턴(solid pattern)과 체커보드 패턴(checkerboard patterern)을 사용자가 원하는 대로 구현 할뿐만 아니라 테스트시 글로벌 워드라인(gwd lime)과 글로벌 입출력 라인(gio line)을 병용 사용이 가능한 디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 디큐 압축 테스트 모드를 위한 디큐 압축 방법은 설계자가 특정 데이타의 입/출력을 정하고 상기 특정 데이타 입/출력들은 옵션 모드(X4,X8,X16) 및 DQ 압축 모드시에 데이타입력버퍼의 출력값을 다시 피드백받은 신호를 입력하고, 상기 특정 데이타 입/출력들을 제외한 나머지 데이타입력버퍼들은 설계자가 결정한 4개의 데이타입력버퍼들의 출력값을 입력하도록 하며, 상기 입력된 데이타값들은 DQ 압축 테스트 모드에 따라 라이트 드라이버에 입력되는데, 상기 DQ 압축 테스트 모드가 체커 보드인 경우에는 사용자가 DQ 압축 모드에 사용하고자 하는 데이타값들이 쓰이지 않는 각각의 DQ 패드에 대신 입력되고, DQ 압축 모드에 사용하고자 하는 데이타값들이 서로 반대 데이타를 입력하도록 하며, 상기 DQ 압축 테스트 모드가 솔리드 스테이트인 경우에는 DQ 압축 모드로 쓰이지 않는 데이타입력버퍼들의 출력 신호가 입력되지 않도록 경로를 막고 DQ 압축용으로 쓰는 DQ 패드들이 한번에 4개씩 라이트 드라이버에 같은 데이타를 쓰도록 하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 디큐 압축 테스트 모드를 위한 디큐 압축 회로는 체크패턴신호와 솔리드패턴신호와 옵션모드신호를 입력하는 단자가 각각 접지전압라인에 접속되고 이들 신호들에 의해 수신된 데이타입력신호와 기준전압신호를 차동증폭한 제 1 신호를 발생하는 제 1 버퍼부와, 상기 체크패턴신호와 상기 솔리드패턴신호와 상기 옵션모드신호의 상태에 의해 수신된 데이타입력신호와 기준전압신호를 차동증폭한 제 2 신호를 발생하며, 상기 체크패턴신호의 상태에 의해 상기 제 2 신호와 상기 제 1 버퍼부로 부터의 제 1 신호 중 어느 하나를 선택하여 글로벌워드라인으로 출력하는 제 2 버퍼부를 구비한 것을 특징으로 한다.
상기 제 1 버퍼부는 옵션모드신호와 솔리드패턴신호와 체크패턴신호 및 클럭 신호에 의해 데이타입력버퍼부의 동작을 제어하는 신호를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로 부터의 제어 신호에 의해 기준전압신호와 데이타입력신호를 수신하여 차동 증폭된 신호를 발생하는 데이타 입력 버퍼부와, 상기 데이타 입력 버퍼부에서 출력된 신호를 수신하여 저장하며 이 저장된 신호를 클럭 신호에 동기시켜 글로벌워드라인으로 출력하는 데이타입력버퍼 래치부를 구비한 것을 특징으로 한다.
상기 제어신호 발생부는 상기 옵션모드신호와 상기 솔리드패턴신호 및 상기 체크패턴신호를 3입력하는 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터와, 상기 인버터의 출력 신호와 상기 클럭 바신호를 2입력하는 제 2 NOR 게이트로 구성된 것을 특징으로 한다.
상기 데이타 입력 버퍼부는 상기 제어신호발생부의 출력 신호에 의해 동작되며 상기 기준전압신호와 데이타입력신호를 수신하여 차동증폭된 신호를 출력하는 커런트 미러형 차동 증폭기로 구성된 것을 특징으로 한다.
상기 제 2 버퍼부는 상기 옵션모드신호와 상기 솔리드패턴신호와 상기 체크패턴신호 및 클럭 신호에 의해 데이타입력버퍼부의 동작을 제어하는 신호를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로 부터의 제어 신호에 의해 기준전압신호와 데이타입력신호를 수신하여 차동 증폭된 신호를 발생하는 데이타 입력 버퍼부와, 상기 데이타 입력 버퍼부의 출력 신호와 상기 제 1 버퍼부의 제 1 신호를 수 신하여 이중 어느 한개의 신호를 상기 체크패턴신호에 의해 출력하는 선택부와, 상기 선택부에서 출력된 신호를 수신하여 저장하며 이 저장된 신호를 클럭 신호에 동기시켜 글로벌워드라인으로 출력하는 데이타입력버퍼 래치부를 구비한 것을 특징으로 한다.
상기 제어신호 발생부는 상기 옵션모드신호와 상기 솔리드패턴신호 및 상기 체크패턴신호를 3입력하는 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터와, 상기 인버터의 출력 신호와 상기 클럭 바신호를 2입력하는 제 2 NOR 게이트로 구성된 것을 특징으로 한다.
상기 데이타 입력 버퍼부는 상기 제어신호발생부의 출력 신호에 의해 동작되며 상기 기준전압신호와 데이타입력신호를 수신하여 차동증폭된 신호를 출력하는 커런트 미러형 차동 증폭기로 구성된 것을 특징으로 한다.
상기 선택부는 상기 체크패턴신호가 제 1 상태를 가질 때 상기 데이타 입력 버퍼부의 출력 신호를 상기 데이타입력버퍼 래치부로 전송하는 제 1 전달 게이트와, 상기 체크 패턴신호가 제 2 상태를 가질 때 상기 제 1 신호를 상기 데이타입력버퍼 래치부로 전송하는 제 2 전달 게이트로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 전달 게이트는 PMOS 및 NMOS 트랜지스터로 각각 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 4는 본 발명에 의한 반도체 메모리 장치의 디큐 압축 테스트 모드를 위한 디큐 압축 회로의 블록도로서, 체크패턴신호(st_check)와 솔리드패턴신호(st_splid)와 옵션모드신호(option_mode)를 입력하는 단자가 각각 접지전압라인(Vss)에 접속되고 이들 신호들에 의해 수신된 데이타입력신호(din)와 기준전압신호(vref)를 차동증폭한 제 1 신호(buffer_out0)를 발생하는 제 1 버퍼부와, 상기 체크패턴신호(st_check)와 상기 솔리드패턴신호(st_splid)와 상기 옵션모드신호(option_mode)의 상태에 의해 수신된 데이타입력신호(din)와 기준전압신호(vref)를 차동증폭한 제 2 신호를 발생하며, 상기 체크패턴신호(st_check)의 상태에 의해 상기 제 2 신호와 상기 제 1 버퍼부(20)로 부터의 제 1 신호(buffer_out0) 중 어느 하나를 선택하여 글로벌워드라인(gwdB)으로 출력하는 제 2 버퍼부(30)를 구비한다.
도 5는 도 4에 도시된 제 2 버퍼부(30)의 회로도로서, 옵션 모드신호(option_mode)와 솔리드 패턴신호(st_splid)와 체크 패턴신호(st_check) 및 클럭 바신호(clk_b)에 의해 데이타 입력 버퍼부(31)의 동작을 제어하는 신호(en)를 발생하는 제어신호 발생부(30)와, 상기 제어신호 발생부(30)로 부터의 제어 신호(en)에 의해 기준전압신호(vref)와 데이타입력신호(din)를 수신하여 차동 증폭된 신호(buff_out)를 발생하는 데이타 입력 버퍼부(30)와, 상기 데이타 입력 버퍼부(32)의 출력 신호(buff_out)와 설계자가 선택한 데이타 입력 버퍼부(제 1 버퍼부(20))의 출력 신호(ext_buff_out)를 수신하여 이중 어느 한개의 신호를 상기 체크 패턴신호(st_check)에 의해 출력하는 선택부(33)와, 상기 선택부(33)에서 출력된 신호를 수신하여 저장하며 이 저장된 신호를 클럭 신호(clk)에 동기시켜 글로벌 워드라인(gwd)으로 출력하는 데이타입력버퍼 래치부(34)를 구비한다.
상기 제어신호 발생부(31)는 옵션 모드신호(option_mode)와 솔리드 패턴신호(st_splid) 및 체크 패턴신호(st_check)를 3입력하는 NOR 게이트(G1)와, 상기 NOR 게이트(G1)의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터(G2)와, 상기 인버터(G2)의 출력 신호와 상기 클럭 바신호(clk_b_)를 2입력하는 NOR 게이트(G3)로 구성된다. 상기 제어신호 발생부(30)는 옵션 모드신호(option_mode)와 솔리드 패턴신호(st_splid) 및 체크 패턴신호(st_check)가 모두 '로우'이고, 상기 클럭 바신호(clk_b)가 '로우'일 때 상기 NOR 게이트(G3)의 출력 신호(en)는 '하이'가 되어 상기 데이타 입력 버퍼부(32)를 인에이블시키게 된다.
상기 데이타 입력 버퍼부(32)는 도시된 바와 같이, 기준전압신호(vref)와 데이타입력신호(din)를 수신하는 커런트 미러형 차동 증폭기로 구성된다. 상기 데이타 입력 버퍼부(32)는 상기 제어신호발생부(31)의 출력 신호(en)가 '하이'일 때 기준전압신호(vref)와 데이타입력신호(din)를 수신하여 차동 증폭된 신호(buff_out)를 발생한다. 이때, 출력 신호(buff_out)는 상기 데이타입력신호(din)가 상기 기준전압신호(vref)보다 높을 때는 '로우'가 되고, 상기 데이타입력신호(din)가 상기 기준전압신호(vref)보다 낮을 때는 '하이'가 된다.
상기 선택부(33)는 상기 체크 패턴신호(st_check)가 제 1 상태('로우')를 가질 때 상기 데이타 입력 버퍼부(32)의 출력 신호(buff_out)를 상기 데이타입력버퍼 래치부(33)로 전송하는 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트(P5,N4)와, 상기 체크 패턴신호(st_check)가 제 2 상태('하이')를 가질 때 상기 신호(ext_buff_out)를 상기 데이타입력버퍼 래치부(34)로 전송하는 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트(P6,N5)로 구성된다.
상기 데이타입력버퍼 래치부(34)는 상기 선택부(32)에서 출력된 신호를 수신하여 저장하며 이 저장된 신호를 클럭 신호(clk)에 동기시켜 글로벌 워드라인(gwd)으로 출력한다.
도 6은 본 발명에 의한 라이트 동작시 체커 보드 경로를, 도 7은 본 발명에 의한 리드 동작시 체커 보드 경로를, 도 8은 본 발명에 의한 라이트 동작시 솔리드 보드 경로를, 도 9는 본 발명에 의한 리드 동작시 솔리드 보드 경로를 각각 나타낸 것이다.
그러면, 본 발명에 의한 디큐 압축 테스트 모드를 위한 디큐 압축 회로의 동작을 도 6 내지 도 9를 참조하여 설명하기로 한다.
먼저, 노멀 동작일 경우에는 메모리소자가 x4,x8,x16인지 결정하는 옵션 모드가 도 1에서 처럼 그대로 있고 사용자가 메모리소자를 테스트 하기 위해서 MRS 커맨드 + A7('하이')로 한다.
이때, 어떠한 형태의 dq 압축 테스트를 할 것인가를 결정하기 위해 A2~A5의 조합 중에 두개의 숫자조합을 지정한다. 이 조합을 이룬 어드레스 정보와 함께 특정의 4개의 비트 라인 페어(bit line pair)에 쓰여지는 데이타 패턴이 솔리드 패턴(solid pattern) 이라는 것을 알리는 솔리드패턴신호(st_solid)와 체커 보드(checker board)인 것을 알리는 체커패턴신호(st_chk)가 '하이'로 뜨게 회로를 구성한다. 그래서 보통 노멀 동작 시에는 솔리드패턴신호(st_solid)와 체커패턴신호(st_chk)의 레벨은 '로우' 레벨로 있고 테스트 하고자 하는 모드로 진입 시 솔리드패턴신호(st_solid)와 체커패턴신호(st_chk)의 레벨이 '하이'가 되도록 회로를 다른 테스트 모드처럼 테스트 먹싱(test muxing) 되도록 첨부하면 된다.
기존 dq 압축 모드 구현처럼 x16,x8,x4와 같은 옵션 모드에 대해 모든 모드에 대해서 4개의 패드에 데이타만 넣어주면 모든 dq에 데이타가 쓰여지도록 구현한다. 즉, 내부적으로 항상 x16으로 동작 시키기 위해 설계자가 4개의 데이타 패드를 설정한다. 이렇게 설정된 4개의 데이타 입력단들과 그렇지 않은 데이타 입력단들을 도 4와 같이 구성한다. 그래서 위에서 언급했던 설계자가 지정한 4개의 입력단들은 도 4에서 보듯이, 체커패턴신호(st_chk)와 솔리드패턴신호(st_solid) 옵션 모드가 모두 접지전압(Vss)에 묶여 있으므로, 도 5를 보면 NOR 게이트(G1)의 출력은 '하이'이고 인버터(G2)의 출력은 '로우'가 된다. 노멀 동작 일때는 클럭 신호(CLK)가 '하이'이므로 클럭 바신호(clk_b)는 '로우'가 되고 NOR 게이트(G3)의 출력 신호(en)는 '하이'가 된다. 그러면 도 5의 데이타 입력 버퍼부(32)의 확대도에서 보는 바와 같이, 기존의 데이타 입력단처럼 항상 외부의 데이타입력값(din)과 기준전압(vref)을 비교하여 옵션 모드에 상관없이 데이타입력버퍼의 출력 신호(buf_out)가 나와 클럭(clk)에 동기되어 데이타입력버퍼 래치부(34)의 출력 신호(gwd)가 나온다. 이에 반해서 설계자가 지정하지 않은 그밖의 데이타 입력단들은 노멀 모드인 경우에는 이 메모리 소자가 본 발명에 의해서 x4 옵션 모드를 구현코자 할 경우 도 5의 버퍼들은 그대로 글로벌 워드라인(gwd)에 데이타가 실리고 나머지 데이타 버퍼부의 경우 옵션 모드가 '하이'가 들어오고, 나머지 체커패턴신호(st_chk)와 솔리드패턴신호(st_solid)는 '로우'이므로 앞에서 설명했던 데이타 입력버퍼의 동작원리에 의해 출력 신호(buf_out)는 항상 '로우'로 잡히게 된다. 이와 같은 회로 동작원리에 의해 기존의 노멀 모드 중에서 옵션 모드인 x4/x8/x16을 구현할 수가 있다.
테스트 모드 진입시에는 솔리드패턴신호(st_solid)와 체커패턴신호(st_chk)가 둘중에 어느 하나가 '하이'가 된다. 체커패턴신호(st_chk)가 '하이'인 경우 체커 보드 테스트(checker_board test)에 진입 할 때 방금 앞에서 언급했던 회로 원리에 의해 설계자가 선택하지 않은 출력 신호(buf_out)들은 항상 '로우'로 출력된다. 그러한 출력 신호(but_out)들은 도 5에서 보듯이, 전달 게이트(P5,N4)가 턴오프되어 데이타입력버퍼 래치부(34)에 입력되지 않는다. 그대신 설계자에 의해 선택된 데이타입력버퍼의 출력 신호(ext buffer_out; 설계자 가 선택한 din buffer 단의 출력값인 buf_out 가 들어온 값)가 체커패턴신호(st_chk)가 '하이'임에 따라 전달 게이트(P6,N5)가 턴온되어 데이타입력버퍼 래치부(34)에 입력하게 된다. 위와 반대로 dq 압축 테스트용으로 결정된 4개의 버퍼들은 그들 내부의 신호를 다시 피드백 받은 신호(ext_buffer_out)가 들어오게 되어서, 실제적으로 라이트 드라이버인 wd0/wd1/wd2/wd3 들은 서로 인접한 글로벌 워드라인(gwd)에 같은 데이타 값이 쓰여 지지않게 된다. 그러므로, 설계자는 셀에 서로 다른 데이타를 라이트할 수 있게 되고 그에 따라 체커 보드 형태의 dq 압축 테스트를 구현할 수가 있다.
이러한 원리로 셀에 쓰여진 데이타들은 리드(read) CMD가 메모리 소자에 들 어오면 도 7 및 도 9에 도시된 바와 같이, 각각의 경로에 따라 데이타버스센스앰프(dbsa)에 들어가 센싱 동작을 한 뒤 st0에 들어가게 되며, 다시 데이타 라인에 실리어서 dq 먹싱(muxing)을 거친뒤 출력 드라이버를 통해 출력된다.
여기에서 기존의 글로벌 입/출력 라인이 페어이어야만 구현 가능하던 dq 압축을 어떻게 글로벌 워드라인으로 병영 사용가능한지 설명한다. 도 10에 도시된 바와 같이, st0 회로는 노멀 모드시는 항상 솔리드패턴신호(st_solid)와 체커패턴신호(st_chk)의 신호가 항상 '로우'이므로 dq_com 신호는 항상 '로우'이다. 이에 반해, dq 압축 모드에 들어가면 솔리드패턴신호(st_solid)와 체커패턴신호(st_chk) 둘 중에 하나가 무조건 '하이'이므로 dqcom은 항상 '하이'이다. 노멀 동작인 경우는 기존의 메모리 소자처럼 글로벌 라인(gio line)에 컬럼디코더 출력신호(yi)가 발생되는 지역을 알리는 블록 어드레스에 맞추어 데이타가 제 1 블록부(41), 제 2 블록부(42), 제 3 블록부(43), 제 4 블록부(44)에 의해 각각 글로벌 라인에 데이타가 실려 나온다. 한편, dq 압축 모드 진입시에는 위에서 방금 언급했듯이 dqcom이 항상 '하이'이므로 상기 제 1 블록부(41)와 제 2 블록부(42)에서는 그대로 노멀과 마찬가지로 글로벌 라인(gio line)에 데이타가 x8, x4이라는 옵션 모드에 따라 동작한다. 한편, 제 3 블록부(43)와 제 4 블록부(44)에서는 dqcom이 '하이'이므로 제 3 블록부(43)의 경우 NAND 게이트(nand1)의 출력은 무조건 '하이'이고 NOR 게이트(nor2)의 출력은 '로우', NAND 게이트(nand2)의 출력은 '하이'이다. 이와 같은 결과로 인해 제 3 블록부(43)의 PMOS 트랜지스터(p1)와 NMOS 트랜지스터(n1)는 항 상 턴오프되어 글로벌 라인에 어떠한 데이타도 쓰이지 않게 된다. 이에 반해 제 3 블록부(43)의 PMOS 트랜지스터(p2)와 NMOS 트랜지스터(n2)는 신호(blo_add<2>)가 입력만 되면 그에 맞추어 글로벌 라인에 데이타를 실리게 할수 있다. 도 10의 제 3 블록부(43)도 상기와 같은 원리로 동작하게 되어서 결과적으로 기존의 글로벌 라인이 페리(pari)로 있어야 가능하던 dq 압축 테스트를 글로벌 라인에 병용 이용하여 쓸수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 디큐 압축 테스트 모드를 위한 디큐 압축 방법 및 그 회로에 의하면, 기존에 비해 적은 시간에 효과적으로 결함 비트 메모리를 찾을 수 있을 뿐만 아니라 셀에서 셀로 발생되는 누설전류 및 테스트 리소스(resource)로써 사용할 수 있다. 또한, 기존의 dq 압축을 구현하기 위해 필요했던 복잡한 먹싱 작업을 간단한 전달 게이트로 대처함으로써 래이아웃 측면에서 면적의 효율성을 높일 수 있으며, 기존의 페어(pair)로 있어야 했던 글로벌 라인(gio line)을 글로벌워드라인(gwd line)과 병용사용하도록 회로를 변경함으로써 넷 다이(net die) 수를 증가할 수 있다.
또한, 메모리소자에 있어서 DQ 패드 4개만으로 x16.x8.x4 제품을 모두 테스트 할수있도록 하기위해 마련된 테스트 모드의 일종으로 웨이퍼(wafer)/패키지(Package) 시에 한꺼번에 더 많은 다이(die)를 테스트 할 수 있다. 이 테스트 모드를 사용함으로써 기존의 테스트에 비해 같은 시간동안 두배의 테스트 시간을 절약 할 수 있을 뿐만 아니라 기존의 입력단의 먹싱 동작 및 dq 압축 테스트를 구현하기위한 글로벌 라인이 페어(pair)로 있을 필요가 없다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 설계자가 특정 데이타의 입/출력을 정하고, 상기 특정 데이타 입/출력들은 옵션 모드(X4,X8,X16) 및 DQ 압축 모드시에 데이타입력버퍼의 출력값을 다시 피드백받은 신호를 입력하고, 상기 특정 데이타 입/출력들을 제외한 나머지 데이타입력버퍼들은 설계자가 결정한 4개의 데이타입력버퍼들의 출력값을 입력하도록 하며,
    상기 입력된 데이타값들은 DQ 압축 테스트 모드에 따라 라이트 드라이버에 입력되는데,
    상기 DQ 압축 테스트 모드가 체커 보드인 경우에는 상기 설계자가 결정한 4 개의 데이터입력버퍼들의 출력값이 쓰이지 않는 각각의 DQ 패드에 대응하여 입력되되, 인접한 라이트 드라이버에는 서로 반대 데이타가 입력되도록 하며,
    상기 DQ 압축 테스트 모드가 솔리드 스테이트인 경우에는 상기 설계자가 결정한 특정 값이 입력되지 않도록 경로를 막고 DQ 압축용으로 쓰는 DQ 패드들에 대응하여 한번에 4개씩 라이트 드라이버에 같은 데이타를 쓰도록 하는 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 방법.
  2. 디큐 압축 테스트 모드를 위한 디큐 압축 회로에 있어서,
    체크패턴신호와 솔리드패턴신호와 옵션모드신호를 입력하는 단자가 각각 접지전압라인에 접속되고 이들 신호들에 의해 수신된 데이타입력신호와 기준전압신호를 차동증폭한 제 1 신호를 발생하는 제 1 버퍼부와,
    상기 체크패턴신호와 상기 솔리드패턴신호와 상기 옵션모드신호의 상태에 의 해 수신된 데이타입력신호와 기준전압신호를 차동증폭한 제 2 신호를 발생하며, 상기 체크패턴신호의 상태에 의해 상기 제 2 신호와 상기 제 1 버퍼부로 부터의 제 1 신호 중 어느 하나를 선택하여 글로벌워드라인으로 출력하는 제 2 버퍼부를 구비한 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  3. 제 2 항에 있어서, 상기 제 1 버퍼부는,
    상기 옵션모드신호, 솔리드패턴신호, 체크패턴신호 및 클럭 신호에 의해 데이타입력버퍼부의 동작을 제어하는 신호를 발생하는 제어신호 발생부와,
    상기 제어신호 발생부로 부터의 제어 신호에 의해 기준전압신호와 데이타입력신호를 수신하여 차동 증폭된 신호를 발생하는 데이타 입력 버퍼부와,
    상기 데이타 입력 버퍼부에서 출력된 신호를 수신하여 저장하며 이 저장된 신호를 상기 클럭 신호에 동기시켜 글로벌워드라인으로 출력하는 데이타입력버퍼 래치부를 구비한 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  4. 제 3 항에 있어서, 상기 제어신호 발생부는,
    상기 옵션모드신호와 상기 솔리드패턴신호 및 상기 체크패턴신호를 3입력하는 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터와, 상기 인버터의 출력 신호와 클럭 바신호를 2입력하는 제 2 NOR 게이트로 구성된 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  5. 제 3 항에 있어서, 상기 데이타 입력 버퍼부는,
    상기 제어신호발생부의 출력 신호에 의해 동작되며 상기 기준전압신호와 데이타입력신호를 수신하여 차동증폭된 신호를 출력하는 커런트 미러형 차동 증폭기로 구성된 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  6. 제 2 항에 있어서, 상기 제 2 버퍼부는,
    상기 옵션모드신호와 상기 솔리드패턴신호와 상기 체크패턴신호 및 클럭 신호에 의해 데이타입력버퍼부의 동작을 제어하는 신호를 발생하는 제어신호 발생부와,
    상기 제어신호 발생부로 부터의 제어 신호에 의해 기준전압신호와 데이타입력신호를 수신하여 차동 증폭된 신호를 발생하는 데이타 입력 버퍼부와,
    상기 데이타 입력 버퍼부의 출력 신호와 상기 제 1 버퍼부의 제 1 신호를 수신하여 이중 어느 한개의 신호를 상기 체크패턴신호에 의해 출력하는 선택부와,
    상기 선택부에서 출력된 신호를 수신하여 저장하며 이 저장된 신호를 상기 클럭 신호에 동기시켜 글로벌워드라인으로 출력하는 데이타입력버퍼 래치부를 구비한 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  7. 제 6 항에 있어서, 상기 제어신호 발생부는,
    상기 옵션모드신호와 상기 솔리드패턴신호 및 상기 체크패턴신호를 3입력하는 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터와, 상기 인버터의 출력 신호와 클럭 바신호를 2입력하는 제 2 NOR 게이트로 구성된 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  8. 제 6 항에 있어서, 상기 데이타 입력 버퍼부는,
    상기 제어신호발생부의 출력 신호에 의해 동작되며 상기 기준전압신호와 데이타입력신호를 수신하여 차동증폭된 신호를 출력하는 커런트 미러형 차동 증폭기로 구성된 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  9. 제 6 항에 있어서, 상기 선택부는,
    상기 체크패턴신호가 제 1 상태를 가질 때 상기 데이타 입력 버퍼부의 출력 신호를 상기 데이타입력버퍼 래치부로 전송하는 제 1 전달 게이트와, 상기 체크 패턴신호가 제 2 상태를 가질 때 상기 제 1 신호를 상기 데이타입력버퍼 래치부로 전송하는 제 2 전달 게이트로 구성된 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 전달 게이트는 PMOS 및 NMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 디큐 압축 테스트 모드를 위한 디큐 압축 회로.
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