JPH0963296A - 半導体記憶装置 - Google Patents
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Abstract
ト・モード、即ち、内部回路から並列的に読み出された
複数ビットのリード・データを1ビット・データに圧縮
して出力するテスト・モードを備えた半導体記憶装置に
関し、通常モード時のデータ出力の高速化を図る。 【解決手段】01Zテスト・モード時、リード・データ
DQ0Z〜DQ3Zの論理が一致している場合には、通
常モード時と同様に、出力回路36を介して、リード・
データDQ0Zを出力し、リード・データDQ0Z〜D
Q3Zの論理が不一致の場合には、出力をハイ・インピ
ーダンス状態とするように出力回路36を構成する。
Description
を図るために、データ圧縮テスト・モード、即ち、内部
回路から並列的に読み出される複数ビットのリード・デ
ータをビット数を圧縮して出力するテスト・モードを備
えた半導体記憶装置に関する。
て、内部回路から並列的に読み出された複数ビットのリ
ード・データを1ビット・データに圧縮して出力する、
いわゆる、01Zテスト・モードと呼ばれるテスト・モ
ードが知られている。
ら並列的に読み出された複数ビットのリード・データに
ついて、論理が高レベル(以下、Hレベルという)で一
致している場合には、Hレベルの1ビット・データを出
力し、論理が低レベル(以下、Lレベルという)で一致
している場合には、Lレベルの1ビット・データを出力
し、論理が不一致である場合には、出力をハイ・インピ
ーダンス状態とするものである。
を実行することができる従来の半導体記憶装置の一例の
要部を示す回路図である。
部から並列的に読み出されたリード・データ、TEST
Zは01Zテスト・モードを設定する01Zテスト・モ
ード設定信号であり、この01Zテスト・モード設定信
号TESTZは、01Zテスト・モード設定時には、H
レベル、通常モード時には、Lレベルとされる。
ス状態に設定するためのハイ・インピーダンス設定信号
であり、このハイ・インピーダンス設定信号HIZは、
出力をハイ・インピーダンス状態とする場合には、Hレ
ベルとされる。
リード・データDQ0Zに対応して設けられている出力
回路、2はデータ入出力端子をなすパッドである。
プ用の出力トランジスタをなすpMOSトランジスタ、
4はプルダウン用の出力トランジスタをなすnMOSト
ランジスタ、5はpMOSトランジスタ3を駆動するN
AND回路、6はnMOSトランジスタ4を駆動するN
OR回路である。
するインバータ、8は01Zテスト・モード設定信号T
ESTZを反転するインバータ、9はハイ・インピーダ
ンス設定信号HIZを反転するインバータである。
ータ8の出力とをNAND処理するNAND回路、11
は01Zテスト・モード設定信号TESTZとインバー
タ7の出力とをNOR処理するNOR回路である。
CC電源線とNAND回路10の電源端との間に接続さ
れたpMOSトランジスタであり、ハイ・インピーダン
ス設定信号HIZにより導通(以下、ONという)、非
導通(以下、OFFという)を制御されるものである。
地線との間に接続されたnMOSトランジスタであり、
インバータ9の出力によりON、OFFを制御されるも
のである。
接地線との間に接続されたnMOSトランジスタであ
り、ハイ・インピーダンス設定信号HIZによりON、
OFFを制御されるものである。
1の出力端との間に接続されたpMOSトランジスタで
あり、インバータ9の出力によりON、OFFを制御さ
れるものである。
するためにリード・データDQ0Z〜DQ3Zに対応し
て設けられている出力回路であり、pMOSトランジス
タ3、nMOSトランジスタ4、NAND回路5及びN
OR回路6を出力回路1と共用している。
・データDQ0Z〜DQ3ZをNAND処理するNAN
D回路、18はリード・データDQ0Z〜DQ3ZをN
OR処理するNOR回路である。
OR回路18の出力とをNAND処理するNAND回
路、20はNAND回路17の出力とNOR回路18の
出力とをNOR処理するNOR回路である。
号TESTZを反転するインバータ、22はVCC電源
線とNAND回路19の電源端との間に接続されたpM
OSトランジスタであり、インバータ21の出力により
ON、OFFを制御されるものである。
地線との間に接続されたnMOSトランジスタであり、
01Zテスト・モード設定信号TESTZによりON、
OFFを制御されるものである。
接地線との間に接続されたnMOSトランジスタであ
り、インバータ21の出力によりON、OFFを制御さ
れるものである。
0の出力端との間に接続されたpMOSトランジスタで
あり、01Zテスト・モード設定信号TESTZにより
ON、OFFを制御されるものである。
スト・モード時、01Zテスト・モード設定信号TES
TZ=Hレベル、ハイ・インピーダンス設定信号HIZ
=Lレベルとされる。
Sトランジスタ12はON状態となり、NAND回路1
0は活性状態とされると共に、nMOSトランジスタ1
4はOFF状態とされる。
り、nMOSトランジスタ13はON状態とされ、NO
R回路11は活性状態とされると共に、pMOSトラン
ジスタ15はOFF状態とされる。
AND回路10の出力=Hレベルとなり、NAND回路
5はNOR回路20の出力に対してインバータとして動
作するように設定されると共に、NOR回路11の出力
=Lレベルとなり、NOR回路6はNAND回路19の
出力に対してインバータとして動作するように設定され
る。
タ21の出力=Lレベルとなり、pMOSトランジスタ
22はON状態とされ、NAND回路19は活性状態と
されると共に、nMOSトランジスタ24はOFF状態
とされる。
態とされ、NOR回路20は活性状態とされると共に、
pMOSトランジスタ25はOFF状態とされる。
Z〜DQ3Zが全てHレベルで一致している場合には、
NAND回路17の出力=Lレベル、NOR回路18の
出力=Lレベル、NAND回路19の出力=Hレベル、
NOR回路20の出力=Hレベルとなる。
ルとなり、pMOSトランジスタ3はON状態とされる
と共に、NOR回路6の出力=Lレベルとなり、nMO
Sトランジスタ4はOFF状態とされ、パッド2に出力
されるデータDQ0は、Hレベルとなる。
DQ3Zが全てLレベルで一致している場合には、NA
ND回路17の出力=Hレベル、NOR回路18の出力
=Hレベル、NAND回路19の出力=Lレベル、NO
R回路20の出力=Lレベルとなる。
ルとなり、pMOSトランジスタ3はOFF状態とされ
ると共に、NOR回路6の出力=Hレベルとなり、nM
OSトランジスタ4はON状態とされ、パッド2に出力
されるデータDQ0は、Lレベルとなる。
の論理が不一致の場合には、NAND回路17の出力=
Hレベル、NOR回路18の出力=Lレベル、NAND
回路19の出力=Hレベル、NOR回路20の出力=L
レベルとなる。
ルとなり、pMOSトランジスタ3はOFF状態とされ
ると共に、NOR回路6の出力=Lレベルとなり、nM
OSトランジスタ4はOFF状態とされ、パッド2にお
ける出力状態は、ハイ・インピーダンスとなる。
モード設定信号TESTZ=Lレベルとされる。
バータ21の出力=Hレベルとなり、pMOSトランジ
スタ22はOFF状態とされ、NAND回路19は非活
性状態とされると共に、nMOSトランジスタ24はO
N状態、ノード24Aのレベル=Lレベルとされる。
3はOFF状態とされ、NOR回路20は非活性状態と
されると共に、pMOSトランジスタ25はON状態、
ノード25Aのレベル=Hレベルとされる。
10の出力に対してインバータとして動作するように設
定され、NOR回路6はNOR回路11の出力に対して
インバータとして動作するように設定される。
IZ=Lレベルとされる場合には、pMOSトランジス
タ12はON状態とされ、NAND回路10は活性状態
とされると共に、nMOSトランジスタ14はOFF状
態とされる。
レベルとなり、nMOSトランジスタ13はON状態と
され、NOR回路11は活性状態とされると共に、pM
OSトランジスタ15はOFF状態とされる。
ード設定信号TESTZ=Lレベルとされる場合には、
インバータ8の出力はHレベルとなり、NAND回路1
0はインバータ7の出力に対してインバータとして動作
するように設定されると共に、NOR回路11はインバ
ータ7の出力に対してインバータとして動作するように
設定される。
Z=Hレベルの場合、インバータ7の出力=Lレベルと
なり、NAND回路10の出力=Hレベル、NOR回路
11の出力=Hレベルとなる。
ルとなり、pMOSトランジスタ3はON状態とされる
と共に、NOR回路6の出力=Lレベルとなり、nMO
Sトランジスタ4はOFF状態とされ、パッド2に出力
されるデータDQ0は、Hレベルとなる。
Lレベルの場合、インバータ7の出力=Hレベルとな
り、NAND回路10の出力=Lレベル、NOR回路1
1の出力=Lレベルとなる。
ルとなり、pMOSトランジスタ3はOFF状態とされ
ると共に、NOR回路6の出力=Hレベルとなり、nM
OSトランジスタ4はON状態とされ、パッド2に出力
されるデータDQ0は、Lレベルとなる。
信号HIZ=Hレベルとされる場合には、pMOSトラ
ンジスタ12はOFF状態とされ、NAND回路10は
非活性状態とされると共に、nMOSトランジスタ14
はON状態とされ、ノード14AはLレベルとされる。
レベルとなり、nMOSトランジスタ13はOFF状態
とされ、NOR回路11は非活性状態とされると共に、
pMOSトランジスタ15はON状態とされ、ノード1
5AのレベルはHレベルとされる。
ルとなり、pMOSトランジスタ3はOFF状態とされ
ると共に、NOR回路6の出力=Lレベルとなり、nM
OSトランジスタ4はOFF状態とされ、パッド2にお
ける出力状態は、ハイ・インピーダンスとなる。
体記憶装置によれば、01Zテスト・モードを実行する
ことができるが、この半導体記憶装置は、pMOSトラ
ンジスタ3、nMOSトランジスタ4、NAND回路5
及びNOR回路6を共用する通常モード用の出力回路1
及び01Zテスト・モード用の出力回路16を設けると
している。
タDQ0Zの入力端1AとpMOSトランジスタ3及び
nMOSトランジスタ4との間のパスに、その構成上、
遅延時間の大きいNAND回路10、5及びNOR回路
11、6を設ける必要があり、通常モード時におけるデ
ータ出力の速度を犠牲にしなければならないという問題
点があった。
・モードを実行することができ、しかも、通常モード時
のデータ出力の高速化を図ることができるようにした半
導体記憶装置を提供することを目的とする。
装置は、プルアップ用の第1の出力トランジスタと、プ
ルダウン用の第2の出力トランジスタと、これら第1、
第2の出力トランジスタを制御する出力トランジスタ制
御回路とを有し、内部回路から並列的に読み出される第
1、第2・・・第n(但し、nは2以上の整数)のリー
ド・データのうち、第1のリード・データが入力される
出力回路を有する半導体記憶装置であって、前記出力回
路は、通常モード時には、第1のリード・データを出力
し、所定のテスト・モード時において、第1、第2・・
・第nのリード・データの論理が一致している場合に
は、通常モード時と同一の動作により、第1のリード・
データを出力し、第1、第2・・・第nのリード・デー
タの論理が不一致の場合には、出力をハイ・インピーダ
ンス状態とするように構成するというものである。
び通常モードを実行することができるが、前記出力回路
は、第1のリード・データの入力端と第1、第2の出力
トランジスタとの間のパスには、NAND回路及びNO
R回路を設ける必要がなく、構成上、NAND回路及び
NOR回路よりも遅延時間の短いインバータのみを設け
れば足りる。
の要部を示す回路図であり、図1中、DQ0Z〜DQ3
Zはセルアレイ部から並列的に読み出されたリード・デ
ータ、30はリード・データDQ0Z〜DQ3Zの論理
が一致しているか否かを判定する論理判定回路である。
ード・データDQ0Z〜DQ3ZをNAND処理するN
AND回路、32はリード・データDQ0Z〜DQ3Z
をNOR処理するNOR回路、33はNOR回路32の
出力を反転するインバータである。
インバータ33の出力と、01Zテスト・モード設定信
号TESTZとをNAND処理するNAND回路であ
り、01Zテスト・モード設定信号TESTZは、01
Zテスト・モード設定時には、Hレベル、通常モード時
には、Lレベルとされる。
後述する出力回路の出力をハイ・インピーダンス状態に
設定するハイ・インピーダンス設定信号HIZとをNA
ND処理するNAND回路であり、ハイ・インピーダン
ス設定信号HIZは、後述する出力回路の出力をハイ・
インピーダンス状態とする場合には、Lレベルとされ
る。
通常モード用としてリード・データDQ0Zに対応して
設けられた出力回路、37はデータ入出力端子をなすパ
ッドである。
ド・データDQ0Zを反転するインバータ、39、40
はインバータ38の出力を反転するインバータである。
CC電源線とインバータ39の電源端との間に接続され
たpMOSトランジスタであり、NAND回路35の出
力によりON、OFFを制御されるものである。
転するインバータ、43はインバータ40の接地端と接
地線との間に接続されたnMOSトランジスタであり、
インバータ42の出力によりON、OFFを制御される
ものである。
力端に接続されたインバータ、45はインバータ44の
入力端と接地線との間に接続されたnMOSトランジス
タであり、NAND回路35の出力によりON、OFF
を制御されるものである。
力端に接続されたインバータ、47はVCC電源線とイ
ンバータ46の入力端との間に接続されたpMOSトラ
ンジスタであり、インバータ42の出力によりON、O
FFを制御されるものである。
スタをなすpMOSトランジスタであり、ソースをVC
C電源線に接続され、、ドレインをパッド37に接続さ
れ、ゲートをインバータ44の出力端に接続されてい
る。
スタをなすnMOSトランジスタであり、ドレインをパ
ッド37に接続され、ソースを接地線に接続され、ゲー
トをインバータ46の出力端に接続されている。
の一例の01Zテスト・モード時の動作を説明するため
の回路図であり、01Zテスト・モード時、01Zテス
ト・モード設定信号TESTZ=Hレベル、ハイ・イン
ピーダンス設定信号HIZ=Hレベルとされる。
に、リード・データDQ0Z〜DQ3Zが全てHレベル
で一致している場合には、NAND回路31の出力=L
レベル、NOR回路32の出力=Lレベル、インバータ
33の出力=Hレベル、NAND回路34の出力=Hレ
ベル、NAND回路35の出力=Lレベルとなる。
N状態とされ、インバータ39は活性状態とされると共
に、nMOSトランジスタ45はOFF状態とされる。
なり、nMOSトランジスタ43はON状態とされ、イ
ンバータ40は活性状態とされると共に、pMOSトラ
ンジスタ47はOFF状態とされる。
インバータ39の出力=Hレベル、インバータ44の出
力=Lレベルとなり、pMOSトランジスタ48はON
状態とされると共に、インバータ40の出力=Hレベ
ル、インバータ46の出力=Lレベルとなり、nMOS
トランジスタ49はOFF状態とされる。
出力されるデータDQ0は、リード・データDQ0Zと
同様にHレベルとなる。
・データDQ0Z〜DQ3Zが全てLレベルで一致して
いる場合には、NAND回路31の出力=Hレベル、N
OR回路32の出力=Hレベル、インバータ33の出力
=Lレベル、NAND回路34の出力=Hレベル、NA
ND回路35の出力=Lレベルとなる。
N状態とされ、インバータ39は活性状態とされると共
に、nMOSトランジスタ45はOFF状態とされる。
なり、nMOSトランジスタ43はON状態とされ、イ
ンバータ40は活性状態とされると共に、pMOSトラ
ンジスタ47はOFF状態とされる。
インバータ39の出力=Lレベル、インバータ44の出
力=Hレベルとなり、pMOSトランジスタ48はOF
F状態とされると共に、インバータ40の出力=Lレベ
ル、インバータ46の出力=Hレベルとなり、nMOS
トランジスタ49はON状態とされる。
出力されるデータDQ0は、リード・データDQ0Zと
同様にLレベルとなる。
の論理が一致していない場合には、図4に示すように、
NAND回路31の出力=Hレベル、NOR回路32の
出力=Lレベル、インバータ33の出力=Hレベル、N
AND回路34の出力=Lレベル、NAND回路35の
出力=Hレベルとなる。
FF状態とされ、インバータ39は非活性状態とされる
と共に、nMOSトランジスタ45はON状態とされ
る。
なり、nMOSトランジスタ43はOFF状態とされ、
インバータ40は非活性状態とされると共に、pMOS
トランジスタ47はON状態とされる。
ル、インバータ44の出力=Hレベルとなり、pMOS
トランジスタ48はOFF状態とされると共に、インバ
ータ46の入力=Hレベル、インバータ46の出力=L
レベルとなり、nMOSトランジスタ49はOFF状態
とされる。
おける出力状態は、ハイ・インピーダンス(Hi−Z)
とされる。
一例の通常モード時の動作を説明するための回路図であ
り、通常モード時には、01Zテスト・モード設定信号
TESTZ=Lレベルとされ、NAND回路31の出力
及びインバータ33の出力に関係なく、NAND回路3
4の出力=Hレベルとされる。
イ・インピーダンス設定信号HIZ=Hレベルとされて
いる場合には、NAND回路35の出力はLレベルとな
る。
N状態とされ、インバータ39は活性状態とされると共
に、nMOSトランジスタ45はOFF状態とされる。
Hレベルとなり、nMOSトランジスタ43はON状態
とされ、インバータ40は活性状態とされると共に、p
MOSトランジスタ47はOFF状態とされる。
Z=Hレベルの場合には、同じく、図5に示すように、
インバータ38の出力=Lレベル、インバータ39の出
力=Hレベル、インバータ44の出力=Lレベルとな
り、pMOSトランジスタ48はON状態とされると共
に、インバータ40の出力=Hレベル、インバータ46
の出力=Lレベルとなり、nMOSトランジスタ49は
OFF状態とされる。
出力されるデータDQ0は、リード・データDQ0Zと
同様にHレベルとなる。
インピーダンス設定信号HIZ=Hレベルとされている
場合において、リード・データDQ0Z=Lレベルの場
合には、インバータ38の出力=Hレベルとなる。
ル、インバータ44の出力=Hレベルとなり、pMOS
トランジスタ48はOFF状態とされると共に、インバ
ータ40の出力=Lレベル、インバータ46の出力=H
レベルとなり、nMOSトランジスタ49はON状態と
される。
出力されるデータDQ0は、リード・データDQ0Zと
同様にLレベルとなる。
ダンス設定信号HIZ=Lレベルとされる場合には、N
AND回路34の出力に関係なく、NAND回路35の
出力はHレベルとなる。
FF状態とされ、インバータ39は非活性状態とされる
と共に、nMOSトランジスタ45はON状態とされ
る。
Lレベルとなり、nMOSトランジスタ43はOFF状
態とされ、インバータ40は非活性状態とされると共
に、pMOSトランジスタ47はON状態とされる。
ル、インバータ44の出力=Hレベルとなり、pMOS
トランジスタ48はOFF状態とされると共に、インバ
ータ46の入力=Hレベル、インバータ46の出力=L
レベルとなり、nMOSトランジスタ49はOFF状態
とされる。
おける出力状態は、ハイ・インピーダンス(Hi−Z)
となる。
よれば、01Zテスト・モード及び通常モードを実行す
ることができるが、出力回路36のリード・データDQ
0Zの入力端36Aの出力トランジスタをなすpMOS
トランジスタ48のゲート及びnMOSトランジスタ4
9のゲートとの間のパスには、NAND回路及びNOR
回路を設ける必要がなく、その構成上、NAND回路や
NOR回路よりも遅延時間の短いインバータ38〜4
0、44、46のみを設ければ足りるので、通常モード
時におけるデータ出力の高速化を図ることができる。
は、セルアレイ部から並列的に読み出された4ビットの
データDQ0Z〜DQ3Zを1ビット・データに圧縮す
る場合について説明したが、本発明は、セルアレイ部か
ら並列的に読み出された複数ビットのリード・データを
複数のグループに区分し、グループごとに1ビット・デ
ータにする場合、たとえば、32ビットのリード・デー
タDQ0Z〜DQ31Zをリード・データDQ0Z〜D
Q7Z、リード・データDQ8Z〜DQ15Z、リード
・データDQ16Z〜DQ23Z、リード・データDQ
24Z〜DQ31Zにグループ化し、それぞれのグルー
プを1ビット・データに圧縮する場合にも適用すること
ができる。
テスト・モード及び通常モードを実行することができる
が、出力回路は、第1のリード・データの入力端と第
1、第2の出力トランジスタとの間のパスには、NAN
D回路及びNOR回路を設ける必要がなく、構成上、N
AND回路やNOR回路よりも遅延時間の短いインバー
タのみを設ければ足りるので、通常モード時におけるデ
ータ出力の高速化を図ることができる。
である。
ード時の動作を説明するための回路図である。
ード時の動作を説明するための回路図である。
ード時の動作を説明するための回路図である。
作を説明するための回路図である。
作を説明するための回路図である。
作を説明するための回路図である。
図である。
Claims (5)
- 【請求項1】プルアップ用の第1の出力トランジスタ
と、プルダウン用の第2の出力トランジスタと、これら
第1、第2の出力トランジスタを制御する出力トランジ
スタ制御回路とを有し、内部回路から並列的に読み出さ
れる第1、第2・・・第n(但し、nは2以上の整数)
のリード・データのうち、第1のリード・データが入力
される出力回路を有する半導体記憶装置であって、前記
出力回路は、通常モード時には、前記第1のリード・デ
ータを出力し、所定のテスト・モード時において、前記
第1、第2・・・第nのリード・データの論理が一致し
ている場合には、前記通常モード時と同一の動作によ
り、前記第1のリード・データを出力し、前記第1、第
2・・・第nのリード・データの論理が不一致の場合に
は、出力をハイ・インピーダンス状態とするように構成
されていることを特徴とする半導体記憶装置。 - 【請求項2】前記第1の出力トランジスタは、ソースを
第1の電源電圧を供給する第1の電源線に接続され、ド
レインをパッドに接続されたPチャネル電界効果トラン
ジスタであり、前記第2の出力トランジスタは、ドレイ
ンを前記パッドに接続され、ソースを前記第1の電源電
圧よりも低電圧の第2の電源電圧を供給する第2の電源
線に接続されたNチャネル電界効果トランジスタである
ことを特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】前記出力トランジスタ制御回路は、前記第
1のリード・データを反転する第1のインバータと、入
力端を前記第1のインバータの出力端に接続され、活性
状態又は非活性状態に制御される第2のインバータと、
入力端を前記第2のインバータの出力端に接続され、出
力端を前記第1の出力トランジスタのゲートに接続さ
れ、前記第2のインバータが非活性状態とされる場合に
は、入力端を前記第2の電源線に接続される第3のイン
バータと、入力端を前記第1のインバータの出力端に接
続され、活性状態又は非活性状態に制御される第4のイ
ンバータと、入力端を前記第4のインバータの出力端に
接続され、出力端を前記第2の出力トランジスタのゲー
トに接続され、前記第4のインバータが非活性状態とさ
れる場合には、入力端を前記第1の電源線に接続される
第5のインバータとを備えていることを特徴とする請求
項1又は2記載の半導体記憶装置。 - 【請求項4】前記第2のインバータは、前記第1の電源
電圧が供給されるべき電源端と前記第1の電源線との間
に、第1の制御信号により導通、非導通を制御されるP
チャネル電界効果トランジスタを接続され、前記第3の
インバータは、その入力端と前記第2の電源線との間
に、前記第1の制御信号により導通、非導通を制御され
るNチャネル電界効果トランジスタを接続され、前記第
4のインバータは、前記第2の電源電圧が供給されるべ
き電源端と前記第2の電源線との間に、前記第1の制御
信号と反転関係にある第2の制御信号により導通、非導
通を制御されるNチャネル電界効果トランジスタを接続
され、前記第5のインバータは、その入力端と前記第1
の電源線との間に、前記第2の制御信号により導通、非
導通を制御されるPチャネル電界効果トランジスタを接
続されていることを特徴とする請求項3記載の半導体記
憶装置。 - 【請求項5】前記第1、第2・・・第nのリード・デー
タをNAND処理する第1のNAND回路と、前記第
1、第2・・・第nのリード・データをNOR処理する
NOR回路と、このNOR回路の出力を反転する第6の
インバータと、前記第1のNAND回路の出力と、前記
第6のインバータの出力と、前記所定のテスト・モード
を設定するテスト・モード設定信号とをNAND処理す
る第2のNAND回路と、この第2のNAND回路の出
力と、前記出力回路の出力をハイ・インピーダンス状態
に設定するハイ・インピーダンス設定信号とをNAND
処理し、前記第1の制御信号を出力する第3のNAND
回路とを有していることを特徴とする請求項4記載の半
導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20939095A JP3409527B2 (ja) | 1995-08-17 | 1995-08-17 | 半導体記憶装置 |
GB9600778A GB2304433B (en) | 1995-08-17 | 1996-01-15 | Semiconductor memory device |
KR1019960001888A KR100228591B1 (ko) | 1995-08-17 | 1996-01-29 | 반도체 기억 장치 |
US08/845,031 US5854765A (en) | 1995-08-17 | 1997-04-21 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20939095A JP3409527B2 (ja) | 1995-08-17 | 1995-08-17 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0963296A true JPH0963296A (ja) | 1997-03-07 |
JP3409527B2 JP3409527B2 (ja) | 2003-05-26 |
Family
ID=16572117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20939095A Expired - Lifetime JP3409527B2 (ja) | 1995-08-17 | 1995-08-17 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5854765A (ja) |
JP (1) | JP3409527B2 (ja) |
KR (1) | KR100228591B1 (ja) |
GB (1) | GB2304433B (ja) |
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5802009A (en) * | 1997-04-28 | 1998-09-01 | Micron Technology, Inc. | Voltage compensating output driver circuit |
KR100432573B1 (ko) * | 1997-12-26 | 2004-07-16 | 삼성전자주식회사 | 임피던스 조절이 가능한 출력 구동 회로를 갖는 반도체 장치 |
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US9672930B2 (en) * | 2015-05-29 | 2017-06-06 | Silicon Storage Technology, Inc. | Low power operation for flash memory system |
KR20170039792A (ko) * | 2015-10-01 | 2017-04-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 포함하는 반도체 장치 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04212799A (ja) * | 1990-01-31 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | テスト回路内蔵半導体メモリ |
JP2601120B2 (ja) * | 1993-01-25 | 1997-04-16 | 日本電気株式会社 | 並列テスト回路 |
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US5500824A (en) * | 1995-01-18 | 1996-03-19 | Micron Technology, Inc. | Adjustable cell plate generator |
-
1995
- 1995-08-17 JP JP20939095A patent/JP3409527B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-15 GB GB9600778A patent/GB2304433B/en not_active Expired - Fee Related
- 1996-01-29 KR KR1019960001888A patent/KR100228591B1/ko not_active IP Right Cessation
-
1997
- 1997-04-21 US US08/845,031 patent/US5854765A/en not_active Expired - Lifetime
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KR100780612B1 (ko) * | 2005-09-28 | 2007-11-29 | 주식회사 하이닉스반도체 | 압축 테스트모드를 갖는 반도체메모리소자 |
Also Published As
Publication number | Publication date |
---|---|
JP3409527B2 (ja) | 2003-05-26 |
GB2304433A (en) | 1997-03-19 |
US5854765A (en) | 1998-12-29 |
KR970012788A (ko) | 1997-03-29 |
GB9600778D0 (en) | 1996-03-20 |
GB2304433B (en) | 2000-03-29 |
KR100228591B1 (ko) | 1999-11-01 |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130320 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140320 Year of fee payment: 11 |
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R350 | Written notification of registration of transfer |
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