KR100318265B1

KR100318265B1 - 출력 데이터 압축방법 및 패킷명령어 구동형 메모리소자

Info

Publication number: KR100318265B1
Application number: KR1019990024580A
Authority: KR
Inventors: 김성욱; 김인홍
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2001-12-24
Also published as: KR20010003995A

Abstract

본 발명은 패킷 명령어(packet command) 구동형 메모리에 관한 것으로서, 특히 테스트를 효율적으로 수행할 수 있는 출력데이터 압축방법 및 프리페치된 데이터출력구조를 갖는 메모리소자에 관한 것이다. 본 발명의 데이터압축방법은 코어 셀 영역으로부터 독출하여 제1의 일정비트로 프리페치하는 단계와; 제어신호에 따라서 코아셀 영역으로부터 독출되어 프리페치된 제1의 일정비트의 데이터를 제2의 일정비트로 나누어 비교하여 제3의 소정비트로 압축하는 단계와; 상기 제어신호에 따라서 정상모드에서는 프리페치된 데이터를 선택하고 테스트모드에서는 압축된 데이터를 선택하는 단계와; 상기 선택된 데이터를 클럭신호의 상승에지와 하강에지에서 시프트시켜 시리얼하게 출력하는 단계를 포함한다.

Description

출력 데이터 압축방법 및 패킷 명령어 구동형 메모리소자{output data compression method and packet command driving type memory device}

본 발명은 패킷 명령어 (packet cammand) 구동형 메모리에 관한 것으로, 특히 테스트시간을 감소시킬 수 있는 출력데이타 압축방법 및 프리페치된 데이터 출력구조를 갖는 메모리소자에 관한 것이다.

종래의 패킷명령어 구동형 메모리소자, 예를 들면 램버스 디램에 있어서, 데이터 패스 구조가 도 1에 도시되어 있으며, 도 2는 도 1의 A 부분(점선부분)에 대한 상세도를 도시한 것으로서, 코어 셀영역(10)으로부터 출력패드(DQ)로의 데이터가 출력되는 패스를 보여주는 도면이다.

종래에는 각 데이터 패드당 각 클럭의 네가티브 에지 및 포지티브 에지에서 각각 1비트 데이터를 인터페이스블럭(40)을 통해 데이터 입출력블럭(30)으로 전송하므로써, 각 데이터패드당 4클럭사이클동안 8비트씩 데이터를 패킷한다. 4클럭사이클동안 패킷된 8비트의 데이터는 데이터 입출력블럭의 데이터입력 시프트 레지스터(도면상에는 도시되지 않음)를 통해 8비트 병렬 데이터로 변환되고, 8비트 병렬 변환된 데이터 WD<0:7>는 칼럼 콘트롤블럭(20)을 통해 코어셀 영역(10)으로 전송되어 기입된다. 이때, 데이터 출력패드가 도 1에 도시된 바와같이 16개의 데이터패드를 구비하고 있는 경우에는 16x8bits 의 패킷데이타가 코어셀영역(10)에 기입된다.

한편, 데이터 독출시에는 상기와는 반대로 코아 셀블럭(10)으로부터 독출된 각 데이터패드당 8비트 병렬 데이터 RD<0:7>가 칼럼 콘트롤블럭(20)을 통해 데이터 입출력블럭(30)로 전송되고, 데이터 입출력블럭(30)는 데이터출력 시트프 레지스터(31-34)를 통해 직렬데이타로 변환하고, 8비트의 직렬데이타는 인터페이스블럭(40)의 멀티플렉서 및 드라이버(41-44)를 통해 우수 데이터 eread<0,2,4,6> 및 우수 데이터 odd<1,3,5,7>로 분리되어 4클럭의 상승에지 및 하강에지에서 시리얼하게 해당하는 데이터패드(DQA0-DQA7) 또는 (DQB0-DQB7)를 통해 출력한다. 데이터 독출시에도 데이터패드가 16개 구비된 경우에는 각 128bits 의 코아셀영역(10)으로부터 독출된 데이터가 각 데이터패드당 4클럭동안 8비트씩 시리얼하게 전송되어진다.

상기한 바와같은 데이터 패스구조를 갖는 종래의 메모리소자는 셀코어 영역(10)으로부터 데이터를 8비트씩 프리페치하고(prefetch), 데이터 입출력부(30)의 시프트 레지스터를 통해 클럭신호의 상승에지와 폴링에지에 맞추어 데이터를 전송하였다.

그러나, 상기한 바와같은 데이터패스 구조를 갖는 종래의 메모리소자는 데이터 출력패스가 각각의 출력 데이터핀마다 분리되어 있어 DA 테스트모드시 메모리소자의 모든 출력 데이터 패드의 출력을 체크하여 소자의 페일을 판정하였다. 이로 인하여 다수의 소자를 양산하기 위한 테스트시에는 효율이 떨어지는 문제점이 있었다.

즉, 테스터기의 데이터 출력용으로 할당된 핀이 N개이고, 소자의 데이터 출력패드가 16개일 때 한번에 N/16 개의 소자를 동시에 테스트하는 것이 가능하였다.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 테스트시간을 감소시킬 수 있는 데이터 압축방법 및 프리페치된 데이터출력구조를 갖는 패킷 명령어 구동형 메모리소자를 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 독출 데이터비교부는 코아셀영역과 데이터 입출력블럭사이에 배열하여 데이터 입출력블럭의 데이터출력 시프트 레지스터 앞단에서 데이터의 종류를 판별하여 노말 동작시와 DA 모드 테스트시 선택적으로 데이터를 출력할 수 있는 패킷 명령어 구동형 메모리소자를 제공하는 데 그 목적이 있다.

도1은 종래기술에 의한 패킷명령어 구동형 메모리소자에 있어서, 데이터 패스 구조를 도시한 도면,

도2는 도 1의 패킷 명령어 구동형 메모리소자에 있어서, 인터페이스블럭과 입출력블럭의 데이터 패스를 상세히 도시한 도면,

도3은 본 발명의 실시예에 따른 독출데이타 비교블럭을 구비한 패킷명령어 구동형 메모리소자에 있어서, 새로운 데이터 패스 구조를 도시한 도면,

도4는 도3의 패킷명령어 구동형 메모리소자에 있어서, 독출 데이터비교블럭, 데이터 입출력블럭 및 인터페이스블럭의 상세도,

도 5는 도 4의 데이터 입출력블럭에 있어서, 데이터출력 시프트블럭의 상세도,

도 6는 도 4의 데이터 비교부의 상세도,

도 7은 본 발명의 패킷명령어 구동형 메모리소자가 DA 모드를 수행하는 경우의 동작 파형도,

(도면의 주요 부분에 대한 부호의 설명)

100 : 코아셀영역 200 : 칼럼콘트롤블럭

300 : 데이터 입출력블럭 400 : 인터페이스블럭

500 : 독출데이타 비교부 301, 302 : 데이터출력 시프트레지스터

401, 402 : 멀티플렉서 및 드라이버 501 - 504 : 비교기

505, 506 : 멀티플렉서

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 데이터 압축방법은 코어 셀 영역으로부터 독출된 제n 비트의 데이터를 프리페치하는 단계와, 상기 제n 비트의 데이터를 상위 비트의 데이터와 하위 비트의 데이터로 나누는 단계와, 상기 상위 비트의 데이터를 수신하고, 제어 신호에 의해 상기 상위 비트의 데이터가 모두 '하이' 값을 가지는지 '로우'값을 가지는지를 검출한 제 1 비트 신호와 상기 상위 비트의 데이터가 모두 동일한 값을 가지는지를 검출한 제 2 비트 신호로 이루어진 2비트의 데이터로 인코딩하여 발생하는 단계와, 상기 하위 비트의 데이터를 수신하고, 제어 신호에 의해 상기 하위 비트의 데이터가 모두 '하이' 값을 가지는지 '로우'값을 가지는지를 검출한 제 1 비트 신호와 상기 하위 비트의 데이터가 모두 동일한 값을 가지는지를 검출한 제 2 비트 신호로 이루어진 2비트의 데이터로 인코딩하여 발생하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명의 다른 데이터 압축방법은 코어 셀 영역으로부터 독출하여 제1의 일정비트로 프리페치하는 단계와; 제어신호에 따라서 코아셀 영역으로부터 독출되어 프리페치된 제1의 일정비트의 데이터를 제2의 일정비트로 나누어 비교하여 제3의 소정비트로 압축하는 단계와; 상기 제어신호에 따라서 정상모드에서는 프리페치된 데이터를 선택하고 테스트모드에서는 압축된 데이터를 선택하는 단계와; 상기 선택된 데이터를 클럭신호의 상승에지와 하강에지에서 시프트시켜 시리얼하게 출력하는 단계를 포함하는 것을 특징으로 한다.

상기 데이터 압축단계는 제2의 일정비트의 데이터가 모두 하이상태 또는 로우상태인가를 비교하는 단계와, 제2의 일정비트의 데이터가 모두 동일한가 아닌가를 비교하는 단계로 이루어지는 것을 특징으로 한다.

상기 제1의 일정비트의 프리페치된 데이터는 8비트의 프리페치된 데이터이고, 8비트의 데이터는 상위 4비트 데이터 또는 하위 4비트의 데이터로 나뉘며, 상기 상위 또는 하위 4비트의 데이터는 2비트의 신호로 압축되는 것을 특징으로 한다.

상기 데이터 압축단계는 상위 또는 하위 4비트의 데이터가 모두 하이상태 또는 로우상태인가를 비교하여 제1비교신호를 발생하고, 제2의 일정비트의 데이터가 모두 동일한가 아닌가를 비교하여 제2비교신호를 발생하여 2비트의 데이터로 압축하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명은 정상모드시 각 데이터 패드당 코아셀 영역으로부터 독출된 제1의 일정비트의 데이터를 입력하여 전송하거나 또는 테스트모드시 각 데이터패드당 코아셀영역으로부터 독출된 제1의 일정비트의 데이터를 입력하고 비교하여 압축하고 압축된 데이터를 전송하기 위한 독출 데이터 비교블럭과; 상기 독출 데이터 비교블럭을 통해 압축된 데이터 또는 코아셀 영역으로부터 독출된 데이터를 클럭신호에 따라 직렬 데이터로 변환하기 위한 데이터 입출력블럭과; 상기 데이터 입출력블럭을 통해 전송된 데이터를 상기 클럭신호에 따라 시리얼하게 해당하는 출력패드를 통해 출력하기 위한 인터페이스블럭을 구비한 패킷명령어 구동형 메모리소자를 제공하는 것을 특징으로 한다.

상기 독출 데이터 비교블럭은 상기 제어신호에 따라서 8비트의 프리페치된 데이터중 상위 또는 하위 4비트의 데이터를 입력하여 비교하여 2비트의 비교신호를 각각 발생하는 다수의 비교기와; 상기 제어신호에 따라서 정상모드시에는 8비트의 프리페치된 데이터를 선택하고 테스트모드시에는 다수의 비교기중 해당하는 4개의 비교기로부터 압축된 8비트의 데이터를 선택하는 선택수단을 구비하는 것을 특징으로 한다.

상기 각 비교기는 상기 제어신호에 따라서 상기 4비트신호를 입력하고 비교하여 제1비교신호를 발생하는 제1비교수단과; 상기 제어신호 및 반전된 제어신호에 따라서 상기 4비트신호를 입력하고 비교하여 제2비교신호를 발생하기 위한 제2비교수단을 구비하는 것을 특징으로 한다.

상기 제1비교수단은 상기 제어신호와 4비트 데이터를 입력하고 비교하기 위한 제1낸드 게이트와; 상기 제1낸드 게이트의 출력을 반전시켜 4비트의 데이터가 모두 하이상태인가 또는 로우상태인가를 판정하기 위한 1비트의 제1비교신호를 발생하는 제1인버터로 구성되는 것을 특징으로 한다.

상기 제2비교수단은 상기 제어신호를 반전시켜주기위한 제2인버터와; 상기제어신호와 상기 4비트 데이터를 입력하여 비교하기 위한 제2낸드 게이트와; 상기 제2낸드 게이트의 출력을 반전시켜주기 위한 제3인버터와; 상기 제2인버터를 통해 반전된 제어신호와 상기 4비트 데이터를 입력하여 비교하기 위한 제1노아 게이트와; 상기 제3인버터와 제1노아 게이트의 출력신호를 입력하는 제2노아 게이트와; 상기 제2노아 게이트의 출력신호를 반전시켜 4비트의 데이터가 모두 동일한가 아닌가를 판정하기 위한 제4인버터로 구성되는 것을 특징으로 한다.

상기 데이터독출 비교블럭은 이웃하는 2개의 데이터패드에 대하여 각각 2개의 비교블럭이 상기 코아셀영역과 상기 데이터 입출력블럭사이에 배열되고, 각 비교블럭은 2개의 비교기와 하나의 멀티플렉서로 구성되어 8비트의 압축된 데이터를 발생하여 2개의 비교블럭중 하나의 비교블럭내의 멀티플렉서만을 통해 압축된 데이터 입출력블럭으로 전송하고, 상기 이웃하는 2개의 데이터패드중 상기 압축된 데이터를 전송하는 멀티플렉서에 대응하는 데이터패드만을 통해 시리얼하게 출력하는 것을 특징으로 한다.

또한, 본 발명은 코아셀 영역으로부터 독출된 8비트의 데이터를 전송하거나 코아셀영역으로부터 독출된 8비트의 데이터를 비교하여 제4비트씩 압축된 데이터를 발생하는, 상기 제어신호에 따라서 8비트의 프리페치된 데이터중 상위 또는 하위 4비트의 데이터를 입력하여 비교하여 2비트의 비교신호를 각각 발생하는 다수의 비교기와, 상기 제어신호에 따라서 정상모드시에는 8비트의 프리페치된 데이터를 선택하고 테스트모드시에는 다수의 비교기중 해당하는 4개의 비교기로부터 압축된 8비트의 데이터를 선택하는 선택수단을 구비하는 독출 데이터 비교블럭과; 상기 독출 데이터 비교블럭을 통해 압축된 데이터 또는 코아셀 영역으로부터 독출된 데이터를 시프트하고 클럭신호에 따라 직렬 데이터로 변환하기 위한 데이터 입출력블럭과; 상기 데이터 입출력블럭을 통해 독출된 데이터를 상기 클럭신호에 따라 시리얼하게 해당하는 출력패드를 통해 출력하기 위한 인터페이스블럭을 구비한 패킷명령어 구동형 메모리소자를 제공하는 것을 특징으로 한다.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리소자의 데이터패스구조를 도시한 것이다. 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리소자의 데이터패스는 코아 셀영역(100), 칼럼 콘트롤블럭(200), 데이터 입출력블럭(300), 인터페이스블럭(400) 및 데이터 패드(DQA 또는 DQB) 그리고 정상동작시에는 코아셀영역으로부터 독출된 데이터를 정상적으로 전송하거나 DA 모드 테스트시 코아셀영역으로부터 독출된 데이터를 비교하여 데이터를 압축하여 전송하는 독출 데이터 비교블럭(500)을 구비한다. 상기 독출데이타 비교블럭(500)는 상기 칼럼 콘트롤블럭(200)와 데이터 입출력부(300)의 데이터출력 시프트 레지스터사이에 배열된 구조를 갖는다.

도 4는 도 3의 데이타 패스구조도에서 B 부분(점선부분)에 대한 상세도를 도시한 것으로서, 코어 셀영역(100)으로부터 출력패드(DQ)로의 데이터가 독출 데이터 비교부(500)를 통해 정상동작시 또는 DA 모드 테스트시 선택적으로 출력되는 패스를 보여주는 도면이다.

도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자에 있어서, 독출 데이터 비교부(500)는 DA 모드 테스트시 제어신호(S_DATEST)에 따라서, 코어셀영역(100)으로부터 독출된 8비트 데이터 RD<0:7>를 상위 4비트 데이터 RD<0:3>와 하위 4비트의 데이타 RD<4:7>로 분리 입력하고 압축하여 2비트 데이터 Test RD<0> .. Test RD<4>를 발생하는 다수의 비교기(501 - 504)와, 상기 제어신호(S_DATEST)에 따라서 정상모드시에는 코아셀 영역(100)으로부터 독출된 8비트의 데이터 RD<0:7> 또는 DA 모드 테스트시에는 상기 비교기(301-304)로부터 압축된 데이터 TestRD<0:7>를 선택하여 전송하기 위한 멀티플렉서(505, 506)을 구비한다.

상기한 바와같은 구조를 갖는 본 발명의 메모리소자의 데이터 패스동작을 설명하면 다음과 같다.

먼저, 정상모드시에는 외부로부터 로우상태의 제어신호(S_DATEST)가 인가되어 비교기(301 - 304)는 디스에이블되고, 멀티플렉서(505, 506)는 상기 제어신호(S_DATEST)에 따라서 제1입력단자(I0)로 인가되는 코어 셀영역(100)으로부터 독출된 8비트 데이터 RD<0:7>를 선택하고, 멀티플렉서(505, 506)로부터 출력되는 데이터 New RD<0:7>는 데이터 입출력블럭(300)의 데이터출력 시프트 레지스터블럭(301, 302)를 통해 시트프시켜 8비트의 직렬데이타로 변환한다.

이때, 상기 시프트 레지스터블럭(301, 302)를 통해 직렬 데이터로 변환된 8비트 데이터는 인퍼테이스블럭(400)의 멀티플렉서 및 드라이버(401, 402)를 통해 예를 들면 클럭신호(TestClkR)의 상승에지에서는 우수데이타 eread<0, 2, 4, 6>가 전송되고 클럭신호(TestClkR)의 하강에지에서는 기수 데이터 New RD<1,3,5,7>가 전송되어 4클럭동안 각 데이터패드(DQB0, DQB1)를 통해 시리얼하게 전송된다.

한편, DA 모드 테스트시에는 상기 제어신호(S_DATEST)가 하이상태로 천이되어 데이터 비교기(501 - 504)의 인에이블단자(EN)에 인가되므로, 각 비교기(501 - 504)는 인에이블된다. 각 비교기(501 - 504)는 코어 셀영역(100)으로부터 독출된 8비트의 데이터를 상위 4비트 데이터 또는 하위 4비트 데이터 단위로 비교하여 2비트의 압축된 데이터를 발생하게 된다.

즉, 비교기(501)는 상위 4비트 데이터 RD<0:3>를 비교하여 2비트 압축된 데이터 TestRD<0>, TestRD<1>를 발생하고, 비교기(502)는 하위 4비트 데이터 RD<4:7>를 입력하여 2비트 압축된 데이터 TestRD<2>, TestRD<3>를 발생한다. 비교기(503)는 상위 4비트 데이터 RD<0:3>를 입력하여 2비트 압축된 데이터 TestRD<4>, TestRD<5>를 발생하고, 비교기(504)는 하위 4비트 데이터 RD<4:7>를 입력하여 2비트 압축된 데이터 TestRD<6>, TestRD<7>를 발생한다.

코어셀 영역(100)으로부터 8비트씩 독출되어 이웃하는 두 시프트 레지스터블럭(301, 302)로 전송되는 16비트의 데이터를 각 비교블럭(510, 520)의 비교기(501 - 504)를 통해 8비트 데이터 TestRD<0:7>로 압축되어 비교블럭(510)의 멀티플렉서(505)의 제2입력단자(I1)로 제공된다.

멀티플렉서(505)는 상기 제어신호(S_DATEST)에 따라서 각 비교기(501 - 504)를 통해 압축된 데이터 TestRD<0:7>를 선택하게 되고, 멀티플렉서(505)를 통해 선택된 데이터 NewRD<0:7>는 시프트 레지스터블럭(301)를 통해 시리얼하게 변환되어 인터페이스블럭(400)의 멀티플렉서 및 드라이버를 통해 하나의 패드(DQB0)를 통해 출력된다.

이때, 멀티플렉서(506)의 제2입력단자(I1)는 접지되어 상기 제어신호(S_DATEST)에 따라서 로우상태의 데이터 NewRD<0:7>를 시프트 레지스터블럭(302)로 전송하므로 데이터 출력패드 DQ1 에는 아무런 영향을 주지 않게 된다.

상기에서 설명한 바와같이, DA 모드 테스트시에는 본 발명의 독출데이타 비교블럭(500)이 데이터 입출력블럭의 데이터출력 시프트블럭에 대응하여 각각의 비교블럭(510, 520)을 배열되어, 각 데이터 패드당 코아셀영역(100)으로부터 독출된 8비트의 데이터는 각각 4비트로 압축되므로, 이웃하는 2개의 데이터 패드에 대응하는 각 8비트의 데이터 즉, 16비트의 데이터는 8비트의 데이터 TestRD<0:7>로 압축되어 각 비교블럭에 배열된 멀티플렉서중 하나의 비교블럭에 배열된 멀티플렉서를 통해 전송하므로, 압축된 8비트의 데이터는 이웃하는 2개의 데이터 패드중 하나의 패드, 예를 들면 DQB0를 통해서 시리얼하게 4클럭동안 전송한다.

따라서, DA 모드 테스트시에는 출력패드 DQB0를 통해 시리얼하게 출력되는 8비트의 데이터를 이용하여 불량여부를 판정하게 되는 것이다.

도 5는 본 발명의 실시예에 따른 프리페치된 데이터 출력구조를 갖는 메모리소자에 있어서, 데이터 입출력부의 시프트 레지스터블럭(301) 또는 (302)의 일예를 도시한 것이다.

본 발명에서는 시트프 레지스터블럭(301, 또는 302)는 멀티플렉서(505 또는 506)를 통해 인가되는 8비트의 데이터 NewRD<0:7>중 우수 데이터를 클럭신호(TestClkR)의 상승에지에서 시프트하기 위한 우수 데이터용 제1시프트 레지스터(301-1 또는 302-1)와, 멀티플렉서(505 또는 506)를 통해 인가되는 8비트의데이터 NewRD<0:7>중 기수 데이터를 클럭신호(TestClkR)의 하강에지에서 시프트하기 위한 기수 데이터용 제2시프트 레지스터(301-2 또는 302-2)를 구비한다.

도 6는 본 발명의 실시예에 따른 메모리소자에 있어서, 각 비교기(301-304)의 일예를 도시한 것으로서, 비교기(301)를 예를 들어 설명한다.

도 6을 참조하면, 비교기는 인에이블신호(EN)로 인가되는 제어신호(S_DATEST)에 따라서 상위 4비트 데이터 RD<0:3>를 입력하고 비교하여 제1비교신호 TestRD<0>를 발생하기 위한 제1비교수단(511)과, 상기 제어신호(S_DATEST)에 따라서 상위 4비트 데이터 RD<0:3>를 입력하고 비교하여 제2비교신호 TestRD<1>를 발생하기 위한 제2비교수단(512)을 구비한다.

상기 제1비교수단(511)은 상기 인에이블신호(EN)인 제어신호(S_DATEST)와 상위 4비트 데이터 RD<0:3>를 입력으로 하는 제1낸드 게이트(512)와, 상기 제1낸드 게이트(512)의 출력신호를 반전시켜 제1비교신호 TestRD<0>를 발생하는 제1인버터(513)로 구성된다.

상기 제2비교수단(514)은 상기 제어신호(S_DATEST)를 반전시키기 위한 제2인버터(515)와, 상기 제어신호(S_DATEST)와 상위 4비트 데이터 RD<0:3>를 입력하는 제2낸드 게이트(516)와, 상기 제2낸드 게이트(516)의 출력신호를 반전시키기 위한 제3반전 게이트(517)와, 상기 제1인버터(515)를 통해 반전된 제어신호(S_DATEST)와 상위 4비트 데이터 RD<0:3>를 입력하는 제1노아 게이트(519)와, 상기 제3인버터(517)와 상기 제1노아 게이트(518)의 출력을 입력하는 제2노아 게이트(519)와, 상기 제2노아 게이트(519)의 출력을 반전시켜 제2비교신호TestRD<1>를 발생하는 제4인버터(520)로 구성된다.

상기한 바와같은 구성을 갖는 본 발명의 독출 데이터 비교부의 비교기의 동작을 설명하면 다음과 같다.

먼저, 상기 제어신호(S_DATEST)가 로우상태인 경우에는 정상모드로 동작하고, 제1 및 2낸드 게이트(512, 516)의 일입력으로 로우상태의 신호가 인가되고 제1노아 게이트(518)의 일입력으로 하이상태의 신호가 인가되므로 상위 4비트 데이터 RD<0:3>에 관계없이 제1 및 제2비교신호 TestRD<0>와 TestRD<1>가 모두 로우상태로 된다.

다음, 상기 제어신호(S_DATEST)가 하이상태인 경우에는 DA 모드 테스트동작을 수행하므로 상위 4비트 데이터 RD<0:3>에 따라 제1 및 제2비교신호 TestRD<0>, TestRD<1>가 발생된다.

상위 4비트 데이터 RD<0:3>가 모두 하이상태인 경우에는 제1비교신호 TestRD<0> 및 제2비교신호 TestRD<1> 가 각각 하이상태로 되고, 상위 4비트 데이터 RD<0:3>가 모두 로우상태인 경우에는 제1비교신호 TestRD<0> 및 제2비교신호 TestRD<1>가 각각 로우상태 및 하이상태로 된다.

한편, 상위 4비트 데이터 RD<0:3>가 모두 하이상태 또는 모두 로우상태가 아닌 경우에는 제1비교신호 TestRD<0>와 제2비교신호 Test<1>가 모두 로우상태로 된다.

본 발명의 메모리소자에 있어서, 각 비교기는 코아 셀영역(100)으로부터 독출된 8비트 데이터 RD<0:7>중 상위 4비트 데이터 RD<0:3> 또는 하위 4비트 데이터RD<4:7>를 입력하여 압축된 2비트의 신호 즉 제1비교신호와 제2비교신호 (TestRD<0>, TestRD<1>), (TestRD<2>, TestRD<3>), (TestRD<4>, TestRD<5>), (TestRD<6>, TestRD<7>)를 각각 출력하게 된다.

상위 또는 하위 4비트의 신호가 모두 하이상태의 신호 또는 모두 로우상태의 신호가 인가되는 경우에는 메모리소자가 정상인 것으로 판단되는데, 각 비교기(301-304)로부터의 제2출력신호(TestRD<1>, TestRD<3>, TestRD<5>, TestRD<7>)가 하이상태로 판정되고, 이 결과는 테스터와 비교되어 최종적으로 메모리소자의 정상여부를 판정하게 된다.

그러나, 상위 또는 하위 4비트의 신호가 모두 하이상태가 아니거나 또는 모두 로우상태가 아닌 경우에는 각 비교기(301-304)로부터 출력되는 제2출력신호(TestRD<1>, TestRD<3>, TestRD<5>, TestRD<7>)가 로우상태로 되어 메모리소자가 페일이 발생된 것으로 판정되므로, 더 이상의 테스터와의 비교동작없이 페일판정된다.

상기에서 설명한 바와같이, 상위 또는 하위 4비트의 데이터는 각각의 비교기(301-304)를 통해 2비트의 데이터로 압축되므로, 각 코어 셀영역(100)으로부터 독출된 8비트 데이터 RD<0:7>는 4비트의 데이터 TestRD<0>, TestRD<1>, TestRD<2>, TestRD<3>로 출력되는데, 상위 또는 하위 4비트 데이터가 모두 하이 또는 모두 로우상태인 경우는 정상으로, 그 이외의 데이터 조합, 예를 들면 1010, 0010, 1110 등의 데이터는 동일하게 취급되어 페일로 판정된다.

이는 하기의 (표 1)에 나타나 있다.

동작모드	상위(하위) 4비트 데이터	제1비교신호(TestRD<0>)	제2비교신호(TestRD<1>)	결과
DA 모드 테스트	모두 하이(1111)	H	H	테스터와 비교판정
	모두 로우(0000)	L	H	테스터와 비교판정
	그이외의 경우	L	L	페일
정상모드	모든 경우	L	L	don't care

상기의 (표 1)에서 보는 바와같이 각 비교기(301-304)로부터 출력되는 제2비교신호(TestRD<1>, TestRD<3>, TestRD<5>, TestRD<5>)은 메모리소자의 정상 또는 페일여부를 판정하기 위한 신호 즉, 4비트신호가 모두 동일한가를 판정하기 위한 신호로서 작용하고, 정상인 경우 제1비교신호(TestRD<0>, TestRD<2>, TestRD<4>, TestRD<6>)는 4비트신호가 모두 하이상태인가 또는 로우상태인가를 판정하기 위한 신호로서 작용한다.

즉, TestRD<0:1>의 출력이 '01'인 경우에 상위비트 '0'는 데이터가 모두 로우레벨임을 나타내고 하위비트 '1'은 모두 동일한 데이터 임을 나타내게 되며, '00'의 출력은 독출 데이터조합이 모두 하이상태(1111) 또는 모두 로우상태(0000)가 아닌 다른 조합임을 나타낸다.

이로써 4비트이 정보가 2비트의 정보로 대체되어 데이터 출력패드의 압축할 수 있는데, 이는 기입데이타의 정보가 4비트 단위로 모두 하이레벨 또는 로우레벨이 되어야 한다는 제약이 따른다. 그러나, 현재 테스트시 가장 많이 사용되는 데이터 패턴인 그로스패턴 및 체커보드 패턴을 구현하기에는 문제가 되지 않는다.

예를 들어, 상위 또는 하위 4비트의 데이터가 1111 일 경우에는 (표1)에 도시된 바와같이 TestRD<0:1> 의 값이 11을 나타내고, 0000의 경우에는 01의 값을 출력하게 되며, 그이외의 경우에는 모두 00의 값을 출력하게 된다.

이상에서 자세히 설명된 바와 같이, 본 발명의 데이터 압축방법은 2비트의 데이터를 1비트의 데이터로 압축하여 줌으로써 다량의 소자를 테스트하는 것이 가능하므로 테스트 타임을 감소시킬 수 있을 뿐만 아니라 테스트단가를 절약할 수 있는 이점이 있다. 또한, 데이터를 압축할 뿐만 아니라 압축된 데이터의 값이 알려줌으로써 페일의 형태를 감지하는데 유리한 이점이 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims

코어 셀 영역으로부터 독출된 제n 비트의 데이터를 프리페치하는 단계와,

상기 제n 비트의 데이터를 상위 비트의 데이터와 하위 비트의 데이터로 나누는 단계와,

상기 상위 비트의 데이터를 수신하고, 제어 신호에 의해 상기 상위 비트의 데이터가 모두 '하이' 값을 가지는지 '로우'값을 가지는지를 검출한 제 1 비트 신호와 상기 상위 비트의 데이터가 모두 동일한 값을 가지는지를 검출한 제 2 비트 신호로 이루어진 2비트의 데이터로 인코딩하여 발생하는 단계와,

상기 하위 비트의 데이터를 수신하고, 제어 신호에 의해 상기 하위 비트의 데이터가 모두 '하이' 값을 가지는지 '로우'값을 가지는지를 검출한 제 1 비트 신호와 상기 하위 비트의 데이터가 모두 동일한 값을 가지는지를 검출한 제 2 비트 신호로 이루어진 2비트의 데이터로 인코딩하여 발생하는 단계를 포함하는 것을 특징으로 하는 데이터 압축방법.
코어 셀 영역으로부터 독출하여 제1의 일정비트로 프리페치하는 단계와,

제어신호에 따라서 코아셀 영역으로부터 독출되어 프리페치된 제1의 일정비트의 데이터를 제2의 일정비트로 나누어 비교하여 제3의 일정비트로 압축하는 단계와;

상기 제어신호에 따라서 정상모드에서는 프리페치된 데이터를 선택하고 테스트모드에서는 압축된 데이터를 선택하는 단계와;

상기 선택된 데이터를 클럭신호의 상승에지와 하강에지에서 시프트시켜 시리얼하게 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 압축방법.
제2항에 있어서, 상기 데이터 압축단계는 제2의 일정비트의 데이터가 모두하이상태 또는 로우상태인가를 비교하는 단계와, 제2의 일정비트의 데이터가 모두 동일한가 아닌가를 비교하는 단계로 이루어지는 것을 특징으로 하는 데이터 압축방법.
제2항에 있어서, 상기 제1의 일정비트의 프리페치된 데이터는 8비트의 프리페치된 데이터이고, 8비트의 데이터는 상위 4비트 데이터 또는 하위 4비트의 데이터로 나뉘며, 상기 상위 또는 하위 4비트의 데이터는 2비트의 신호로 압축되는 것을 특징으로 하는 데이터 압축방법.
제4항에 있어서, 상기 데이터 압축단계는 상위 또는 하위 4비트의 데이터가 모두 하이상태 또는 로우상태인가를 비교하여 제1비교신호를 발생하고, 제2의 일정비트의 데이터가 모두 동일한가 아닌가를 비교하여 제2비교신호를 발생하여 2비트의 데이터로 압축하는 것을 특징으로 하는 데이터 압축방법.
정상모드시 각 데이터 패드당 코아셀 영역으로부터 독출된 제1의 일정비트의 데이터를 입력하여 전송하거나 또는 테스트모드시 각 데이터패드당 코아셀영역으로부터 독출된 제1의 일정비트의 데이터를 입력하고 비교하여 압축하고 압축된 데이터를 전송하기 위한 독출 데이터 비교블럭과;

상기 독출 데이터 비교블럭을 통해 압축된 데이터 또는 코아셀 영역으로부터 독출된 데이터를 클럭신호에 따라 직렬 데이터로 변환하기 위한 데이터 입출력블럭과;

상기 데이터 입출력블럭을 통해 전송된 데이터를 상기 클럭신호에 따라 시리얼하게 해당하는 출력패드를 통해 출력하기 위한 인터페이스블럭을 포함하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
제6항에 있어서, 상기 제1의 일정비트의 프리페치된 데이터는 8비트의 프리페치된 데이터이고, 8비트의 데이터는 상위 4비트 데이터 또는 하위 4비트의 데이터로 나뉘며, 상기 상위 또는 하위 4비트의 데이터는 2비트의 신호로 압축되는 것을 특징으로 하는 패킷명령어 메모리소자.
제7항에 있어서, 상기 독출 데이터 비교블럭은

상기 제어신호에 따라서 8비트의 프리페치된 데이터중 상위 또는 하위 4비트의 데이터를 입력하여 비교하여 2비트의 비교신호를 각각 발생하는 다수의 비교기와;

상기 제어신호에 따라서 정상모드시에는 8비트의 프리페치된 데이터를 선택하고 테스트모드시에는 다수의 비교기중 해당하는 4개의 비교기로부터 압축된 8비트의 데이터를 선택하는 선택수단을 구비하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
제8항에 있어서, 상기 각 비교기는

상기 제어신호에 따라서 상기 4비트신호를 입력하고 비교하여 제1비교신호를 발생하는 제1비교수단과;

상기 제어신호 및 반전된 제어신호에 따라서 상기 4비트신호를 입력하고 비교하여 제2비교신호를 발생하기 위한 제2비교수단을 구비하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
제9항에 있어서, 제1비교신호는 상기 4비트의 데이터가 모두 하이상태 또는 로우상태인가를 판정하기 위한 신호이고, 제2비교신호는 상기 4비트의 데이터가 모두 동일한가 아닌가를 판정하기 위한 신호로 사용되는 것을 특징으로 하는 패킷 명령어 구동형 메모리소자.
제10항에 있어서, 제1비교수단은

상기 제어신호와 4비트 데이터를 입력하고 비교하기 위한 제1낸드 게이트와;

상기 제1낸드 게이트의 출력을 반전시켜 4비트의 데이터가 모두 하이상태인가 또는 로우상태인가를 판정하기 위한 1비트의 제1비교신호를 발생하는 제1인버터로 구성되는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
제11항에 있어서, 제2비교수단은

상기 제어신호를 반전시켜주기위한 제2인버터와;

상기 제어신호와 상기 4비트 데이터를 입력하여 비교하기 위한 제2낸드 게이트와;

상기 제2낸드 게이트의 출력을 반전시켜주기 위한 제3인버터와;

상기 제2인버터를 통해 반전된 제어신호와 상기 4비트 데이터를 입력하여 비교하기 위한 제1노아 게이트와;

상기 제3인버터와 제1노아 게이트의 출력신호를 입력하는 제2노아 게이트와;

상기 제2노아 게이트의 출력신호를 반전시켜 4비트의 데이터가 모두 동일한가 아닌가를 판정하기 위한 제4인버터로 구성되는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
제12항에 있어서, 상기 데이터독출 비교블럭은 이웃하는 2개의 데이터패드에 대하여 각각 2개의 비교블럭이 상기 코아셀영역과 상기 데이터 입출력블럭사이에 배열되고, 각 비교블럭은 2개의 비교기와 하나의 멀티플렉서로 구성되어 8비트의 압축된 데이터를 발생하여 2개의 비교블럭중 하나의 비교블럭내의 멀티플렉서만을 통해 압축된 데이터 입출력블럭으로 전송하고, 상기 이웃하는 2개의 데이터패드중 상기 압축된 데이터를 전송하는 멀티플렉서에 대응하는 데이터패드만을 통해 시리얼하게 출력하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
코아셀 영역으로부터 독출된 8비트의 데이터를 전송하거나 코아셀영역으로부터 독출된 8비트의 데이터를 비교하여 제4비트씩 압축된 데이터를 발생하는, 상기 제어신호에 따라서 8비트의 프리페치된 데이터중 상위 또는 하위 4비트의 데이터를입력하여 비교하여 2비트의 비교신호를 각각 발생하는 다수의 비교기와, 상기 제어신호에 따라서 정상모드시에는 8비트의 프리페치된 데이터를 선택하고 테스트모드시에는 다수의 비교기중 해당하는 4개의 비교기로부터 압축된 8비트의 데이터를 선택하는 선택수단을 구비하는 독출 데이터 비교블럭과;

상기 독출 데이터 비교블럭을 통해 압축된 데이터 또는 코아셀 영역으로부터 독출된 데이터를 시프트하고 클럭신호에 따라 직렬 데이터로 변환하기 위한 데이터 입출력블럭과;

상기 데이터 입출력블럭을 통해 독출된 데이터를 상기 클럭신호에 따라 시리얼하게 해당하는 출력패드를 통해 출력하기 위한 인터페이스블럭을 구비하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.