KR100571758B1 - 반전된 패턴 데이터 비교부를 구비하는 반도체 메모리장치 및 이 장치의 병렬 비트 테스트 방법 - Google Patents

반전된 패턴 데이터 비교부를 구비하는 반도체 메모리장치 및 이 장치의 병렬 비트 테스트 방법 Download PDF

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Abstract

메모리 셀 어레이에 저장된 데이터를 반도체 메모리 장치의 내부에 저장된 테스트 패턴 데이터 또는 테스트 패턴 데이터의 반전 데이터와 비교하여 반도체 메모리 장치의 불량을 검출하는 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법이 개시되어 있다. 반도체 메모리 장치는 메모리 셀 어레이, 테스트 패턴 데이터 저장부, 및 판단부를 포함한다. 판단부는 메모리 셀 어레이내의 데이터가 테스트 패턴 데이터나 테스트 패턴 데이터의 반전 데이터와 같은지 여부를 판단한다. 병렬 비트 테스트 방법은 테스트 패턴 데이터 저장부에 테스트 패턴 데이터를 저장하는 단계, 메모리 셀 어레이에 테스트 패턴 데이터나 그 반전된 데이터를 라이트하는 단계, 메모리 셀 어레이로부터 읽은 리드 데이터가 상기 테스트 패턴 데이터나 그 반전값과 같은지를 판단하는 단계를 포함한다. 따라서, 다양한 테스트 패턴 데이터에 대해 효율적으로 반도체 메모리 장치의 불량을 검출할 수 있다.

Description

반전된 패턴 데이터 비교부를 구비하는 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법{SEMICONDUCTOR MEMORY DEVICE COMPRISING A COMPARATOR FOR INVERTED PATTERN DATA AND PARALLEL BIT TEST METHOD THEREOF}
도 1은 본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 방법을 설명하기 위한 블록도.
도 2는 도 1에 도시된 블록도의 병렬 비트 테스트 방법을 설명하기 위한 동작 흐름도.
도 3은 도 1에 도시된 반도체 메모리 장치 내의 테스트 패턴 데이터 저장부의 바람직한 실시예의 회로도.
도 4는 도 1에 도시된 반도체 메모리 장치 내의 테스트 패턴 데이터 저장부를 제어하기 위한 제어신호의 타이밍도.
도 5는 도 4에 도시된 제어신호를 발생시키기 위한 바람직한 실시예의 회로도.
도 6은 도 1에 도시된 판단부의 바람직한 실시예의 회로도.
도 7은 도 6에 도시된 판단부가 정상 또는 불량일 경우에 대한 진리표.
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 메모리 장치
101 : 테스터
120 : 메모리 셀 어레이
140 : 테스트 패턴 데이터 저장부
182 : 판단부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 병렬 비트 테스트시에 다양한 패턴에 대하여 효율적인 불량 검출을 할 수 있는 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법에 관한 것이다.
종래의 반도체 메모리 장치는 병렬 비트 테스트 수행시에 테스트 모드 설정 명령에 응답하여 테스트를 위한 준비를 한다. 그리고, 테스터로부터 라이트 명령이 인가되면 반도체 메모리 장치는 테스터로부터 인가되는 테스트 패턴 데이터를 메모리 셀 어레이에 라이트한다. 다음, 테스터로부터 리드 명령이 인가되면 반도체 메모리 장치는 메모리 셀 어레이로부터 데이터를 리드하여, 리드되는 데이터들을 두 개씩 비교하여 비교결과가 일치하는지 여부를 검출하여 비교 결과 데이터를 테스터로 출력한다. 예를 들어 설명하면, 4개의 메모리 셀들의 2개씩의 메모리 셀들에 동일한 데이터를 라이트하고, 동일한 데이터가 라이트된 메모리 셀들로부터 출력되는 2개씩의 데이터를 비교함에 의해서 비교결과가 일치하면 정상인 것으로, 비교결과 가 일치하지 않으면 불량인 것으로 판단하게 된다. 즉, 4개의 데이터를 비교하여 하나의 비교 결과를 발생하고, 이 비교 결과 데이터가 메모리 셀들에 불량이 있는 것임을 나타내는 경우에는 4개의 메모리 셀들을 리던던트 메모리 셀들로 대체하게 된다. 따라서, 만일 동일한 데이터가 라이트된 2개의 메모리 셀들이 모두 불량이어서 출력되는 두 개의 데이터가 일치하는 경우에는 불량으로 판단하는 것이 아니라 정상인 것으로 판단하게 된다는 문제점이 있었다.
한국 공개특허번호 2001-0037848호에는 "반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법"이 개시되어 있다. 2001-0037848호는 2개씩의 메모리 셀들에 동일한 데이터를 라이트하는 종래 병렬 비트 테스트 방법의 문제점을 개선하기 위해 반도체 메모리 장치 내부에 테스트 패턴 데이터를 저장하고 테스트 모드시에 2개의 메모리 셀들의 데이터를 비교하는 것이 아니라, 메모리 셀의 데이터와 저장된 패턴 데이터를 비교하고 이 비교 결과에 따라 반도체 메모리 장치의 불량 여부를 판단한다. 2001-0037848호에 개시된 바와 같이 반도체 메모리 장치 내부에 테스트 패턴 데이터를 저장하고 이를 메모리 셀들의 데이터와 비교함으로써 두 개씩의 데이터가 서로 동일한 패턴을 사용할 필요가 없이 다양한 테스트 패턴에 대한 병렬 비트 테스트를 수행할 수 있을 뿐만 아니라 두 비트가 동시에 변한 경우에도 불량을 정확하게 검출할 수 있다.
그러나 2001-0037848호에 개시된 반도체 메모리 장치 및 병렬 비트 테스트 방법은 실제 메모리 반도체 제품의 테스트 시에 테스트 패턴을 반도체 메모리 장치 내부에 저장하는 과정을 빈번하게 반복하여야만 하는 번거로움이 있다. 일반적으 로, 메모리 제품의 테스트 시에는 테스트 패턴 데이터를 메모리 셀들에 저장하고 그 테스트 패턴 데이터를 반전시켜서 다시 메모리 셀들에 저장하는 과정들이 빈번하게 반복된다. 예를 들어 March 6N 패턴에서 테스트를 진행할 경우, 모든 셀에 일정한 테스트 패턴 데이터를 라이트하고, 라이트된 테스트 패턴 데이터를 순방향으로 읽으면서 반전된 테스트 패턴 데이터를 라이트하고, 라이트된 반전된 테스트 패턴 데이터를 역방향으로 읽으면서 원래의 테스트 패턴 데이터를 라이트하고, 모든 셀에서 라이트된 테스트 패턴 데이터를 리드하는 순서로 테스트가 진행되게 된다. 따라서 2001-0037848호에 개시된 반도체 메모리 장치 및 병렬 비트 테스트 방법에 따라 실제 테스트를 진행할 경우, 테스트 패턴 데이터를 반전시켜서 다시 메모리 셀에 라이트할 때마다 테스트 반전된 테스트 패턴 데이터를 반도체 메모리 장치에 저장하는 과정을 반복하게 된다. 이는 메모리 반도체 제품의 테스트를 번거롭게 할 뿐만 아니라 테스트 시간을 지연하게 되어 결국 반도체 메모리 장치의 생산성을 떨어뜨리게 되는 문제점이 있었다. 실제 반도체 메모리 장치의 테스트는 March 6N 패턴에서보다 훨씬 더 복잡한 과정에 의하여 수행되게 되며, 결국 메모리 셀 어레이 내의 어떤 셀에는 테스트 패턴 데이터가 그대로 저장되어 있고, 다른 셀에는 테스트 패턴 데이터를 반전시킨 데이터가 저장되어 있는 상태가 될 수 있다. 이러한 경우에도 반도체 메모리 장치가 메모리 셀 어레이로부터 리드된 데이터가 올바른 값인지를 판단하여야 다양한 패턴에 대한 효율적인 테스트를 수행할 수 있다.
상기 목적을 달성하기 위한 본 발명의 목적은 반전된 테스트 패턴 데이터와 메모리 셀들에 저장된 데이터를 비교하는 비교부를 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리 셀들에 저장된 데이터와 반전된 테스트 패턴 데이터를 비교하는 단계를 포함하는 반도체 메모리 장치의 병렬 비트 테스트 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 반도체 메모리 장치는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 테스트 패턴 데이터를 저장하는 테스트 패턴 데이터 저장부, 상기 리드 데이터와 상기 테스트 패턴 데이터가 같은지를 판단하는 제1 비교부와, 상기 리드 데이터와 상기 테스트 패턴 데이터를 반전시킨 데이터가 같은지를 판단하는 제2 비교부와, 상기 제1 비교부 및 상기 제2 비교부의 출력결과로부터 테스트 결과 데이터를 발생시키는 결합부로 구성되는 판단부를 포함한다.
또한, 상술한 본 발명의 다른 목적을 달성하기 위한 반도체 장치의 병렬 비트 테스트 방법은 테스트 패턴 데이터 저장부에 테스트 패턴 데이터를 저장하는 단계, 메모리셀 어레이내의 복수개의 메모리 셀들에 테스트 패턴 데이터나 그 반전된 데이터를 라이트하는 단계, 상기 리드 데이터가 상기 테스트 패턴 데이터와 같은지를 판단하는 제1 판단단계, 상기 리드 데이터가 상기 테스트 패턴 데이터의 반전된 데이터와 같은지를 판단하는 제2 판단단계, 및 상기 제1 및 제2 판단단계의 판단결과 어느 하나라도 같다는 결과가 나온 경우 상기 메모리 셀들이 정상인 것으로 판단하는 단계를 포함한다.
이러한 반도체 메모리 장치 및 반도체 메모리 장치의 병렬 비트 테스트 방법에 따르면, 메모리 반도체 제품의 테스트 시에 빈번하게 발생하는 테스트 패턴 데이터의 반전에 불구하고, 매번 테스트 패턴을 반전할 때마다 새로이 테스트 패턴 데이터를 반도체 메모리 장치에 저장할 필요가 없게 되어 효과적인 제품 불량 테스트를 수행할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 방법을 설명하기 위한 일실시예 구성의 블록도이다. 도 1을 참조하면, 본 발명의 일실시예에 의한 반도체 메모리 장치의 병렬 비트 테스트를 위한 구성은 테스터(101) 및 반도체 메모리 장치(100)를 포함한다. 반도체 메모리 장치(100)는 어드레스 발생회로(110), 메모리 셀 어레이(120), 테스트 모드 설정 레지스터(130), 테스트 패턴 데이터 저장부(140), 데이터 입력버퍼(150), 데이터 멀티플렉서(160), 데이터 입력 드라이버(170), 데이터 출력회로들(180-1, 180-2, 180-3, 180-4), 데이터 출력버퍼(190)로 구성되어 있다. 또, 데이터 출력회로들(180-1, 180-2, 180-3, 180-4) 각각은 센스 증폭기들(181-1, 181-2, 181-3, 181-4)및 판단부(182)로 구성되어 있다.
도 1에 도시된 반도체 메모리 장치는 본 발명에 따른 병렬 비트 테스트 방법의 일 실시예를 설명하기 위한 것으로, 테스트 패턴 데이터가 4비트 데이터이고, 반도체 메모리 장치가 내부적으로 4비트 테스트 패턴 데이터를 4개 발생시켜서 총 16비트의 메모리 셀들의 불량을 검출하여 4비트 출력으로 내보내는 경우의 블록도이다.
이하 도 1에 도시된 블록도의 각 블록들의 기능을 살펴본다.
테스터(101)는 반도체 메모리 장치(100)를 테스트하기 위한 장치이다. 반도체 메모리 장치(100)는 테스터로부터 인가되는 신호에 의해 테스트를 수행하고, 테스트 수행시 필요한 어드레스 신호 및 데이터 신호를 입력받는다. 어드레스 발생회로(110)는 외부로부터 들어오는 어드레스 신호에 응답하여 반도체 메모리 장치 내부의 메모리 셀 어레이(120)에 억세스할 수 있도록 한다. 메모리 셀 어레이(120)는 어드레스 발생회로에 응답하여 로컬 데이터 라인(LDL1, ..., LDLn)으로부터 전송되는 데이터를 라이트하거나, 라이트된 데이터를 로컬 데이터 라인(LDL1, ..., LDLn)으로 전송한다. 테스트 모드 설정 레지스터(130)는 어드레스 핀들 등을 통하여 테스터로부터 반도체 메모리 장치의 테스트 동작을 수행하라는 명령을 받고, 테스터(110)로부터 테스트 패턴 데이터를 입력받아 이를 저장하고, 테스트 동작에 필요한 제어 신호를 발생한다. 테스트 패턴 데이터 저장부(140)는 테스트 모드 설정 레지스터(130)에 의하여 반도체 장치의 테스트 수행명령이 발생되었음이 인식된 경우, 테스트 모드 설정 레지스터(130)로부터 테스트 패턴 데이터를 입력받아 이를 저장한다. 경우에 따라서, 테스트 패턴 데이터 저장부(140)는 어드레스 핀들이나 데이터 핀들 등을 통하여 테스트 패턴 데이터를 입력받는 방식으로 구현하는 것도 가능하며 이러한 경우에는 테스트 모드 설정 레지스터(130)가 테스트 패턴 데이터를 저장할 필요가 없다. 데이터 멀티플렉서(160)는 테스트 패턴 데이터 저장부(140)로부터 출력되는 데이터를 멀티플렉싱하여 4비트 데이터의 4개 그룹을 출력한다. 데이터 입력 드라이버(170)는 데이터 멀티플렉서(160)로부터 출력되는 16비트의 데이터를 입력받아 글로벌 데이터 라인(GDL)으로 출력한다. 데이터 입력 버퍼(150) 및 데이터 출력버퍼(190)는 데이터 입출력 핀들과 반도체 메모리 장치 사이의 신호를 버퍼링하여 입출력한다. 데이터 출력회로들(180-1, 180-2, 180-3, 180-4) 각각은 글로벌 데이터 라인(GDL)으로부터 출력되는 4비트 데이터를 입력받아 이를 테스트 패턴 데이터와 비교하여 비교 결과 데이터를 발생시킨다. 센스 증폭기들(181-1, 181-2, 181-3, 181-4)은 글로벌 데이터 라인으로부터 출력되는 데이터를 각각 증폭하여 출력한다. 판단부(182)는 센스 증폭기들(181-1, 181-2, 181-3, 181-4)로부터 출력되는 데이터(a, b, c, d)와 테스트 패턴 데이터 저장부(140)에 저장되어 있는 테스트 패턴 데이터(A, B, C, D)를 비교하여 메모리 셀들로부터 읽어온 리드 데이터가 테스트 패턴 데이터 또는 테스트 패턴 데이터의 반전값과 같은지 여부를 판단한다. 데이터 출력회로들(180-1, 180-2, 180-3, 180-4) 각각의 비교회로의 출력결과는 각각의 데이터 출력 버퍼를 거쳐 결국 4비트 테스트 출력결과를 생성하게 된다.
도 1에 도시된 실시예에서는 4비트 테스트 패턴 데이터에 대하여 테스트를 수행하는 경우를 대상으로 하였으나 테스트 패턴 데이터는 임의의 비트가 될 수 있고, 또한 도 1에 도시된 실시예에서는 테스트 패턴 데이터를 4개의 4비트 데이터 그룹으로 만들어 테스트를 수행하였으나, 이 것 역시 임의의 수의 그룹으로 할 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.
도 2는 도 1에 나타난 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 동작을 설명하기 위한 동작 흐름도로서, 도 2를 이용하여 도 1에 도시된 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저 테스터(101)가 반도체 메모리 장치(100)의 테스트 모드 설정 레지스터(130)로 병렬 비트 테스트 명령을 입력한다(S200). 이 경우 병렬 비트 테스트 명령은 어드레스 입력핀을 통한 MRS신호를 통하여 입력하는 것이 바람직하다. 그러면, 반도체 메모리 장치(100)는 병렬 비트 테스트를 위한 준비를 하고, 테스트 패턴 데이터 저장부(140)에 테스트 패턴 데이터를 저장한다(S210). 이 때, 테스트 패턴 데이터 저장부(140)는 테스트 모드 설정 레지스터로부터 테스트 패턴 데이터를 입력받으며 실시예에 따라서는 데이터 입력 버퍼 등으로부터 입력받을 수도 있다. 테스트 패턴 데이터 저장부는 도 3에 도시된 바와 같은 래치회로 등에 의하여 구현될 수 있으며 도 4에 도시된 바와 같이 MRS신호로부터 펄스 신호를 발생시켜서 도 3에 도시된 래치 회로에 테스트 패턴 데이터를 저장할 수 있다. 도 4에 도시된 MRS1신호는 MRS신호가 병렬 비트 테스트 명령을 나타내는 비트 구성일 때에 발생하는 신호이다. 도 4에 도시된 펄스신호는 도 5에 도시된 회로 등에 의해 구현될 수 있다. 도 5에 도시된 인버터 게이트의 딜레이 시간이 도 4의 제어신호의 펄스폭이 된다. 다음, 테스터(101)가 반도체 메모리 장치(100)로 라이트 명령을 인가한다(S220). 그러면, 반도체 메모리 장치(100)는 테스터(101)로부터 발생되는 어드레스에 해당하는 메모리셀에 데이터를 라이트한다(S230). 이 때 라이트되는 데이터는 테스트 패턴 데이터이거나 그 반전된 데이터일 수 있으며, 테스터로부터 데이터 입력 버퍼를 통하여 입력받아 라이트되는 등 다양한 방법에 의할 수 있다. 이 때 라이트 데이터는 데이터 입력 드라이버(170)를 통하여 글로벌 데이터 라인(GDL)으로 전송된다. 다음, 다른 메모리 셀에 계속 라이트 동작을 수행할 것인지를 판단 한다(S235). 만약 계속 라이트 동작을 수행할 것이라면 S220단계로 돌아가서 테스트 패턴 데이터나 그 반전된 데이터를 테스터로부터 발생되는 어드레스에 해당하는 메모리 셀에 라이트한다. 이러한 동작을 반복적으로 수행함에 의하여 반도체 메모리 장치(100)내의 메모리 셀 어레이(120)의 모든 메모리 셀들에 데이터를 라이트할 수 있다. 만약 계속 라이트 동작을 수행하지 않는다면 S240단계로 넘어가게 된다. 다음, 테스터(101)가 반도체 메모리 장치(100)로 리드 명령을 인가한다(S240). 그러면, 반도체 메모리 장치(100)내의 어드레스 발생회로(110)는 어드레스를 발생하여 메모리 셀 어레이(120)내의 해당 메모리 셀들을 억세스함에 의해서 데이터를 리드한다(S250). 이 리드 데이터는 데이터 라인을 통하여 전송되어 센스 증폭기들(181-1, 181-2, 181-3, 181-4)로 전송된다. 그러면 센스 증폭기들(181-1, 181-2, 181-3, 181-4)은 리드 데이터를 증폭하여 출력한다. 판단부(182)는 센스 증폭기들(181-1, 181-2, 181-3, 181-4)의 출력 데이터(a, b, c, d)가 테스트 패턴 데이터 저장부(140)에 저장된 테스트 패턴 데이터와 같거나 그 반전된 데이터와 같은지 여부를 판단하여 그 결과를 테스터(101)로 출력한다(S260). 다음, 다른 메모리 셀로부터 계속 리드 동작을 수행할 것인지를 판단한다(S265). 만약, 계속 리드 동작을 수행할 것이라면 제 S240단계로 돌아가서 다른 어드레스로부터 데이터를 읽어와서 테스트 패턴 데이터나 그 반전된 데이터와 같은지 여부를 판단하게 된다. 이러한 동작을 반복적으로 수행함에 의하여 반도체 메모리 장치(100)내의 메모리 셀 어레이(120)의 모든 메모리 셀들에 대한 리드 동작을 수행할 수 있다. 만약, 계속해서 리드 동작을 수행하지 않을 것이라면 S270단계로 넘어가게 된다. 다음, 테스 터(101)는 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행할 것인지를 판단한다(S270). 그래서, 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행할 것이면 제 S200단계로 돌아가고, 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행하지 않을 것이면 동작을 종료한다. 결국, 도 2에 도시된 테스트 동작 흐름에 따라 도 1에 도시된 본 발명의 일 실시예의 구성에 의한 4비트 테스트 패턴 데이터 및 그 반전된 테스트 패턴 데이터에 대하여 반도체 메모리 장치의 불량을 검출할 수 있다.
도 6은 도 1에 도시된 판단부(182)의 바람직한 실시예의 회로도이다.
도 6을 참조하면, 판단부(182)는 제1 비교부(601), 제2 비교부(602), 및 결합부(603)를 구비한다. 제1 비교부(601)는 테스트 패턴 데이터 저장부에 저장되어 있는 테스트 패턴 데이터와 메모리 셀 어레이내의 메모리 셀들로부터 리드된 리드 데이터가 일치하는지 여부를 판단하여 그 결과를 출력한다. 제2 비교부(602)는 테스트 패턴 데이터 저장부에 저장되어 있는 테스트 패턴 데이터의 반전된 데이터와, 메모리 셀 어레이내의 메모리 셀들로부터 리드된 리드 데이터가 일치하는지 여부를 판단하여 그 결과를 출력한다. 결합부(603)는 제1 비교부(601) 및 제2 비교부(602)의 출력 신호를 입력받아 반도체 메모리 장치의 불량여부를 나타내는 테스트 결과 데이터를 발생시킨다.
제1 비교부(601)는 4개의 비트 비교부들(61-1, 61-2, 61-3, 61-4) 및 1개의 비트 비교 결합부(62)를 포함한다. 비트 비교부들(61-1, 61-2, 61-3, 61-4)은 각각 테스트 패턴 데이터와 메모리 셀들로부터 리드된 리드 데이터를 비트별로 비교한다. 비트 비교 결합부(62)는 각각의 비트 비교부들(61-1, 61-2, 61-3, 61-4)의 출 력결과를 입력받아 테스트 패턴 데이터와 리드 데이터가 같은지 여부를 나타내는 신호를 출력한다. 도 6에 도시된 바와 같이 각각의 비트 비교부들(61-1, 61-2, 61-3, 61-4)은 배타 논리합 게이트로 구현되며, 비트 비교 결합부(62)는 NOR 게이트로 구현된다. 각각의 배타 논리합 게이트들은 테스트 패턴 데이터 및 메모리 셀들로부터 리드된 리드 데이터로부터 각각 한 비트씩의 입력을 받아서 두 입력값이 다를 때에는 논리'1'를 출력하고 같을 때에는 '0'을 출력한다. NOR 게이트는 배타 논리합 게이트들의 출력 신호를 입력받아 모든 배타 논리합 게이트들의 출력 신호가 논리 '0'일 경우에 논리 '1'을 출력하고, 그렇지 않을 경우 논리 '0'을 출력한다. 결국, 제1 비교부(601)는 테스트 패턴 데이터와 리드 데이터의 모든 비트가 같을 경우에만 논리 '1'을 출력하고, 그 이외의 경우에는 논리 '0'을 출력하는 것이다.
제2 비교부(602)는 4개의 비트 비교부들(63-1, 63-2, 63-3, 63-4) 및 1개의 비트 비교 결합부(64)에 반전기들(67-1, 67-2, 67-3, 67-4)을 더 포함한다. 제1 비교부(601)와 마찬가지로 비트 비교부(63-1, 63-2, 63-3, 63-4)들은 배타 논리합 게이트로 구현되며, 비트 비교 결합부(64)는 NOR 게이트로 구현된다. 제2 비교부(602)의 비트 비교부들(63-1, 63-2, 63-3, 63-4)은 테스트 패턴 데이터를 반전시킨 데이터 및 리드 데이터로부터 각각 한 비트씩의 입력을 받는다. 결국, 제2 비교부(602)는 테스트 패턴 데이터를 반전시킨 데이터와 리드 데이터의 모든 비트가 같을 경우에만 논리 '1'을 출력하고, 그 이외의 경우에는 논리 '0'을 출력하는 것이다.
결합부(603)는 NOR 게이트(65)의 출력단에 인버터(66)가 직렬 연결된 구성을 포함하며, 제1 비교부(601) 및 제2 비교부의 출력 신호를 입력받아 두 출력 신호가 모두 논리 '0'일 경우 논리 '0'을 출력하고, 그렇지 않을 경우 논리 '1'을 출력한다. 결국 결합부(603)는 리드 데이터가 테스트 패턴 데이터나 그 반전된 데이터와 모든 비트가 같은 경우에는 논리 '1'을 출력하고, 그 외의 경우에는 논리 '0'을 출력하는 것이다.
도 7은 도 6에 도시된 회로도에 테스트 패턴 데이터(ABCD)로 '0010'이 입력되고, 리드 데이터(abcd)로 '0010', '1101', '0001', '0011'이 입력되는 경우에 대한 진리표이다.
도 7을 참조하면, 리드 데이터(abcd)가 '0010'인 경우에는 테스트 패턴 데이터(ABCD)와 모든 비트의 데이터가 같으므로 노드 X1, X2, X3, X4이 모두 논리 '0'이 되고, 노드 X5, X6, X7, X8은 모두 논리 '1'이 된다. 따라서 노드 Y1은 논리 '1'이 되고, 노드 Y2는 논리 '0'이 된다. 결국 판단부의 출력단자인 노드 Z는 논리 '1'이 되어 반도체 메모리 장치가 정상임을 나타낸다.
리드 데이터(abcd)가 '1101'인 경우에는 테스트 패턴 데이터(ABCD)와 모든 비트의 데이터가 다르므로 노드 X1, X2, X3, X4이 모두 논리 '1'이 되고, 노드 X5, X6, X7, X8은 모두 논리 '0'이 된다. 따라서 노드 Y1은 논리 '0'이 되고, 노드 Y2는 논리 '1'이 된다. 결국 판단부의 출력단자인 노드 Z는 논리 '1'이 되어 반도체 메모리 장치가 정상임을 나타낸다.
리드 데이터(abcd)가 '0001'인 경우에는 테스트 패턴 데이터(ABCD)와 두 비트의 데이터가 다르므로 노드 X1, X2는 논리 '0'이, 노드 X3, X4는 논리 '1'이 되 고, 또한 노드 X5, X6은 논리 '1'이, 노드 X7, X8은 논리 '0'이 된다. 따라서 노드 Y1은 논리 '0'이 되고, 노드 Y2도 논리 '0'이 된다. 결국 판단부의 출력단자인 노드 Z는 논리 '0'이 되어 반도체 메모리 장치가 불량임을 나타낸다.
리드 데이터(abcd)가 '0011'인 경우에는 테스트 패턴 데이터(ABCD)와 한 비트의 데이터가 다르므로 노드 X1, X2, X3은 논리 '0'이, 노드 X4는 논리 '1'이 되고, 또한 노드 X5, X6, X7은 논리 '1'이, 노드 X8은 논리 '0'이 된다. 따라서 노드 Y1은 논리 '0'이 되고, 노드 Y2도 논리 '0'이 된다. 결국 판단부의 출력단자인 노드 Z는 논리 '0'이 되어 반도체 메모리 장치가 불량임을 나타낸다.
결국 도 6에 도시된 판단부는 테스트 패턴 데이터와 메모리 셀들로부터 읽어온 리드 데이터를 비교하여 리드 데이터가 테스트 패턴 데이터와 동일하거나 그 반전된 데이터와 동일한 경우에는 반도체 메모리 장치가 정상임을 나타내는 신호를 출력하고, 그렇지 않은 경우에는 반도체 메모리 장치가 불량임을 나타내는 신호를 출력한다. 도 6에 도시된 실시예의 회로도에서는 제1 비교부 및 제2 비교부를 배타 논리합 게이트 및 NOR 게이트를 이용하여 구현하였으나, 본 발명의 비교 방법은 실시예에 제시된 방법에 한하지 아니한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 장 치의 병렬 비트 테스트 방법은 테스트 모드시에 반도체 메모리 장치의 내부에 테스트 패턴 데이터를 저장하여 놓고, 이 테스트 패턴 데이터나 그 반전된 데이터를 메모리 셀 어레이에 저장하고, 메모리 셀 어레이로부터 리드한 리드 데이터가 테스트 패턴 데이터나 그 반전된 데이터와 같은지 여부를 판단하여 반도체 메모리 장치의 불량 여부를 테스트할 수 있다. 따라서, 본 발명에 의한 반도체 메모리 장치 및 반도체 메모리 장치의 병렬 비트 테스트 방법에 따르면, 메모리 반도체 제품의 테스트 시에 빈번하게 발생하는 테스트 패턴 데이터의 반전에 불구하고, 매번 테스트 패턴을 반전할 때마다 새로이 테스트 패턴 데이터를 반도체 메모리 장치에 저장할 필요가 없게 되어 효과적인 제품 불량 테스트를 수행할 수 있다. 또한 메모리 셀 어레이에 테스트 패턴 데이터 및 그 반전 데이터가 매우 복잡하게 저장되어 있을 경우에도 비교적 간단한 회로만으로 효율적으로 리드 데이터와 테스트 패턴을 비교할 수 있어 효과적이고 경제적으로 반도체 메모리 장치의 불량을 검출할 수 있다.

Claims (9)

  1. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    테스트 패턴 데이터를 저장하는 테스트 패턴 데이터 저장부; 및
    상기 리드 데이터와 상기 테스트 패턴 데이터가 같은지를 판단하는 제1 비교부와, 상기 리드 데이터와 상기 테스트 패턴 데이터를 반전시킨 데이터가 같은지를 판단하는 제2 비교부와, 상기 제1 비교부 및 상기 제2 비교부의 출력결과로부터 테스트 결과 데이터를 발생시키는 결합부로 구성되는 판단부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 비교부는
    상기 리드 데이터와 테스트 패턴 데이터의 해당 비트를 각각 비교하기 위한 1개 이상의 비트 비교부; 및
    상기 1개 이상의 비트 비교부의 출력신호들을 이용하여 상기 리드 데이터의 각각의 비트와, 테스트 패턴 데이터의 각각의 해당 비트 중 다른 비트가 있는지 여부를 판단하는 비트 비교 결합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 제2 비교부는
    상기 리드 데이터와 테스트 패턴 데이터 중 어느 하나의 각 비트를 반전시킨 데이터와 상기 리드 데이터와 테스트 패턴 데이터 중 반전되지 않은 데이터의 해당 비트 데이터를 각각 비교하기 위한 1개 이상의 비트 비교부; 및
    상기 1개 이상의 비트 비교부들의 출력신호들을 입력받아 상기 리드 데이터의 각각의 비트와 테스트 패턴 데이터의 반전된 해당 비트 중 다른 비트가 있는지 여부를 판단하는 비트 비교 결합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 결합부는
    상기 제1 비교부 및 상기 제2 비교부의 출력결과 중 어느 하나의 출력결과라도 동일한 데이터임을 나타내는 것이라면 상기 메모리 셀들이 정상임을 나타내는 테스트 결과 데이터를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항 또는 제 4 항에 있어서, 상기 비트 비교부는 배타 논리합 게이트이고, 상기 비트 비교 결합부는 NOR게이트인 것을 특징으로 하는 반도체 메모리 장 치.
  7. 제 5 항에 있어서, 상기 결합부는 NOR게이트의 출력단에 반전기가 직렬 연결된 구성을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 테스트 패턴 데이터 저장부에 테스트 패턴 데이터를 저장하는 단계;
    메모리셀 어레이내의 복수개의 메모리 셀들에 테스트 패턴 데이터나 그 반전된 데이터를 라이트하는 단계;
    상기 리드 데이터가 상기 테스트 패턴 데이터와 같은지를 판단하는 제1 판단단계;
    상기 리드 데이터가 상기 테스트 패턴 데이터의 반전된 데이터와 같은지를 판단하는 제2 판단단계; 및
    상기 제1 및 제2 판단단계의 판단결과 어느 하나라도 같다는 결과가 나온 경우 상기 메모리 셀들이 정상인 것으로 판단하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  9. 삭제
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