CN114388046A - 包括测试电路的电子器件和操作电子器件的方法 - Google Patents

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Abstract

本申请涉及包括测试电路的电子器件和操作电子器件的方法。一种电子器件包括图案数据生成电路和数据输入/输出(I/O)电路。图案数据生成电路基于命令/地址信号生成具有串行图案的图案数据。数据I/O电路在测试模式中基于读取操作的读取命令和内部命令输出图案数据或读取数据作为内部数据。数据I/O电路接收并存储所输出的内部数据作为用于写入操作的写入数据。

Description

包括测试电路的电子器件和操作电子器件的方法
相关申请的交叉引用
本申请要求于2020年10月21日提交的韩国申请第10-2020-0137106号的优先权，其整体内容通过引用合并于此。
技术领域
本公开的实施方式涉及包括测试电路的电子器件和操作电子器件的方法。
背景技术
电子器件中的半导体器件可以执行压缩并行测试以评估半导体器件中包括的数据输入/输出(I/O)路径的性能。压缩并行测试对应于如下测试：在数据的写入操作执行之后执行的读取操作期间压缩从半导体器件的存储单元输出的写入数据以检测数据I/O路径的缺陷。压缩并行测试可以使用确定所有的写入数据是否具有相同的电平的数据压缩技术执行。因此，必须接收具有特定序列的数据来执行压缩并行测试。然而，当半导体器件使用具有特定序列的数据执行压缩并行测试时，可能难以正确检测数据I/O路径的缺陷。
发明内容
根据一个实施方式，一种电子器件可以包括图案数据生成电路和数据输入和输出(输入/输出或I/O)电路。图案数据生成电路可被配置成基于命令和地址(命令/地址)信号生成具有串行图案的图案数据。数据I/O电路可被配置成在测试模式中基于读取操作的读取命令和内部命令而输出图案数据或读取数据作为内部数据。此外，数据I/O电路可被配置成接收和存储被输出的内部数据作为用于写入操作的写入数据。内部数据可通过包括数据焊盘阵列的路径传送，外部数据是通过数据焊盘阵列输入或输出的。
根据另一实施方式，一种电子器件可以包括图案数据生成电路、数据输入/输出(I/O)电路和缺陷检测电路。图案数据生成电路可被配置成基于命令/地址信号而生成具有串行图案的图案数据。数据I/O电路可被配置成在测试模式中基于内部命令而输出图案数据作为内部数据。此外，数据I/O电路可被配置成接收和存储被输出的内部数据作为用于写入操作的写入数据。缺陷检测电路可被配置成在测试模式中在写入操作期间通过将写入数据与图案数据进行比较来生成测试标志信号。内部数据可通过包括数据焊盘阵列的路径传送，外部数据是通过数据焊盘阵列输入或输出的。
根据又一实施方式，可以提供一种操作电子器件的方法。该方法可以包括生成图案数据和执行第一测试操作。可以基于命令/地址信号生成具有串行图案的图案数据。可以执行第一测试操作以通过基于内部命令通过包括数据焊盘阵列的路径传送图案数据来存储图案数据作为用于写入操作的写入数据，并且可以执行第一测试操作以通过基于测试命令和写入操作的写入命令将写入数据与图案数据进行比较来生成测试标志信号。
附图说明
图1是示出根据本公开的实施方式的电子系统的配置的框图。
图2是示出图1中所示的电子系统中包括的第二电子器件的示例的配置的框图。
图3是示出图2中所示的第二电子器件中包括的数据输出电路的示例的配置的框图。
图4是示出图3中所示的数据输出电路中包括的数据选择电路的示例的配置的电路图。
图5是示出图2中所示的第二电子器件中包括的数据输入电路的示例的配置的框图。
图6是示出图2中所示的第二电子器件中包括的缺陷检测电路的示例的配置的框图。
图7示出了图6中所示的缺陷检测电路中包括的检测信号生成电路的示例的配置。
图8是示出图7中所示的检测信号生成电路中包括的第一数据比较电路的示例的配置的电路图。
图9示出了图6中所示的缺陷检测电路中包括的测试标志生成电路的示例的配置。
图10是示出在图2中所示的第二电子器件中用于生成测试标志信号的操作的时序图。
图11是示出在图2中所示的第二电子器件的正常模式和测试模式中执行的操作的表格。
图12是示出执行图2中所示的第二电子器件的测试操作的方法的流程图。
具体实施方式
在下面的实施方式的描述中，当参数被称为是“预定的”时，旨在意指在处理或算法中使用参数时该参数的值是预先确定的。参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。
将理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于辨别一个元件与另一元件。因此，一些实施方式中的第一元件在其他实施方式中可被称为第二元件，反之亦然，而不偏离本公开内容的教导。
此外，将理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到该另一元件，或者可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。
逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施方式中，逻辑“高”电平可被设定为电压电平高于逻辑“低”电平的电压电平。另外，信号的逻辑电平可以根据实施方式被设定为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的特定信号可以在另一实施方式中被设定为具有逻辑“低”电平，反之亦然。
下面将参照附图详细描述本公开内容的各实施方式。然而，本文描述的实施方式仅用于说明性目的而非旨在限制本公开内容的范围。
图1是示出根据本公开的实施方式的电子系统100的配置的框图。如图1中所示，电子系统100可包括第一电子器件110和第二电子器件120。
第一电子器件110可包括第一器件引脚110_1、第二器件引脚110_2和第三器件引脚110_3。第一电子器件110可以使用控制器或测试设备实现。第二电子器件120可包括第四器件引脚120_1、第五器件引脚120_2和第六器件引脚120_3。第二电子器件120可以使用半导体器件实现。
第一电子器件110可以通过耦接在第一器件引脚110_1和第四器件引脚120_1之间的第一传输线130_1将命令和地址(命令/地址)信号CA传送到第二电子器件120。命令/地址信号CA中包括的比特位数量可根据实施方式设定为不同。第一电子器件110可以通过耦接在第二器件引脚110_2和第五器件引脚120_2之间的第二传输线130_2将数据选通信号DQS传送到第二电子器件120。第一电子器件110可以通过耦接在第三器件引脚110_3和第六器件引脚120_3之间的第三传输线130_3将外部数据DQ传送到第二电子器件120。第一电子器件110可以通过耦接在第三器件引脚110_3和第六器件引脚120_3之间的第三传输线130_3从第二电子器件120接收外部数据DQ。外部数据DQ中包括的比特位数量可根据实施方式设定为不同。
第二电子器件120可包括内部命令生成电路(ICMD GEN)201、图案(pattern)数据生成电路(PD GEN)203、数据输入/输出(I/O)电路205、缺陷检测电路211和核心电路215。第二电子器件120可从第一电子器件110接收命令/地址信号CA、数据选通信号DQS和外部数据DQ以在正常模式和测试模式中执行各种操作，诸如读取操作、写入操作和读取训练操作。当第二电子器件120在正常模式或测试模式中执行读取操作时，数据选通信号DQS可以在读取延时时段结束之后的特定时段期间切换(toggle)。当第二电子器件120在正常模式或测试模式中执行读取训练操作时，数据选通信号DQS可以在读取延时时段结束之后的特定时段期间切换。当第二电子器件120在正常模式中执行写入操作时，数据选通信号DQS可以在特定时段期间切换。当第二电子器件120在测试模式中执行写入操作时，数据选通信号DQS可以不切换。在实施方式中，不切换的信号可以是在预定的持续时间内保持电平而不变为不同电平的信号。
第二电子器件120的内部命令生成电路201可以接收命令/地址信号CA以生成用于读取操作的读取命令(图2的RD)、用于写入操作的写入命令(图2的WT)、用于测试模式的测试命令(图2的TCMD1)和内部命令(图2的ICMD)。
第二电子器件120的图案数据生成电路203可以基于命令/地址信号CA生成具有串行图案的图案数据(图2的PD)。
第二电子器件120的数据I/O电路205可以在测试模式中基于数据选通信号DQS和内部命令ICMD而将图案数据PD传送到包括数据焊盘阵列(图2的213)的路径以将图案数据PD存储到数据I/O电路205中作为写入数据(图2的DIN)，并且可以基于写入命令WT输出数据I/O电路205中存储的写入数据DIN。第二电子器件120的数据I/O电路205可以在测试模式中基于数据选通信号DQS和读取命令RD而将读取数据(图2的DOUT)传送到包括数据焊盘阵列213的路径以将读取数据DOUT存储到数据I/O电路205中作为写入数据DIN，并且可以基于写入命令WT输出数据I/O电路205中存储的写入数据DIN。
第二电子器件120的缺陷检测电路211可以当在测试模式中执行写入操作时将写入数据DIN与图案数据PD进行比较以生成测试标志信号(图2的TD)。因此，第二电子器件120可以在测试模式中将基于图案数据PD生成的写入数据DIN与具有串行图案的图案数据PD进行比较，从而提高检测在包括数据焊盘阵列213的数据I/O路径上产生的缺陷的能力。
第二电子器件120的核心电路215可包括存储单元阵列，其在执行写入操作时将写入数据DIN存储作为存储数据、以及输出存储数据作为读取数据DOUT。
图2是示出第二电子器件120的示例的配置的框图。如图2中所示，第二电子器件120可包括内部命令生成电路201、图案数据生成电路203、数据I/O电路205、缺陷检测电路211、数据焊盘阵列213和核心电路215。
内部命令生成电路201可以基于命令/地址信号CA生成读取命令RD、内部命令ICMD、写入命令WT、模式寄存器命令MRW、测试命令TCMD1以及测试读取命令TCMD2。内部命令生成电路201可以基于具有用于执行读取操作的逻辑电平组合的命令/地址信号CA生成读取命令RD。读取命令RD可被激活以执行读取操作。内部命令生成电路201可以基于具有用于执行读取训练操作的逻辑电平组合的命令/地址信号CA生成内部命令ICMD。内部命令ICMD可被激活以执行读取训练操作。内部命令生成电路201可以基于具有用于执行写入操作的逻辑电平组合的命令/地址信号CA生成写入命令WT。写入命令WT可被激活以执行写入操作。内部命令生成电路201可以基于具有用于执行模式寄存器写入操作的逻辑电平组合的命令/地址信号CA生成模式寄存器命令MRW。模式寄存器命令MRW可被激活以执行模式寄存器写入操作。内部命令生成电路201可以基于具有用于实行测试模式的逻辑电平组合的命令/地址信号CA生成测试命令TCMD1。测试命令TCMD1可被激活(activated)以实行测试模式。测试命令TCMD1可被去激活(inactivated)以实行正常模式。内部命令生成电路201可以基于具有用于输出测试标志信号TD的逻辑电平组合的命令/地址信号CA生成测试读取命令TCMD2。测试读取命令TCMD2可被激活以输出测试标志信号TD。
图案数据生成电路203可以基于命令/地址信号CA和模式寄存器命令MRW生成具有串行图案的图案数据PD。当执行模式寄存器写入操作时，图案数据生成电路203可以从命令/地址信号CA提取和生成图案数据PD。图案数据PD可以包括具有串行序列(serialsequence)的比特位。图案数据PD可以包括第一比特位PD<1>和第二比特位PD<2>。图案数据PD中包括的比特位数量可以根据实施方式设定为不同。图案数据PD的串行图案可被设定为如下图案：图案数据PD中包括的至少两个比特位具有不同的逻辑电平。也就是说，图案数据PD的第一比特位PD<1>的逻辑电平可以与图案数据PD的第二比特位PD<2>的逻辑电平不同。例如，图案数据PD的串行图案可被设定为具有“L、H、L、L、L、L、L、L”的逻辑电平组合。图案数据PD的串行图案可以根据实施方式设定为不同。
数据I/O电路205可包括数据输出电路207和数据输入电路209。在测试模式中，数据I/O电路205可以基于数据选通信号DQS、内部命令ICMD和读取命令RD输出图案数据PD或读取数据DOUT作为内部数据ID，以及可以接收内部数据ID以存储内部数据ID作为用于写入操作的写入数据DIN。在测试模式中，数据I/O电路205可以基于数据选通信号DQS、内部命令ICMD和读取命令RD而通过包括传送外部数据DQ的数据焊盘阵列213的路径来传送内部数据ID，以存储内部数据ID作为写入数据DIN。当写入命令WT被激活以执行写入操作时，数据I/O电路205可以输出存储在其中的写入数据DIN。
当在正常模式中或在测试模式中内部命令ICMD和读取命令RD中的一个被激活时，在读取延时时段之后的特定时段期间数据选通信号DQS可以切换。也就是说，当在测试模式中内部命令ICMD被激活时，在读取延时时段之后的特定时段期间数据选通信号DQS可以切换。当在测试模式中读取命令RD被激活时，在读取延时时段之后的特定时段期间数据选通信号DQS可以切换。当在正常模式中写入命令WT被激活时，在特定时段期间数据选通信号DQS可以切换。当在测试模式中写入命令WT被激活时，数据选通信号DQS可以不切换。
在测试模式中，数据I/O电路205可以基于数据选通信号DQS和内部命令ICMD输出图案数据PD作为内部数据ID，以及可以接收内部数据ID以存储内部数据ID作为用于写入操作的写入数据DIN。当在测试模式中内部命令ICMD被激活时，数据I/O电路205可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步来输出图案数据PD作为内部数据ID，以及可以接收内部数据ID以存储内部数据ID作为用于写入操作的写入数据DIN。当在测试模式中内部命令ICMD被激活时，数据I/O电路205可以同步于在读取延时时段之后的特定时段期间切换的数据选通信号DQS而通过包括传送外部数据DQ的数据焊盘阵列213的路径传送内部数据ID，以存储内部数据ID作为写入数据DIN。
在测试模式中，数据I/O电路205可以基于数据选通信号DQS和读取命令RD输出读取数据DOUT作为内部数据ID，以及可以接收内部数据ID以存储内部数据ID作为用于写入操作的写入数据DIN。在测试模式中读取命令RD被激活时，数据I/O电路205可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步来输出读取数据RD作为内部数据ID，以及可以接收内部数据ID以存储内部数据ID作为用于写入操作的写入数据DIN。在测试模式中读取命令RD被激活时，数据I/O电路205可以同步于在读取延时时段之后的特定时段期间切换的数据选通信号DQS而通过包括传送外部数据DQ的数据焊盘阵列213的路径传送读取数据DOUT，以存储读取数据DOUT作为写入数据DIN。
当在正常模式中写入命令WT被激活时，数据I/O电路205可以基于在特定时段期间切换的数据选通信号DQS接收内部数据ID以生成和输出写入数据DIN。当在测试模式中写入命令WT被激活时，数据I/O电路205可以基于不切换的数据选通信号DQS阻止内部数据ID被输入到数据I/O电路205。
基于内部命令ICMD和读取命令RD，数据输出电路207可与数据选通信号DQS同步来输出被输入到数据焊盘阵列213的图案数据PD或读取数据DOUT作为内部数据ID。当内部命令ICMD被激活以执行读取训练操作时，数据输出电路207可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步地输出被输入到数据焊盘阵列213的图案数据PD作为内部数据ID。当读取命令RD被激活以执行读取操作时，数据输出电路207可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步地输出被输入到数据焊盘阵列213的读取数据DOUT作为内部数据ID。稍后将参照图3描述数据输出电路207的配置和操作。
数据输入电路209可以基于数据选通信号DQS和写入命令WT而从数据焊盘阵列213接收内部数据ID以生成写入数据DIN。数据输入电路209可以基于数据选通信号DQS而从数据焊盘阵列213接收内部数据ID以存储内部数据ID作为写入数据DIN。当在测试模式中内部命令ICMD和读取命令RD中的一个被激活时，数据输入电路209可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步地从内部数据ID生成内部写入数据(图5的IDIN)。当在正常模式中写入命令WT被激活时，数据输入电路209可以与在特定时段期间切换的数据选通信号DQS同步地从内部数据ID生成内部写入数据IDIN。数据输入电路209可以存储内部写入数据IDIN作为写入数据DIN。当写入命令WT被激活以执行写入操作时，数据输入电路209可以输出其中存储的内部写入数据IDIN。当在测试模式中写入命令WT被激活时，数据输入电路209可以基于不切换的数据选通信号DQS阻止内部数据ID被输入到数据输入电路209。稍后将参照图5描述数据输入电路209的配置和操作。
缺陷检测电路211可以通过基于测试命令TCMD1、测试读取命令TCMD2和写入命令WT而将写入数据DIN与图案数据PD进行比较来生成测试标志信号TD。写入数据DIN可包括第一写入数据(图7的DIN1)和第二写入数据(图7的DIN2)。第一写入数据DIN1可以包括具有串行序列的多个比特位。第二写入数据DIN2也可以包括具有串行序列的多个比特位。当在测试模式中执行写入操作时，缺陷检测电路211可以基于测试命令TCMD1和写入命令WT而通过将写入数据DIN与图案数据PD进行比较来生成和存储测试标志信号TD。当在测试模式中执行写入操作时，缺陷检测电路211可以基于测试命令TCMD1和写入命令WT而通过将写入数据DIN的逻辑电平组合与图案数据PD的逻辑电平组合进行比较来生成和存储测试标志信号TD。例如，当在测试模式中执行写入操作时，缺陷检测电路211可以将第一写入数据DIN1的逻辑电平组合与图案数据PD的逻辑电平组合进行比较。此外，当在测试模式中执行写入操作时，缺陷检测电路211还可以将第二写入数据DIN2的逻辑电平组合与图案数据PD的逻辑电平组合进行比较。当写入数据DIN和图案数据PD具有相同的逻辑电平组合时，测试标志信号TD可以具有第一逻辑电平。当写入数据DIN和图案数据PD具有不同的逻辑电平组合时，测试标志信号TD可以具有第二逻辑电平。也就是说，当测试标志信号TD具有第一逻辑电平时，意味着数据I/O路径没有缺陷。相反，当测试标志信号TD具有第二逻辑电平时，意味着数据I/O路径具有缺陷。在实施方式中，第一逻辑电平被设定为逻辑“低”电平，而第二逻辑电平被设定为逻辑“高”电平。缺陷检测电路211可以基于测试读取命令TCMD2输出其中存储的测试标志信号TD。当测试读取命令TCMD2被激活时，缺陷检测电路211可以输出其中存储的测试标志信号TD。测试标志信号TD的数量可以根据实施方式被设定为不同。因此，缺陷检测电路211可以在测试模式中将基于图案数据PD生成的写入数据DIN与具有串行图案的图案数据PD进行比较，从而提高检测在包括数据焊盘阵列213的数据I/O路径上产生的缺陷的能力。稍后将参照图6描述缺陷检测电路211的配置和操作。
数据焊盘阵列213可以通过向第一电子器件110输出外部数据DQ或者从第一电子器件110接收外部数据DQ来与第一电子器件(图1的110)通信。外部数据DQ可以包括第一外部数据(未示出)和第二外部数据(未示出)。第一外部数据可以包括具有串行序列的多个比特位。第二外部数据也可以包括具有串行序列的多个比特位。数据焊盘阵列213可包括多个焊盘，例如第一数据焊盘和第二数据焊盘。数据焊盘阵列213可以通过第一数据焊盘向第一电子器件110输出第一外部数据，或者可以通过第一数据焊盘从第一电子器件110接收第一外部数据。数据焊盘阵列213可以通过第二数据焊盘向第一电子器件110输出第二外部数据，或者可以通过第二数据焊盘从第一电子器件110接收第二外部数据。外部数据DQ中包括的比特位数量可根据实施方式被设定为不同。数据焊盘阵列213可以向数据I/O电路205输出内部数据ID，或者可以从数据I/O电路205接收内部数据ID。内部数据ID可以包括第一内部数据(未示出)和第二内部数据(未示出)。第一内部数据可以包括具有串行序列的多个比特位。第二内部数据也可以包括具有串行序列的多个比特位。数据焊盘阵列213可以通过第一数据焊盘向数据I/O电路205输出第一内部数据，或者可以通过第一数据焊盘从数据I/O电路205接收第一内部数据。数据焊盘阵列213可以通过第二数据焊盘向数据I/O电路205输出第二内部数据，或者可以通过第二数据焊盘从数据I/O电路205接收第二内部数据。内部数据ID中包括的比特位数量可以根据实施方式被设定为不同。当测试读取命令TCMD2被激活时，数据焊盘阵列213可从缺陷检测电路211接收测试标志信号TD以输出外部数据DQ。例如，当测试读取命令TCMD2被激活时，数据焊盘阵列213可以通过第一数据焊盘从缺陷检测电路211接收测试标志信号TD以输出第一外部数据。数据焊盘阵列213可以通过电源焊盘(未示出)接收电源电压VDD和接地电压VSS。数据焊盘阵列213可以是由于工艺缺陷而异常连接到电源电压VDD的端子或接地电压VSS的端子的短路。例如，当数据焊盘阵列213异常连接到电源电压VDD的端子并且接收具有“H、H、H、H、H、H、H、H”的逻辑电平组合的内部数据ID时，数据焊盘阵列213会输出具有“H、H、H、H、H、H、H、H”的逻辑电平组合的内部数据ID作为内部数据ID。也就是说，当电子器件使用具有特定序列的数据测试数据I/O路径时，可能难以检测数据I/O路径的缺陷。相反，当数据焊盘阵列213异常连接到电源电压VDD的端子并且接收具有“L、H、L、H、L、H、L、H”的逻辑电平组合的内部数据ID时，数据焊盘阵列213会输出具有“H、H、H、H、H、H、H、H”的逻辑电平组合的内部数据ID作为内部数据ID。也就是说，当电子器件使用具有串行图案的数据测试数据I/O路径时，可以检测数据I/O路径的缺陷。
核心电路215可包括存储单元阵列。当基于写入命令WT执行写入操作时，核心电路215可以接收写入数据DIN以将写入数据DIN存储到存储单元阵列中作为存储数据。当基于读取命令RD执行读取操作时，核心电路215可以输出存储单元阵列中的存储数据作为读取数据DOUT。
图3是示出数据输出电路207的配置的框图。如图3中所示，数据输出电路207可包括数据选择电路221和内部数据输出电路223。
数据选择电路221可以基于读取命令RD和内部命令ICMD输出读取数据DOUT或图案数据PD作为选定数据D_SEL。当读取命令RD被激活用于读取操作时，数据选择电路221可以输出读取数据DOUT作为选定数据D_SEL。当内部命令ICMD被激活用于读取训练操作时，数据选择电路221可以输出图案数据PD作为选定数据D_SEL。图案数据PD中包括的比特位数量可以等于读取数据DOUT中包括的比特位数量。稍后将参照图4描述数据选择电路221的配置和操作。
当内部命令ICMD和读取命令中RD的一个被激活时，内部数据输出电路223可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步地输出选定数据D_SEL作为内部数据ID。内部数据输出电路223可以使并行输入的选定数据D_SEL串行化以输出选定数据D_SEL的串行化数据作为内部数据ID。
图4是示出数据选择电路221的配置的电路图。如图4中所示，数据选择电路221可包括读取数据输入电路231、图案数据输入电路233和缓冲器235。
当读取数据RD被激活用于读取操作时，读取数据输入电路231可以反相缓冲读取数据DOUT以输出读取数据DOUT的反相缓冲数据。读取数据输入电路231可包括NAND门231_1、反相器231_2和传输门231_3。当读取命令RD被激活为具有逻辑“高”电平时，NAND门231_1可以反相缓冲读取数据DOUT。反相器231_2可以反相缓冲读取命令RD以生成反相读取命令RDB。当读取命令RD被激活为具有逻辑“高”电平并且反相读取命令RDB被去激活为具有逻辑“低”电平时，传输门231_3可以输出NAND门231_1的输出信号。
当内部命令ICMD被激活用于读取训练操作时，图案数据输入电路233可以反相缓冲图案数据PD以输出图案数据PD的反相缓冲数据。图案数据输入电路233可包括反相器233_1和233_2。反相器233_1可以反相缓冲内部命令ICMD以生成反相内部命令ICMDB。当内部命令ICMD被激活为具有逻辑“高”电平且反相内部命令ICMDB被去激活为具有逻辑“低”电平时，反相器233_2可以反相缓冲图案数据PD以输出图案数据PD的反相缓冲数据。
缓冲电路235可以反相缓冲读取数据输入电路231的输出信号以生成选定数据D_SEL。缓冲电路235可以反相缓冲图案数据输入电路233的输出信号以生成选定数据D_SEL。缓冲电路235可包括反相器235_1。
图5是示出数据输入电路209的配置的框图。如图5中所示，数据输入电路209可包括内部数据输入电路241和写入数据存储电路243。
内部数据输入电路241可以基于数据选通信号DQS而从内部数据ID生成内部写入数据IDIN。内部写入数据IDIN可以包括第一内部写入数据(图10的IDIN1)和第二内部写入数据(未示出)。第一内部写入数据IDIN1可以从第一内部数据生成。第二内部写入数据可以从第二内部数据生成。当在测试模式中读取命令RD和内部命令ICMD中的一个被激活时，内部数据输入电路241可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步地输出内部数据ID作为内部写入数据IDIN。也就是说，当在测试模式中内部命令ICMD被激活时，内部数据输入电路241可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步地输出内部数据ID作为内部写入数据IDIN。当在测试模式中读取命令RD被激活时，内部数据输入电路241可以与在读取延时时段之后的特定时段期间切换的数据选通信号DQS同步地输出内部数据ID作为内部写入数据IDIN。当在正常模式中写入命令WT被激活时，内部数据输入电路241可以与在特定时段期间切换的数据选通信号DQS同步地输出内部数据ID作为内部写入数据IDIN。当在测试模式中写入命令WT被激活时，内部数据输入电路241可以基于不切换的数据选通信号DQS阻止内部数据ID被输入到内部数据输入电路241。内部数据输入电路241可以将串行输入的内部数据ID并行化以生成和输出内部写入数据IDIN。
写入数据存储电路243可接收内部写入数据IDIN以存储内部写入数据IDIN作为写入数据DIN。写入数据存储电路243可以基于写入命令WT输出其中存储的写入数据DIN。当写入命令WT被激活用于写入操作时，写入数据存储电路243可以输出其中存储的写入数据DIN。
图6是示出缺陷检测电路211的配置的框图。如图6中所示，缺陷检测电路211可包括检测信号生成电路(DET GEN)251和测试标志生成电路(TD GEN)253。
检测信号生成电路251可基于写入命令WT而将写入数据DIN与图案数据PD进行比较以生成检测信号DET。在执行写入操作时，检测信号生成电路251可以将写入数据DIN的逻辑电平组合与图案数据PD的逻辑电平组合进行比较以生成检测信号DET。当在写入操作期间写入数据DIN的逻辑电平组合不同于图案数据PD的逻辑电平组合时，检测信号生成电路251可以生成被激活的检测信号DET。当在写入操作期间写入数据DIN的逻辑电平组合与图案数据PD的逻辑电平组合相同时，检测信号生成电路251可生成被去激活的检测信号DET。稍后将参照图7描述检测信号生成电路251的配置和操作。
测试标志生成电路253可以基于测试命令TCMD1和测试读取命令TCMD2而从检测信号DET生成测试标志信号TD。当在测试模式中测试命令TCMD1被激活并且检测信号DET被去激活时，测试标志生成电路253可以生成并存储具有第一逻辑电平的测试标志信号TD。当在测试模式中测试命令TCMD1被激活并且检测信号DET被激活时，测试标志生成电路253可以生成并存储具有第二逻辑电平的测试标志信号TD。当在正常模式中测试命令TCMD1被去激活时，测试标志生成电路253可以生成并存储具有第一逻辑电平的测试标志信号TD。当测试读取命令TCMD2被激活时，测试标志生成电路253可以输出其中存储的测试标志信号TD。稍后将参照图9描述测试标志生成电路253的配置和操作。
图7示出了检测信号生成电路251的配置。如图7中所示，检测信号生成电路251可包括多个数据比较电路(DATA COM)(例如，第一至第十六数据比较电路261_1～261_16)、信号合成电路263、合成信号锁存电路265和脉冲生成电路267。
第一数据比较电路261_1可以将第一写入数据DIN1的逻辑电平组合与图案数据PD的逻辑电平组合进行比较以生成第一内部检测信号IDET1。当第一写入数据DIN1和图案数据PD具有不同的逻辑电平组合时，第一数据比较电路261_1可以生成被激活为具有逻辑“低”电平的第一内部检测信号IDET1。当第一写入数据DIN1和图案数据PD具有相同的逻辑电平组合时，第一数据比较电路261_1可以生成被去激活为具有逻辑“高”电平的第一内部检测信号IDET1。第二至第十六数据比较电路261_2～261_16中的每个可被实现为具有与第一数据比较电路261_1相同的配置。因此，下文将省略对第二至第十六数据比较电路261_2～261_16的详细描述以避免重复说明。稍后将参照图8描述第一数据比较电路261_1的配置和操作。
信号合成电路263可以合成多个内部检测信号(即第一至第十六内部检测信号IDET1～IDET16)以生成合成信号SUM。当所有第一至第十六内部检测信号IDET1～IDET16被去激活为具有逻辑“高”电平时，信号合成电路263可以生成被去激活为具有逻辑“高”电平的合成信号SUM。当第一至第十六内部检测信号IDET1～IDET16中的至少一个被激活为具有逻辑“低”电平时，信号合成电路263可以生成被激活为具有逻辑“低”电平的合成信号SUM。信号合成电路263可被实现为包括AND门263_1。
合成信号锁存电路265可以基于写入命令WT锁存合成信号SUM以生成锁存合成信号SUM_LAT。合成信号锁存电路265可以与写入命令WT的下降沿同步地锁存合成信号SUM以输出合成信号SUM的锁存信号作为锁存合成信号SUM_LAT。合成信号锁存电路265可被实现为包括锁存电路(LAT)265_1。
脉冲生成电路267可基于锁存合成信号SUM_LAT生成检测信号DET。当锁存合成信号SUM_LAT被激活为具有逻辑“低”电平时，脉冲生成电路267可生成被激活为具有逻辑“高”电平的检测信号DET。脉冲生成电路267可以使锁存合成信号SUM_LAT延迟预定的延迟时段以生成延迟锁存合成信号SUM_LATd。脉冲生成电路267可基于锁存合成信号SUM_LAT和延迟锁存合成信号SUM_LATd生成检测信号DET。当锁存合成信号SUM_LAT被激活为逻辑“低”电时，在延迟锁存合成信号SUM_LATd被去激活为具有逻辑“高”电平时，脉冲生成电路267可生成被激活为具有逻辑“高”电平的检测信号DET。脉冲生成电路267可包括延迟电路(DLY)267_1、反相器267_2和AND门267_3。延迟电路267_1可以使锁存合成信号SUM_LAT延迟预定的延迟时段以生成延迟锁存合成信号SUM_LATd。反相器267_2可以接收反相缓冲的锁存合成信号SUM_LAT。AND门267_3可对延迟锁存合成信号SUM_LATd和反相器267_2的输出信号执行逻辑AND运算以生成检测信号DET。
图8是示出第一数据比较电路261_1的配置的电路图。如图8中所示，第一数据比较电路261_1可以包括内部比较电路261_1_1和内部检测信号生成电路261_1_2。
内部比较电路261_1_1可以将第一写入数据DIN1的逻辑电平组合与图案数据PD的逻辑电平组合进行比较以输出与比较结果对应的信号。内部比较电路261_1_1可被实现为包括多个“异或非”(异NOR)门，例如，第一至第十六异NOR门。在这种情况下，当图案数据PD的第一比特位PD<1>和第一写入数据DIN1的第一比特位DIN1<1>具有相同的逻辑电平时第一异NOR门可以输出具有逻辑“高”电平的信号，并且当图案数据PD的第二比特位PD<2>和第一写入数据DIN1的第二比特位DIN1<2>具有相同的逻辑电平时第二异NOR门可以输出具有逻辑“高”电平的信号。相似地，当图案数据PD的第十六比特位PD<16>和第一写入数据DIN1的第十六比特位DIN1<16>具有相同的逻辑电平时，第十六异NOR门可以输出具有逻辑“高”电平的信号。因此，当图案数据PD和第一写入数据DIN1具有相同的逻辑电平组合时，内部比较电路261_1_1可以输出十六个具有逻辑“高”电平的信号。替选地，当图案数据PD和第一写入数据DIN1具有不同的逻辑电平组合时，内部比较电路261_1_1可以输出至少一个具有逻辑“低”电平的信号。
内部检测信号生成电路261_1_2可以合成内部比较电路261_1_1的输出信号以生成第一内部检测信号IDET1。例如，当内部比较电路261_1_1的所有输出信号具有逻辑“高”电平时，内部检测信号生成电路261_1_2可以生成具有逻辑“高”电平的第一内部检测信号IDET1。当内部比较电路261_1_1的至少一个输出信号具有逻辑“低”电平时，内部检测信号生成电路261_1_2可以生成具有具有逻辑“低”电平的第一内部检测信号IDET1。内部检测信号生成电路261_1_2可被实现为包括多个AND门。
图9示出了测试标志生成电路253的配置。如图9中所示，测试标志生成电路253可以包括内部测试标志生成电路271、内部测试标志锁存电路273和测试标志存储电路275。
内部测试标志生成电路271可以基于测试命令TCMD1和检测信号DET生成内部测试标志信号ITD。当在测试模式中测试命令TCMD1被激活为具有逻辑“高”电平时，内部测试标志生成电路271可以在检测信号DET被激活为具有逻辑“高”电平时生成被激活为具有逻辑“低”电平的内部测试标志信号ITD。当在正常模式中测试命令TCMD1被去激活为具有逻辑“低”电平时，内部测试标志生成电路271可以生成被去激活为具有逻辑“高”电平的内部测试标志信号ITD。当在正常模式中测试命令TCMD1被去激活为具有逻辑“低”电平时，内部测试标志生成电路271可以阻止检测信号DET被输入到内部测试标志生成电路271。内部测试标志生成电路271可被实现为包括PMOS晶体管271_1、NMOS晶体管271_2和NMOS晶体管271_3，这些晶体管串联耦接在电源电压VDD的端子和接地电压VSS的端子之间。当测试命令TCMD1被去激活为具有逻辑“低”电平时，PMOS晶体管271_1可以将内部测试标志信号ITD的电平上拉到电源电压VDD。当测试命令TCMD1被激活为具有逻辑“高”电平时，NMOS晶体管271_2可以导通。当NMOS晶体管271_2导通并且检测信号DET被激活为具有逻辑“高”电平时，NMOS晶体管271_3可以将内部测试标志信号ITD的电平下拉至接地电压VSS。
内部测试标志锁存电路273可锁存内部测试标志信号ITD以生成内部锁存测试标志信号ITD_LAT。内部测试标志锁存电路273可锁存内部测试标志信号ITD以输出内部测试标志信号ITD的锁存信号作为内部锁存测试标志信号ITD_LAT。内部测试标志锁存电路273可被实现为包括反相器273_1、273_2和273_3。反相器273_1可以反相缓冲内部测试标志信号ITD。反相器273_2可以反相缓冲反相器273_1的输出信号以将反相器273_1的输出信号的反相缓冲信号输出到反相器273_1的输入端子。反相器273_3可反相缓冲反相器273_1的输出信号以生成内部锁存测试标志信号ITD_LAT。
测试标志存储电路275可以基于内部锁存测试标志信号ITD_LAT生成和存储测试标志信号TD。测试标志存储电路275可通过使内部锁存测试标志信号ITD_LAT的逻辑电平反相来生成测试标志信号TD。测试标志存储电路275可以基于测试读取命令TCMD2输出其中存储的测试标志信号TD。当测试读取命令TCMD2被激活时，测试标志存储电路275可以输出其中存储的测试标志信号TD。
图10是示出在图2中所示的第二电子器件120中用于生成测试标志信号TD的操作的时序图。
在时间点“T11”处，内部命令生成电路201可以基于具有用于实行测试模式的逻辑电平组合的命令/地址信号CA生成激活的测试命令TCMD1。
在时间点“T13”处，内部命令生成电路201可以基于具有用于执行模式寄存器写入操作的逻辑电平组合的命令/地址信号CA生成激活的模式寄存器命令MRW。
在时间点“T13”处，图案数据生成电路203可以基于激活的模式寄存器命令MRW而从命令/地址信号CA生成具有串行图案的图案数据PD。
在时间点“T15”处，内部命令生成电路201可以基于具有用于执行读取训练操作的逻辑电平组合的命令/地址信号CA生成激活的内部命令ICMD。
在时间点“T17”处，数据I/O电路205可基于内部命令ICMD而与数据选通信号DQS同步来输出图案数据PD作为内部数据ID，以及可以接收内部数据ID以生成第一内部写入数据IDIN1。在时间点“T17”处，数据选通信号DQS可以在读取延时时段之后的特定时段期间切换。在时间点“T17”处，数据I/O电路205可以存储第一内部写入数据IDIN1作为第一写入数据DIN1。
在时间点“T19”处，内部命令生成电路201可以基于具有用于执行写入操作的逻辑电平组合的命令/地址信号CA生成激活的写入命令WT。
在时间点“T19”处，数据I/O电路205可以基于激活的写入命令WT而输出其中存储的第一写入数据DIN1。在时间点“T19”处，数据I/O电路205可以基于不切换的数据选通信号DQS阻止内部数据ID被输入到数据I/O电路205。
在时间点“T19”处，缺陷检测电路211可以将第一写入数据DIN1的逻辑电平组合与图案数据PD的逻辑电平组合进行比较。当第一写入数据DIN1和图案数据PD具有相同的逻辑电平组合时，缺陷检测电路211可生成被去激活的检测信号DET。
在时间点“T19”处，核心电路215可以基于激活的写入命令WT将第一写入数据DIN1存储到存储单元阵列中作为存储数据。
在时间点“T21”处，内部命令生成电路201可以基于具有用于执行读取操作的逻辑电平组合的命令/地址信号CA生成被激活的读取命令RD。
在时间点“T21”处，核心电路215可以基于激活的读取命令RD输出存储单元阵列中的存储数据作为读取数据DOUT。
在时间点“T23”处，数据I/O电路205可以基于激活的读取命令RD而与数据选通信号DQS同步来输出读取数据DOUT作为内部数据ID，以及可以接收内部数据ID以生成第一内部写入数据IDIN1。在时间点“T23”处，数据选通信号DQS可以在读取延时时段之后的特定时段期间切换。在时间点“T23”处，数据I/O电路205可以存储第一内部写入数据IDIN1作为第一写入数据DIN1。
在时间点“T25”处，内部命令生成电路201可以基于具有用于执行写入操作的逻辑电平组合的命令/地址信号CA生成激活的写入命令WT。
在时间点“T25”处，数据I/O电路205可以基于激活的写入命令WT而输出其中存储的第一写入数据DIN1。在时间点“T25”处，数据I/O电路205可以基于不切换的数据选通信号DQS阻止内部数据ID被输入到数据I/O电路205。
在时间点“T25”处，缺陷检测电路211可以将第一写入数据DIN1的逻辑电平组合与图案数据PD的逻辑电平组合进行比较。
在时间点“T27”处，当第一写入数据DIN1和图案数据PD具有不同的逻辑电平组合时，缺陷检测电路211可以生成激活的检测信号DET。
在时间点“T29”处，内部命令生成电路201可以基于具有用于输出测试标志信号TD的逻辑电平组合的命令/地址信号CA生成激活的测试读取命令TCMD2。
在时间点“T29”处，缺陷检测电路211可以基于检测信号DET和激活的测试读取命令TCMD2生成激活的测试标志信号TD。
图11是示出在图2中所示的第二电子器件120的正常模式和测试模式中执行的各种操作的表格。参照图11，当测试命令TCMD1被去激活为具有逻辑“低(L)”电平时，第二电子器件120可以在正常模式中执行各种内部操作。当在正常模式中内部命令ICMD被激活为具有逻辑“高(H)”电平时，第二电子器件120可以执行读取训练操作。当在正常模式中读取命令RD被激活为具有逻辑“高(H)”电平时，第二电子器件120可以执行读取操作。当在正常模式中写入命令WT被激活为具有逻辑“高(H)”电平时，第二电子器件120可以执行写入操作。
当测试命令TCMD1被激活为具有逻辑“高(H)”电平时，第二电子器件120可以在测试模式中执行第一测试操作和第二测试操作。第二测试操作可以在执行第一测试操作之后执行。也就是说，第一测试操作和第二测试操作可以顺次连续执行。
当在测试模式中内部命令ICMD被激活为具有逻辑“高(H)”电平时，第二电子器件120可以通过包括数据焊盘阵列213的路径传送图案数据PD以进入第一测试操作，用于存储图案数据PD作为写入数据DIN。随后，当写入命令WT被激活为具有逻辑“高(H)”电平时，第二电子器件120可以将写入数据DIN存储到存储单元阵列中作为存储数据。当在测试模式中写入命令WT被激活为具有逻辑“高(H)”电平时，第二电子器件120可以将写入数据DIN与图案数据PD进行比较以生成和存储测试标志信号TD。在执行第一测试操作时，第二电子器件120可以保持读取命令RD被去激活为具有逻辑“低(L)”电平。因此，在执行第一测试操作时，第二电子器件120可以检测在数据焊盘阵列213和数据I/O电路205之间传送数据的路径的缺陷。
当在测试模式中读取命令RD具有逻辑“高(H)”电平时，第二电子器件120可以在第一测试操作期间输出存储单元阵列中的存储数据作为读取数据DOUT，并且可以通过包括数据路径阵列213的路径传送读取数据DOUT以进入第二测试操作，用于将读取数据DOUT恢复为写入数据DIN。随后，当在测试模式中写入命令WT被激活为具有逻辑“高(H)”电平时，第二电子器件120可以将写入数据DIN与图案数据PD进行比较以生成和存储测试标志信号TD。在执行第二测试操作时，第二电子器件120可以保持内部命令ICMD被去激活为具有逻辑“低(L)”电平。因此，在执行第二测试操作时，第二电子器件120可以检测在数据焊盘阵列213和存储单元阵列之间传送数据的路径的缺陷。
图12是示出执行图2中所示的第二电子器件120的测试操作的方法的流程图。如图12中所示，执行第二电子器件120的测试操作的方法可以包括进入测试模式的步骤(参见步骤S10)、生成图案数据PD的步骤(参见步骤S101)、执行第一测试操作的步骤(参见步骤S20)、执行第二测试操作的步骤(参见步骤S30)、确定进程是否必须反馈回到先前步骤的步骤(参见步骤S103)、以及输出测试标志信号TD的步骤(参见步骤S105)。
在进入测试模式的步骤S10处，内部命令生成电路201可以基于命令/地址信号CA激活测试命令TCMD1以进入测试模式。
在生成图案数据PD的步骤S101处，图案数据生成电路203可以基于命令/地址信号CA生成具有串行图案的图案数据PD。
执行第一测试操作的步骤S20可以包括进入第一测试操作的步骤S201和执行写入操作的步骤S203。在执行第一测试操作的步骤S20处，第二电子器件120可以基于数据选通信号DQS和内部命令ICMD而通过包括数据焊盘阵列213的路径传送图案数据PD以存储图案数据PD作为用于写入操作的写入数据DIN。第二电子器件120可以基于用于写入操作的写入命令WT而输出其中存储的写入数据DIN。第二电子器件120可以将基于用于写入操作的写入命令WT而输出的写入数据DIN存储到存储单元阵列中作为存储数据。第二电子器件120可以基于测试命令TCMD1和写入命令WT而将写入数据DIN与图案数据PD进行比较以生成和存储测试标志信号TD。
在进入第一测试操作的步骤S201处，内部命令生成电路201可以基于命令/地址信号CA激活内部命令ICMD。数据I/O电路205可以基于数据选通信号DQS和内部命令ICMD输出传送到数据焊盘阵列213的图案数据PD作为内部数据ID，并且可以从数据焊盘阵列213接收内部命令ID以存储内部命令ID作为写入数据DIN。
在执行写入操作的步骤S203处，内部命令生成电路201可以基于命令/地址信号CA激活写入命令WT。数据I/O电路205可以基于写入命令WT输出在进入第一测试操作的步骤S201处存储的写入数据DIN。核心电路215可以将基于写入命令WT输出的写入数据DIN存储到存储单元阵列中作为存储数据。缺陷检测电路211可以基于测试命令TCMD1和写入命令WT而将写入数据DIN的逻辑电平组合与图案数据PD的逻辑电平组合进行比较以生成和存储测试标志信号TD。
执行第二测试操作的步骤S30可以包括进入第二测试操作的步骤S301和执行写入操作的步骤S303。在执行第二测试操作的步骤S30处，第二电子器件120可以在第二测试操作期间基于读取操作的读取命令RD输出存储单元阵列中的存储数据作为读取数据DOUT。第二电子器件120可以基于数据选通信号DQS和读取命令RD而通过包括数据路径阵列213的路径传送读取数据DOUT来将读取数据DOUT恢复作为用于写入操作的写入数据DIN。第二电子器件120可以用于写入操作的写入命令WT输出所恢复的写入数据DIN。第二电子器件120可以基于测试命令TCMD1和写入命令WT而将写入数据DIN与图案数据PD进行比较以生成和存储测试标志信号TD。
在进入第二测试操作的步骤S301处，内部命令生成电路201可以基于命令/地址信号CA激活用于读取操作的读取命令RD。核心电路215可以基于读取命令RD而输出在第一测试操作期间存储到存储单元阵列中的存储数据。数据I/O电路205可以基于数据选通信号DQS和读取命令RD而输出传送到数据焊盘阵列213的读取数据DOUT作为内部数据ID，以及可以从数据焊盘阵列213接收内部命令ID以将内部命令ID恢复为写入数据DIN。
在执行写入操作的步骤S303处，内部命令生成电路201可以基于命令/地址信号CA激活用于写入操作的写入命令WT。数据I/O电路205可以基于写入命令WT输出在进入第二测试操作的步骤S301处恢复的写入数据DIN。缺陷检测电路211可以基于测试命令TCMD1和写入命令WT而将写入数据DIN的逻辑电平组合与图案数据PD的逻辑电平组合进行比较以生成和存储测试标志信号TD。
在确定近程是否必须反馈回到先前步骤的步骤S103处，可以将第一和第二测试操作中的每个被执行的次数“N”与预定次数进行比较以确定是否必须额外执行第一和第二测试操作。预定次数可被设定为自然数。当次数“N”小于预定次数时，近程可反馈回到生成图案数据PD的步骤S101，使得图案数据生成电路203生成图案与在先前执行的第一和第二测试操作期间使用的图案数据PD的图案不同的图案数据PD。
在输出测试标志信号TD的步骤S105处，内部命令生成电路201可激活测试读取命令TCMD2用于输出测试标志信号TD。当第一和第二测试操作的执行次数“N”等于预定次数时，缺陷检测电路211可以基于测试读取命令TCMD2而输出在第一和第二测试操作期间存储的测试标志信号TD。
如上所述，第二电子器件120可以在测试模式中将具有串行图案的图案数据PD传送到包括数据焊盘阵列213的路径以存储图案数据PD作为写入数据DIN，以及可以在执行写入操作时将写入数据DIN与图案数据PD进行比较。因此，可以提高检测在包括数据焊盘阵列213的数据I/O路径上产生的缺陷的能力。

Claims (20)

1.一种电子器件，包括：
图案数据生成电路，被配置成基于命令/地址信号而生成具有串行图案的图案数据；以及
数据输入/输出电路，被配置成在测试模式中基于内部命令和用于读取操作的读取命令而输出所述图案数据或读取数据作为内部数据，以及被配置成接收和存储被输出的内部数据作为用于写入操作的写入数据，
其中，所述内部数据通过包括数据焊盘阵列的路径传送，外部数据是通过所述数据焊盘阵列输入或输出的。
2.根据权利要求1所述的电子器件，
其中，所述图案数据包括具有串行序列的第一比特位和第二比特位；以及
其中，所述第一比特位的逻辑电平不同于所述第二比特位的逻辑电平。
3.根据权利要求1所述的电子器件，其中，所述数据输入/输出电路包括：
数据输出电路，被配置成：基于所述内部命令和所述读取命令，与数据选通信号同步地输出所述图案数据或所述读取数据作为所述内部数据，所述内部数据被传送到所述数据焊盘阵列；以及
数据输入电路，被配置成在所述测试模式中基于所述数据选通信号而从所述数据焊盘阵列接收所述内部数据以存储所述内部数据作为所述写入数据。
4.根据权利要求3所述的电子器件，其中，所述数据输出电路包括：
数据选择电路，被配置成在所述内部命令被激活时输出所述图案数据作为选定数据，以及被配置成在所述读取命令被激活时输出所述读取数据作为所述选定数据；以及
内部数据输出电路，被配置成与所述数据选通信号同步地输出所述选定数据作为所述内部数据，
其中，当在所述测试模式中所述内部命令和所述读取命令中的一种被激活时，在读取延时时段之后的特定时段期间所述数据选通信号切换。
5.根据权利要求3所述的电子器件，其中，所述数据输入电路包括：
内部数据输入电路，被配置成与所述数据选通信号同步地输出所述内部数据作为内部写入数据；以及
写入数据存储电路，被配置成接收所述内部写入数据以存储所述内部写入数据作为所述写入数据，以及被配置成在所述写入操作期间输出所述写入数据存储电路中存储的所述写入数据，
其中，当在所述测试模式中所述内部命令和所述读取命令中的一种被激活时，在读取延时时段之后的特定时段期间所述数据选通信号切换。
6.根据权利要求5所述的电子器件，其中，当在测试模式中用于所述写入操作的写入命令被激活时，所述数据选通信号不切换。
7.根据权利要求1所述的电子器件，还包括缺陷检测电路，缺陷检测电路被配置成在所述测试模式中在所述写入操作期间通过将所述写入数据与所述图案数据进行比较来生成测试标志信号。
8.根据权利要求7所述的电子器件，
其中，当所述写入数据和所述图案数据具有相同的逻辑电平组合时，所述测试标志信号具有第一逻辑电平；以及
其中，当所述写入数据和所述图案数据具有不同的逻辑电平组合时，所述测试标志信号具有第二逻辑电平。
9.根据权利要求7所述的电子器件，其中，所述缺陷检测电路包括：
检测信号生成电路，被配置成在所述写入操作期间将所述写入数据的逻辑电平组合与所述图案数据的逻辑电平组合进行比较以生成检测信号；以及
测试标志生成电路，被配置成在所述测试模式中基于所述检测信号而生成和存储所述测试标志信号，以及被配置成基于测试读取命令而输出所述测试标志生成电路中存储的所述测试标志信号。
10.一种电子器件，包括：
图案数据生成电路，被配置成基于命令/地址信号而生成具有串行图案的图案数据；
数据输入/输出电路，被配置成在测试模式中基于内部命令而输出所述图案数据作为内部数据，以及被配置成接收和存储被输出的所述内部数据作为用于写入操作的写入数据；以及
缺陷检测电路，被配置成在测试模式中在所述写入操作期间通过将所述写入数据与所述图案数据进行比较来生成测试标志信号，
其中，所述内部数据通过包括数据焊盘阵列的路径传送，外部数据是通过所述数据焊盘阵列输入或输出。
11.根据权利要求10所述的电子器件，
其中，所述图案数据包括具有串行序列的第一比特位和第二比特位；以及
其中，所述第一比特位的逻辑电平不同于所述第二比特位的逻辑电平。
12.根据权利要求10所述的电子器件，其中，所述数据输入/输出电路包括：
数据输出电路，被配置成：当所述内部命令被激活时，与数据选通信号同步地输出所述图案数据作为所述内部数据，所述内部数据被传送到所述数据焊盘阵列；以及
数据输入电路，被配置成在所述测试模式中基于所述数据选通信号而从所述数据焊盘阵列接收所述内部数据以存储所述内部数据作为所述写入数据。
13.根据权利要求12所述的电子器件，其中，所述数据输入电路包括：
内部数据输入电路，被配置成与所述数据选通信号同步地输出所述内部数据作为内部写入数据；以及
写入数据存储电路，被配置成接收所述内部写入数据以存储所述内部写入数据作为所述写入数据，以及被配置成在所述写入操作期间输出其中存储的所述写入数据，
其中，当在所述测试模式中所述内部命令被激活时，在读取延时时段之后的特定时段期间所述数据选通信号切换。
14.根据权利要求10所述的电子器件，
其中，当所述写入数据和所述图案数据具有相同的逻辑电平组合时，所述测试标志信号具有第一逻辑电平；以及
其中，当所述写入数据和所述图案数据具有不同的逻辑电平组合时，所述测试标志信号具有第二逻辑电平。
15.根据权利要求10所述的电子器件，其中，所述缺陷检测电路包括：
检测信号生成电路，被配置成在所述写入操作期间将所述写入数据的逻辑电平组合与所述图案数据的逻辑电平组合进行比较以生成检测信号；以及
测试标志生成电路，被配置成在所述测试模式中基于所述检测信号而生成和存储测试标志信号，以及被配置成基于测试读取命令而输出所述测试标志生成电路中存储的所述测试标志信号。
16.一种执行测试操作的方法，所述方法包括：
基于命令/地址信号生成具有串行图案的图案数据；以及
执行第一测试操作，用于通过基于内部命令通过包括数据焊盘阵列的路径传送所述图案数据来存储所述图案数据作为用于写入操作的写入数据，以及用于通过基于测试命令和用于所述写入操作的写入命令将所述写入数据与所述图案数据进行比较来生成测试标志信号。
17.根据权利要求16所述的方法，其中，执行所述第一测试操作包括：
通过基于所述内部命令而输出传送到所述数据焊盘阵列的所述图案数据作为内部数据、以及通过从所述数据焊盘阵列接收所述内部数据以存储所述内部数据作为所述写入数据，来进入所述第一测试操作；以及
执行所述写入操作，用于通过基于所述测试命令和所述写入命令而将所述写入数据的逻辑电平组合与所述图案数据的逻辑电平组合进行比较来生成所述测试标志信号。
18.根据权利要求16所述的方法，还包括执行第二测试操作，用于基于用于读取操作的读取命令而输出在所述第一测试操作期间存储到存储单元阵列中的存储数据作为读取数据，用于基于所述读取命令通过包括所述数据焊盘阵列的路径传送所述读取数据来将所述读取数据恢复作为所述写入数据，以及用于基于所述测试命令和所述写入命令而将所述写入数据与所述图案数据进行比较来生成所述测试标志信号。
19.根据权利要求18所述的方法，其中执行所述第二测试操作包括：
通过基于所述读取命令而输出在所述第一测试操作期间存储到所述存储单元阵列中的所述存储数据作为所述读取数据、通过基于所述读取命令而输出传送到所述数据焊盘阵列的所述读取数据作为内部数据、以及通过从所述数据焊盘阵列接收所述内部数据而将所述内部数据恢复作为所述写入数据，来进入所述第二测试操作；以及
执行所述写入操作，用于通过基于所述测试命令和所述写入命令而将所述写入数据的逻辑电平组合与所述图案数据的逻辑电平组合进行比较来生成所述测试标志信号。
20.根据权利要求18所述的方法，还包括：
将所述第一测试操作和所述第二测试操作中每种测试操作的执行次数与预定次数进行比较以确定是否必须额外执行所述第一测试操作和所述第二测试操作；以及
当所述第一测试操作和所述第二测试操作中每种测试操作的执行次数等于所述预定次数时，基于测试读取命令而输出在所述第一测试操作和所述第二测试操作期间存储的所述测试标志信号，
其中，当所述第一测试操作或所述第二测试操作的执行次数小于所述预定次数时，在生成所述图案数据的步骤处生成的图案数据的图案不同于在先前执行的所述第一测试操作和所述第二测试操作期间使用的图案数据的图案。
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