JP2005327449A - 並列ビットテスト装置及び方法。 - Google Patents

Abstract

【課題】 メモリセルアレイに貯蔵されたデータをメモリ装置の内部に貯蔵されたテストデータまたはテストデータの反転データと比較してメモリ装置の不良を検出するメモリ装置及びこの装置の並列ビットテスト方法を提供する。
【解決手段】 メモリ装置はメモリセルアレイ、テストデータ貯蔵部、及び判断部を含む。判断部はメモリセルアレイ内のデータがテストデータやテストデータの反転データと同じであるかの可否を判断する。並列ビットテスト方法は、テストデータ貯蔵部にテストデータを貯蔵する段階、メモリセルアレイにテストデータやその反転されたデータをライトする段階、メモリセルアレイから読取りしたリードデータが前記テストデータやその反転されたデータと同じであるかを判断する段階を含む。従って、多様なテストデータに対して効率的にメモリ装置の不良を検出することができる。
【選択図】 図１

Description

本発明はメモリ装置に関し、特にメモリ装置内の不良メモリセルを検出するための並列ビットテスト装置及び方法に関する。

従来の半導体メモリ装置は、並列ビットテスト実施の際テストモード設定命令に応答してテストのための準備をする。そして、テスターからライト（書込み）命令が印加されると半導体メモリ装置はテスターから印加されるテストパターンデータをメモリセルアレイにライトする。次に、テスターからリード（読取り）命令が印加されると半導体メモリ装置はメモリセルアレイからデータをリードし、リードされるデータを２つずつ比較して比較結果が一致するかの可否を検出して比較結果データをテスターに出力する。例を挙げて説明すると、４個のメモリセルの２個ずつのメモリセルに同一のデータをライトし、同一のデータがライトされたメモリセルから出力される２個ずつのデータを比較することによって比較結果が一致すると正常であるものとして、比較結果が一致しないと不良であるものとして判断するようになる。即ち、４個のデータを比較して一つの比較結果が発生し、この比較結果データがメモリセルに不良があることを示す場合には４個のメモリセルをリダンダントメモリセルに代替するようになる。従って、万一同一のデータがライトされた２つのメモリセルが全部不良で出力される２つのデータが一致する場合には不良として判断するのではなく正常であるものとして判断するようになるという問題点がある。

特許文献１には“半導体メモリ装置及びこの装置の並列ビットテスト方法”が開示されている。特許文献１には２個ずつのメモリセルに同一のデータをライトする従来の並列ビットテスト方法の問題点を改善するために半導体メモリ装置内部にテストパターンデータを貯蔵しテストモードの際２個のメモリセルのデータを比較するのではなく、メモリセルのデータと貯蔵されたパターンデータとを比較しその比較結果によって半導体メモリ装置の不良可否を判断する。特許文献１に開示されたように半導体メモリ装置内部にテストパターンデータを貯蔵しこれをメモリセルのデータと比較することで２個ずつのデータが互いに同一のパターンを使用する必要がなく多様なテストパターンに対する並列ビットテストを実施することができ、２つのビットが同時に変わった場合には不良を正確に検出することができる。

しかし、特許文献１に開示された半導体メモリ装置及び並列ビットテスト方法は実際メモリ半導体製品のテストの際テストパターンを半導体メモリ装置内部に貯蔵する過程を頻繁に反復しなければならないという問題がある。一般に、メモリ製品のテストの際にはテストパターンデータをメモリセルに貯蔵しそのテストパターンデータを反転させ再度メモリセルに貯蔵する過程が頻繁に反復される。例えば、Ｍａｒｃｈ ６Ｎパターンでテストを行う場合、全てのセルに一定のテストパターンデータをライトし、ライトされたテストパターンデータを順方向に読取りながら反転されたテストパターンデータをライトし、ライトされた反転されたテストパターンデータを逆方向に読取りながら本来のテストパターンデータをライトし、全てのセルでライトされたテストパターンデータをリードする順序でテストが進行される。従って、特許文献１に開示された半導体メモリ装置及び並列ビットテスト方法によって実際テストを進行する場合，テストパターンデータを反転させ再度メモリセルにライトする毎に反転されたテストパターンデータを半導体メモリ装置の所定のレジスタに貯蔵する過程を反復する。これはメモリ半導体製品のテストを複雑にしテスト時間を遅延するようになり、結局半導体メモリ装置の生産性を低下させるという問題点があった。実際、半導体メモリ装置のテストはＭａｒｃｈ６Ｎパターンでよりずっと複雑な過程によって実施され、結局メモリセルアレイ内のあるセルにはテストパターンデータがそのまま貯蔵されており、他のセルにはテストパターンデータを反転させたデータが貯蔵されている状態になることがあり得る。このような場合には半導体メモリ装置がメモリセルにアレイからリードされたデータが正しい値であるかを判断し多様なパターンに対する効率的なテストを実施することができる。
韓国特許第２００１−００３７８４８号公報

前記の目的を達成するための本発明の目的はメモリ装置に貯蔵されたテストデータとメモリセルに貯蔵されたデータを比較して効果的にメモリ装置の不良を検出することができる装置を提供することにある。

本発明の他の目的は、メモリ装置に貯蔵されたテストデータとメモリセルに貯蔵されたデータとを比較して効果的にメモリ装置の不良を検出することができる方法を提供することにある。

前述した本発明の目的を達成するための装置は、データを貯蔵するメモリセルアレイ、テストデータを貯蔵するレジスト、及び前記テストデータを反転し、前記データ、前記テストデータ及び前記反転されたテストデータに応答して前記メモリセルアレイ内の少なくとも一つのメモリセルの不良可否を判断する判断部を含む。

また、前述した本発明の他の目的を達成するための方法は、テストデータをレジストに貯蔵する段階、データをメモリセルアレイに貯蔵する段階、前記レジストの前記テストデータを反転させる段階、及び前記データ、前記テストデータ及び前記反転されたテストデータに応答して前記メモリセルアレイ内の少なくとも一つのメモリセルの不良可否を判断する段階を含む。

このようなメモリ装置及びメモリ装置の並列ビットテスト方法によると、メモリ製品のテストの際頻繁に発生するテストデータの反転にも関わらず、テストデータを反転する毎に新しいテストデータをメモリ装置の所定のレジストに貯蔵する必要がなくなり効果的な製品不良テストを実施することができる。

以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図１は本発明の半導体メモリ装置の並列ビットテスト方法を説明するための一実施例構成のブロック図である。図１に示すように、本発明の一実施例による半導体メモリ装置の並列ビットテストのための構成はテスト１０１及び半導体メモリ装置１００を含む。半導体メモリ装置１００は、アドレス発生回路１１０、メモリセルアレイ１２０、テストモード設定レジスト１３０、テストパターンデータ貯蔵部１４０、データ入力バッファ１５０、データマルチプレクサ１６０、データ入力ドライバー１７０、データ出力回路１８０−１、１８０−２、１８０−３、１８０−４、及びデータ出力バッファ１９０で構成されている。また、データ出力回路１８０−１、１８０−２、１８０−３、１８０−４それぞれはセンサー増幅機１８１−１、１８１−２、１８１−３、１８１−４及び判断部１８２で構成されている。

図１に示された半導体メモリ装置は本発明による並列ビットテスト方法の一実施例を説明するためのもので、テストパターンデータが４ビットデータであり、半導体メモリ装置が内部的に４ビットテストパターンデータを４個発生させ総１６ビットのメモリセルの不良を検出して４ビット出力に送り出す場合のブロック図である。

以下、図１に示されたブロック図の各ブロックの機能を見てみる。
テスター１０１は半導体メモリ装置１００をテストするための装置である。半導体メモリ装置１００はテスターから印加される信号によってテストを遂行し、テスト実施の際必要なアドレス信号及びデータ信号の入力を受ける。アドレス発生回路１１０は外部から入るアドレス信号に応答して半導体メモリ装置内部のメモリセルアレイ１２０にアクセスすることができるようにする。メモリセルアレイ１２０はアドレス発生回路に応答してローカルデータラインＬＤＬ１、．．．．、ＬＤＬｎから伝送されるデータをライトしたり、ライトされたデータをローカルデータラインＬＤＬ１、．．．．、ＬＤＬｎに伝送したりする。テストモード設定レジスト１３０はアドレスピンなどを通じてテスターから半導体メモリ装置のテスト動作の遂行の命令を受け、テスター１０１からテストパターンデータの入力を受けこれを貯蔵し、テスト動作に必要な制御信号を発生する。テストパターンデータ貯蔵部１４０はテストモード設定レジスト１３０によって半導体装置のテスト遂行命令が発生されたことが認識された場合、テストモード設定レジスト１３０からテストパターンデータの入力を受けこれを貯蔵する。場合によっては、テストパターンデータ貯蔵部１４０はアドレスピンやデータピンなどを通じてテストからテストパターンデータの入力を受ける方式に具現することも可能でありこのような場合にはテストモード設定レジスト１３０がテストパターンデータを貯蔵する必要がない。データマルチプレクサ１６０はテストパターンデータ貯蔵部１４０から出力されるデータをマルチプレクシングして４ビットデータの４個グループを出力する。データ入力ドライバー１７０はデータマルチプレクサ１６０から出力される１６ビットのデータの入力を受けグローバルデータラインＧＤＬに出力する。データ入力バッファ１５０及びデータ出力バッファ１９０はデータ入出力ピンと半導体メモリ装置との間の信号をバッファリングして入出力する。データ出力回路１８０−１、１８０−２、１８０−３、１８０−４それぞれはグローバルデータラインＧＤＬから出力される４ビットデータの入力を受けこれをテストパターンデータと比較して比較結果データを発生させる。センサー増幅器１８１−１、１８１−２、１８１−３、１８１−４はグローバルデータラインから出力されるデータをそれぞれ増幅して出力する。判断部１８２はセンサー増幅機１８１−１、１８１−２、１８１−３、１８１−４から出力されるデータａ、ｂ、ｃ、ｄとテストパターンデータ貯蔵部１４０に貯蔵されているテストパターンデータＡ、Ｂ、Ｃ、Ｄを比較してメモリセルから読み込んだリードデータがテストパターンデータまたはテストパターンデータの反転値と同じであるかの可否を判断する。データ出力回路１８０−１、１８０−２、１８０−３、１８０−４それぞれの比較回路の出力結果はそれぞれのデータ出力バッファを経て結局４ビットテスト出力結果を生成するようになる。

図１に示された実施例においては４ビットテストパターンデータに対してテストを遂行する場合を対象にしたがテストパターンデータは任意のビットになることができ、また、図１に示された実施例においてはテストパターンデータを４個の４ビットデータグループにしテストを実施したが、これも任意の数のグループにすることができるのは当該技術分野においての通常の知識を有するものには自明なことである。

図２は図１に示された本発明の一実施例による半導体メモリ装置の並列ビットテスト動作を説明するための動作流れ図であり、図２を用いて図１に示された半導体メモリ装置の動作を説明すると次のようである。

まず、テスター１０１が半導体メモリ装置１００のテストモード設定レジスト１３０に並列ビットテスト命令を入力するＳ２００。この場合、並列ビットテスト命令はアドレス入力ピンを通じたＭＲＳ信号を通じて入力することが望ましい。それにより、半導体メモリ装置１００は並列ビットテストのための準備をし、テストパターンデータ貯蔵部１４０にテストパターンデータを貯蔵するＳ２１０。このとき、テストパターンデータ貯蔵部１４０はテストモード設定レジストからテストパターンデータの入力を受け実施例によってはデータ入力バッファなどから入力を受けることができる。

テストパターンデータ貯蔵部は図３に示されたようにラッチ回路３００などによって具現されることができる。
図３は図１に示された半導体メモリ装置内のテストパターンデータ貯蔵部の望ましい実施例の回路図である。
図３に示すように、ラッチ回路３００は制御信号に応答して入力信号をラッチさせる。前記ラッチ回路３００はトランジスタ（３４０及び３５０）、及びインバーター（３１０、３２０及び３３０）を含む。

前記インバーター３１０は前記制御信号を反転させ、前記反転された信号を前記トランジスタ３４０に提供する。
前記制御信号は、またトランジスタ３５０のゲートに提供される。
前記制御信号を受信すると、前記ラッチ回路３００は前記トランジスタ（３４０及び３５０）を用いて前記入力信号をラッチさせる。
ラッチングさせた前記入力信号が前記インバーター（３２０及び３３０）に提供された後、前記テストパターンデータは貯蔵される。

前記制御信号は図４及び図５に示されたようにＭＲＳ信号に応答して生成されることができる。図４及び図５に示すように、ＭＲＳ１信号はＭＲＳ信号が並列ビットテスト命令を示すビット構成のとき回路５００に提供される。
前記ＭＲＳ１信号はインバーター５１０及びＡＮＤゲート５２０に提供され、前記ＡＮＤゲート５２０は前記ＭＲＳ１信号及び前記インバーター５１０の結果に対してＡＮＤ演算を実施する。
前記ＡＮＤゲート５２０の演算結果は制御信号になり、前記制御信号のパルス幅は前記インバーター５１０の時間遅延に相応する。

図２に示すように、テスター１０１が半導体メモリ装置１００にライト命令を印加するＳ２２０。そうすると、半導体メモリ装置１００はテスター１０１から発生されるアドレスに該当するメモリセルにデータをライトするＳ２３０。このとき、ライトされるデータはテストパターンデータであるかその反転されたデータであることができ、テスターからデータ入力バッファを通じて入力を受けてライトされるなどの多様な方法によることができる。このとき、ライトデータはデータ入力ドライバー１７０を通じてグローバルデータラインＧＤＬに伝送される。次に、他のメモリセルに継続ライト動作を遂行するかを判断するＳ２３５。万一、継続ライト動作を遂行するつもりであるとＳ２２０段階に移動してテストパターンデータやその反転されたデータをテスターから発生されるアドレスに該当するメモリセルにライトする。このような動作を反復的に遂行することによって半導体メモリ装置１００内のメモリセルアレイ１２０の全てのメモリセルにデータをライトすることができる。万一、継続ライト動作を実施しないつもりであるとＳ２４０段階に行く。次に、テスター１０１が半導体メモリ装置１００にリード命令を印加するＳ２４０。そうすると、半導体メモリ装置１００内のアドレス発生回路１１０はアドレスを発生してメモリセルアレイ１２０内の該当メモリセルをアクセスすることによってデータをリードするＳ２５０。このリードデータはデータラインを通じて伝送されるセンサー増幅器（１８１−１、１８１−２、１８１−３、１８１−４）に伝送される。それにより、センサー増幅器（１８１−１、１８１−２、１８１−３、１８１−４）はリードデータを増幅して出力する。判断部１８２はセンサー増幅器１８１−１、１８１−２、１８１−３、１８１−４の出力データａ、ｂ、ｃ、ｄがテストパターンデータ貯蔵部１４０に貯蔵されたテストパターンデータと同じであるかその反転されたデータと同様であるかの可否を判断してその結果をテスター１０１に出力するＳ２６０。次に、他のメモリセルから継続リード動作を遂行するかを判断するＳ２６５。万一、続けてリード動作を実施するつもりであるとＳ２４０段階に移動し他のアドレスからデータを読みこんでテストパターンデータやその反転されたデータと同じであるかどうかの可否を判断するようになる。このような動作を反復的に遂行することによって半導体メモリ装置１００内のメモリセルアレイ１２０の全てのメモリセルに対するリード動作を実施することができる。万一、続けてリード動作を遂行しないつもりであるとＳ２７０段階に移動する。次に、テスター１０１は新しい並列ビットテストパターンに対するテストを遂行するかを判断するＳ２７０。新しい並列ビットパターンに対するテストを遂行するつもりであるならば、Ｓ２００段階に移動し、新しい並列ビットテストパターンに対するテストを遂行しないつもりであるならば動作を終了する。結局、図２に示されたテスト動作流れによって図１に示された本発明の一実施形態の構成による４ビットテストパターンデータ及びその反転されたテストパターンデータに対して半導体メモリ装置の不良を検出することができる。

図６は図１に示された判断部１８２の望ましい実施例の回路図である。図６に示すように、判断部１８２は第１比較部６０１、第２比較部６０２、及び結合部６０３を具備する。第１比較部６０１はテストパターンデータ貯蔵部に貯蔵されているテストパターンデータとメモリセルアレイ内のメモリセルからリードされたリードデータが一致するかの可否を判断してその結果を出力する。第２比較部６０２はテストパターンデータ貯蔵部に貯蔵されているテストパターンデータの反転されたデータと、メモリセルアレイ内のメモリセルからリードされたリードデータとが一致するかの可否を判断してその結果を出力する。結合部６０３は第１比較部６０１及び第２比較部６０２の出力信号の入力を受け半導体メモリ装置に不良可否を示すテスト結果データを発生させる。

第１比較部６０１は４個のビット比較部６１−１、６１−２、６１−３、６１−４及び１個のビット比較結合部６２を含む。ビット比較部６１−１、６１−２、６１−３、６１−４はそれぞれテストパターンデータとメモリセルからリードされたリードデータをビット別に比較する。ビット比較結合部６２はそれぞれのビット比較部６１−１、６１−２、６１−３、６１−４の出力結果の入力を受けテストパターンデータとリードデータが同じであるかの可否を示す信号を出力する。図６に示されたようにそれぞれのビット比較部６１−１、６１−２、６１−３、６１−４は排他ＯＲゲートに具現され、ビット比較結合部６２はＮＯＲゲートに具現される。それぞれの排他ＯＲゲートはテストパターンデータ及びメモリセルからリードされたリードデータからそれぞれ一ビットずつの入力を受け２つの入力値が異なる時には論理‘１’を出力し同じであるときは‘０’を出力する。ＮＯＲゲートは排他ＯＲゲートの出力信号の入力を受け、全ての排他ＯＲゲートの出力信号が論理‘０’の場合に論理‘１’を出力し、そうではない場合は論理‘０’を出力する。結局、第１比較部６０１はテストパターンデータとリードデータのすべてのビットが同じである場合のみに論理‘１’を出力し、その外の場合には論理‘０’を出力する。

第２比較部６０２は４個のビット比較部６３−１、６３−２、６３−３、６３−４及び１個のビット比較結合部６４に反転器６７−１、６７−２、６７−３、６７−４をさらに含む。第１比較部６０１と同様にビット比較部６３−１、６３−２、６３−３、６３−４は排他ＯＲゲートに具現され、ビット比較結合部６４はＮＯＲゲートに具現される。第２比較部６０２のビット比較部６３−１、６３−２、６３−３、６３−４はテストパターンデータを反転させたデータ及びリードデータからそれぞれ一ビットずつの入力を受ける。結局、第２比較部６０２はテストパターンデータを反転させたデータとリードデータのすべてのビットが同じである場合のみに論理‘１’を出力し、その外の場合には論理‘０’を出力する。

結合部６０３はＮＯＲゲート６５の出力端にインバーター６６が直列連結された構成を含み、第１比較部６０１及び第２比較部の出力信号の入力を受け２つの出力信号が全部論理‘０’の場合論理‘０’を出力し、そうでない場合論理‘１’を出力する。結局、結合部６０３はリードデータがテストパターンデータやその反転されたデータとすべてのビットが同じである場合には論理‘１’を出力し、その外の場合には論理‘０’を出力する。

図７は図６に示された回路図のテストパターンデータＡＢＣＤに‘００１０’が入力され、リードデータａｂｃｄに‘００１０’、‘１１０１’、‘０００１’、００１１’が入力される場合に対する真理表である。
図７に示すように、リードデータａｂｃｄが‘００１０’の場合にはテストパターンデータＡＢＣＤとすべてのビットのデータが同じであるのでノードＸ１、Ｘ２、Ｘ３、Ｘ４が全部論理‘０’になり、ノードＸ５、Ｘ６、Ｘ７、Ｘ８は全部論理‘１’になる。従って、ノードＹ１は論理‘１’になり、ノードＹ２は論理‘０’になる。結局、判断部の出力端子であるノードＺは論理‘１’になって半導体メモリ装置が正常であることを示す。

リードデータａｂｃｄが、‘１１０１’の場合にはテストパターンデータＡＢＣＤとすべてのビットのデータが異なるのでノードＸ１、Ｘ２、Ｘ３、Ｘ４が全部論理‘１’になり、ノードＸ５、Ｘ６、Ｘ７、Ｘ８は全部論理‘０’になる。従って、ノードＹ１は論理‘０’になり、ノードＹ２は論理‘１’になる。結局、判断部の出力端子であるノードＺは‘１’になって半導体メモリ装置が正常であることを示す。

リードデータａｂｃｄが‘０００１’の場合にはテストパターンデータＡＢＣＤと２つのビットのデータが異なるのでノードＸ１、Ｘ２は論理‘０’になり、ノードＸ３、Ｘ４は論理‘１’になり、ノードＸ５、Ｘ６は論理‘１’になり、Ｘ７、Ｘ８は論理‘０’になる。従って、ノードＹ１は論理‘０’になり、ノードＹ２は論理‘１’になる。結局、判断部の出力端子であるノードＺは論理‘１’になって半導体メモリ装置が不良であることを示す。

リードデータａｂｃｄが‘００１１’の場合にはテストパターンデータＡＢＣＤと一つのビットデータが異なるのでＸ１、Ｘ２、Ｘ３は論理‘０’になり、ノードＸ４は論理‘１’になり、また、ノードＸ５、Ｘ６、Ｘ７は論理‘１’になり、Ｘ８は論理‘０’になる。従って、ノードＹ１は論理‘０’になり、ノードＹ２も論理‘０’になる。結局、判断部の出力端子であるノードＺは論理‘０’になって半導体メモリ装置が不良であることを示す。

結局、図６に示された判断部はテストパターンデータとメモリセルから読み込んだリードデータを比較してリードデータがテストパターンデータと同一であるかその反転されたデータと同一の場合には半導体メモリ装置が正常であることを示す信号を出力し、同一ではない場合には半導体メモリ装置が不良であることを示す信号を出力する。図６に示された実施例の回路図では第１比較部及び第２比較部を排他ＯＲゲート及びＮＯＲゲートを用いて具現したが、本発明の比較方法は実施例に提示された方法に限られない。

前述したように、本発明によるメモリ装置及びメモリ装置の並列ビットテスト方法はテストモードの際メモリ装置の内部にテストパターンデータを貯蔵し、このテストパターンデータやその反転されたデータをメモリセルアレイに使用し、メモリセルアレイからリードしたリードデータがテストパターンデータやその反転されたデータと同じであるかの可否を判断してメモリ装置の不良可否をテストすることができる。

従って、本発明によるメモリ装置及びメモリ装置の並列ビットテスト方法によると、メモリ製品のテストの際頻繁に発生するテストパターンデータの反転にも関わらず、テストパターンを反転する毎に新しいテストパターンデータをメモリ装置の所定のレジスト、即ち、テストパターンレジストに貯蔵する必要がなくなって効果的な製品不良テストを実施することができる。また、メモリセルアレイにテストパターンデータ及びその反転データが非常に複雑に貯蔵されている場合にも比較的に簡単な回路のみで効率的にリードデータとテストパターンを比較することができ効果的で経済的にメモリ装置の不良を検出することができる。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明による半導体メモリ装置の並列ビットテスト方法を説明するためのブロック図である。 図１に示されたブロック図の並列ビットテスト方法を説明するための動作流れ図である。 図１に示された半導体メモリ装置内のテストパターンデータ貯蔵部の望ましい実施例の回路図である。 図１に示された半導体メモリ装置内のテストパターンデータ貯蔵部を制御するための制御信号のタイミング図である。 図４に示された制御信号を発生させるための望ましい実施例の回路図である。 図１に示された判断部の望ましい実施例の回路図である。 図６に示された判断部が正常または不良である場合に対する真理表である。

符号の説明

１００ 半導体メモリ装置
１０１ テスター
１２０ メモリセルアレイ
１４０ テストパターンデータ貯蔵部
１８２ 判断部

Claims (16)

1. データを貯蔵するメモリセルアレイと、
   テストデータを貯蔵するレジストと、
   前記テストデータを反転し、前記データ、前記テストデータ及び前記反転されたテストデータに応答して前記メモリセルアレイ内の少なくとも一つのメモリセルの不良可否を判断する判断部と、
   を含むことを特徴とする装置。
2. 前記判断部は、
   前記データと前記テストデータを比較する第１比較部と、
   前記データと前記テストデータを反転させたデータを比較する第２比較部と、を含むことを特徴とする請求項１記載の装置。
3. 前記第２比較部は、前記テストデータを反転させることを特徴とする請求項２記載の装置。
4. 前記判断部は、前記比較に応答して不良可否を判断することを特徴とする請求項２記載の装置。
5. 前記メモリセルアレイは、テストのコマンドに応答して前記データを貯蔵することを特徴とする請求項１記載の装置。
6. 前記データは、前記データテストに相応することを特徴とする請求項５記載の装置。
7. 前記データは、前記反転されたテストデータに相応することを特徴とする請求項５記載の装置。
8. 前記レジストは、テストからテストデータを貯蔵することを特徴とする請求項１記載の装置。
9. 前記メモリセルアレイは、テストのコマンドに応答して前記判断部に前記データを提供することを特徴とする請求項１記載の装置。
10. 前記判断部は、テストに不良可否を示すために適用されることができることを特徴とする請求項１記載の装置。
11. テストデータをレジストに貯蔵する段階と、
    データをメモリセルアレイに貯蔵する段階と、
    前記レジストの前記テストデータを反転させる段階と、
    前記データ、前記テストデータ及び前記反転されたテストデータに応答して前記メモリセルアレイ内の少なくとも一つのメモリセルの不良可否を判断する段階と、
    を含むことを特徴とする方法。
12. 前記データ、前記テストデータ及び前記反転されたテストデータに応答して前記メモリセルアレイ内の少なくとも一つのメモリセルの不良可否を判断する段階は前記データを前記テストデータと比較する段階と、
    前記比較段階に応答して不良可否を判断する段階と、を含むことを特徴とする請求項１１記載の方法。
13. 前記データ、前記テストデータ及び前記反転されたテストデータに応答して前記メモリセルアレイ内の少なくとも一つのメモリセルの不良可否を判断する段階は、前記データを前記反転されたテストデータと比較する段階と、前記比較段階に応答して不良可否を判断する段階と、を含むことを特徴とする請求項１１記載の方法。
14. 前記データをメモリセルアレイに貯蔵する段階は、テストコマンドに応答して実施されることを特徴とする請求項１１記載の方法。
15. 前記メモリセルアレイからデータを読取る段階をさらに含み、前記メモリセルアレイからデータを読取る段階はテストのコマンドに応答して実施されることを特徴とする請求項１１記載の方法。
16. テストに不良可否を示す段階をさらに含むことを特徴とする請求項１１記載の方法。
    
    
    
    

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