KR100791348B1 - 반도체 메모리 장치 및 그 병렬 비트 테스트 방법 - Google Patents

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이창용
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Abstract

반도체 메모리 장치 및 그 병렬 비트 테스트 방법이 제공된다. 반도체 메모리 장치는 다수의 메모리 셀을 포함하는 메모리 셀 어레이, 리드 동작시에 다수의 어드레스 패드를 통해서 제공받은 다수의 원시 기대 데이터를 이용하여, 다수의 기대 데이터를 생성하는 기대 데이터 생성부, 및 리드 동작시에 다수의 메모리 셀로부터 읽어낸 다수의 리드 데이터와, 기대 데이터 생성부로부터 제공된 다수의 기대 데이터를 각각 비교하여, 테스트 결과 데이터를 생성하는 병렬 비트 테스트 회로를 포함한다.
반도체 메모리 장치, 병렬 비트 테스트 방법, 기대 데이터, 어드레스 패드

Description

반도체 메모리 장치 및 그 병렬 비트 테스트 방법{Semiconductor memory device and parallel bit test method thereof}
도 1a 및 도 1b는 종래의 병렬 비트 테스트 방법을 설명하기 위한 타이밍도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 병렬 비트 테스트 회로의 예시적 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
(도면의 주요부분에 대한 부호의 설명)
1: 반도체 메모리 장치 10: 메모리 셀 어레이
12: 컬럼 디코더 14: 로우 디코더
20: 커맨드 디코더 30: 어드레스 입력 버퍼
40: 모드 레지스터 세트 디코더
50: 데이터 입력 버퍼
60: 스위칭부 70: 기대 데이터 발생부
80: 데이터 멀티플렉서 90: 데이터 입력 드라이버
100_1, 100_2, 100_3, 100_4: 데이터 출력 회로
110_1, 110_2, 110_3, 110_4: 센스 증폭기
200: 병렬 비트 테스트 회로
본 발명은 반도체 메모리 장치 및 그 병렬 비트 테스트 방법에 관한 것이다.
반도체 메모리 장치는 반도체 회로의 설계와 공정, 칩 테스트 또는 패키지 후 테스트 등 일련의 여러 단계를 거쳐 제품으로 출시된다. 이때, 칩 테스트 또는 패키지 후 테스트 단계에서, 반도체 메모리 장치는 다양한 테스트 방법을 통해서 테스트된다.
특히, 병렬 비트 테스트(parallel bit test)는 반도체 메모리 장치의 다수의 메모리 셀에 테스트 패턴 데이터를 라이트(write)하고, 이를 다시 리드(read)한다. 여기서, 리드되는 다수의 리드 데이터를 서로 비교하고, 비교된 결과의 논리 레벨을 검토함으로써 다수의 메모리 셀이 정상인지 여부를 판단한다. 예를 들어 설명하면, 4개의 메모리 셀 중 2개씩의 메모리 셀에 동일한 데이터를 라이트하고, 동일한 데이터가 라이트된 메모리 셀로부터 출력되는 2개씩의 리드 데이터를 비교하여, 비교 결과가 일치하면 정상인 것으로 비교 결과가 일치하지 않으면 불량인 것으로 판 단하게 된다. 즉, 4비트의 데이터를 비교하여 하나의 테스트 결과 데이터가 발생하고, 테스트 결과 데이터가 불량인 것으로 판단되면 4개의 메모리 셀을 리던던트 메모리 셀로 바꾸게 된다. 그런데, 이러한 방법은 서로 비교하는 메모리 셀에는 동일한 데이터를 라이트해야 하므로, 테스트 패턴 데이터의 포맷(format)에 한계가 있다.
이러한 한계를 해결하기 위해, 기대 데이터(expected data)를 이용하는 병렬 비트 테스트 방법이 제안되었다. 이 방법은 다수의 메모리 셀에 라이트한 테스트 패턴 데이터와 동일한 기대 데이터를 리드 동작시 입력하고, 기대 데이터와 메모리 셀로부터 리드한 리드 데이터를 서로 비교하여, 비교된 결과의 논리 레벨을 검토함으로써 다수의 메모리 셀이 정상인지 여부를 판단한다. 예를 들어 설명하면, 4개의 메모리 셀에 라이트한 4비트의 데이터와 동일한 4비트의 기대 데이터를 리드 동작시 다시 입력하고, 4비트의 기대 데이터와 4비트의 리드 데이터를 각각 서로 비교하여 하나의 테스트 결과 데이터를 발생하고, 테스트 결과 데이터가 불량인 것으로 판단되면 4개의 메모리 셀을 리던던트 메모리 셀로 바꾸게 된다.
그런데, 이러한 기대 데이터를 이용한 병렬 비트 테스트 방법은 리드 동작 중에 기대 데이터를 데이터 버스(또는, 데이터 입출력 패드)를 통해서 입력해야 하기 때문에, 리드 동작을 연속적으로 반복 수행하는 리드 버스트(read burst) 동작이 불가능하다.
도 1a를 참조하면, 시간 t1에서, 클럭의 라이징 에지에서 1번째 리드 명령이 입력되고, 1번째 리드 명령과 함께 기대 데이터가 데이터 입출력 패드를 통해서 입 력된다. 테스트 결과 데이터는 소정 시간(tAA, 이하 테스트 결과 데이터 출력 시간이라고 함) 이후에, 소정 시간(예를 들어, α시간) 동안 출력된다. 여기서, 클럭 주기(tCC)보다 tAA+α 가 크다. 따라서, 시간 t2에서, 클럭의 라이징 에지에서 2번째 리드 명령이 입력될 수 없다. 동일한 데이터 버스를 사용하기 때문에, 출력되는 테스트 결과 데이터와, 2번째 리드 명령과 함께 입력되는 기대 데이터가 충돌될 수 있기 때문이다. 따라서, 리드 버스트 동작을 수행하려면, 도 1b에서와 같이, 클럭 주기(tCC)가 tAA+α보다 커야 한다. 이와 같이 하면, 클럭 주기(tCC)가 너무 길게 되기 때문에, 고속 동작을 실현할 수 없다.
또한, 기대 데이터를 이용한 병렬 비트 테스트 방법은 통상의 리드 동작과는 달리 리드 동작 중에 기대 데이터를 입력해야 하므로, 메모리 셀의 불량이 아닌 다른 요인에 의해서도 테스트 결과 데이터가 불량인 것으로 판단될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 테스트 효율이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 테스트 효율이 향상된 반도체 메모리 장치의 병렬 비트 테스트 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 일 태양은 다수의 메모리 셀을 포함하는 메모리 셀 어레이, 리드 동작시에 다수의 어드레스 패드를 통해서 제공받은 다수의 원시 기대 데이터를 이용하여, 다수의 기대 데이터를 생성하는 기대 데이터 생성부, 및 리드 동작시에 다수의 메모리 셀로부터 읽어낸 다수의 리드 데이터와, 기대 데이터 생성부로부터 제공된 다수의 기대 데이터를 각각 비교하여, 테스트 결과 데이터를 생성하는 병렬 비트 테스트 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 구동 방법의 일 태양은 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 리드 동작시에 다수의 어드레스 패드를 통해서 제공받은 다수의 원시 기대 데이터를 이용하여, 다수의 기대 데이터를 생성하는 기대 데이터 생성부와, 리드 동작시에 다수의 메모리 셀로부터 읽어낸 다수의 리드 데이터와, 기대 데이터 생성부로부터 제공된 다수의 기대 데이터를 각각 비교하여, 테스트 결과 데이터를 생성하는 병렬 비트 테스트 회로를 포함하는 반도체 메모리 장치를 제공하고, 다수의 어드레스 패드를 통해서 제공된 다수의 원시 데이터를 이용하여 다수의 기대 데이터를 생성하고, 다수의 메모리 셀로부터 읽어낸 다수의 리드 데이터와, 다수의 기대 데이터를 각각 비교하여, 테스트 결과 데이터를 생성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(1)는 테스터(미도시)로부터 제공되는 다수의 명령, 다수의 어드레스, 다수의 데이터 등을 제공받아, 병렬 비트 테스트를 수행한다. 이러한 반도체 메모리 장치(1)는 메모리 셀 어레이(10), 컬럼 디코더(12), 로우 디코더(14), 커맨드 디코더(20), 어드레스 입력 버퍼(30), 모드 레지스터 세트(MRS; Mode Register Set) 디코더(40), 데이터 입력 버퍼(50), 스위칭부(60), 기대 데이터 발생부(70), 데이터 멀티플렉서(80), 데이터 입력 드라이버(90), 데이터 출력 회로(100_1, 100_2, 100_3, 100_4)를 포함한다. 그리고, 데이터 출력 회로(100_1, 100_2, 100_3, 100_4)는 각각 다수의 센스 증폭기(110_1, 110_2, 110_3, 110_4), 병렬 비트 테스트 회로(200), 데이터 출력 버퍼(120)를 포함한다.
메모리 셀 어레이(10)는 다수의 메모리 셀을 포함하고, 각 메모리 셀은 워드 라인과 비트 라인 사이에 커플링된다. 메모리 셀은 예를 들어, DRAM(dynamic RAM) 셀일 수 있는데, 이 경우, 메모리 셀은 데이터를 저장하는 셀 커패시터와, 셀 커패 시터에 억세스하기 위한 억세스 트랜지스터로 구성될 수 있다.
컬럼 디코더(12) 및 로우 디코더(14)는 각각 컬럼 어드레스와 로우 어드레스를 디코딩하여, 메모리 셀 어레이(10) 내에서 라이트(write) 또는 리드(read)될 메모리 셀을 억세스한다. 구체적으로, 컬럼 디코더(12)는 라이트 명령(WR) 또는 리드 명령(RD)을 제공받아 인에이블되고, 라이트시 제공되는 컬럼 어드레스(CA_W) 또는 리드시 제공되는 컬럼 어드레스(CA_R)를 디코딩한다. 로우 디코더(14)는 액티브 명령(ACT)을 제공받아 인에이블되고, 로우 어드레스(RA1-9, RA0,10,11, 12)를 디코딩한다.
커맨드 디코더(20)는 테스터로부터 다수의 명령(RASB, CASB, WEB 등)을 제공받아 디코딩하여 내부 명령(ACT, WR, RD)을 생성한다. 예를 들어, 액티브 명령(ACT)은 RASB가 로우이고, CASB가 하이이고, WEB가 하이인 경우 생성되고, 라이트 명령(WR)은 RASB가 하이이고, CASB가 로우이고, WEB가 하이인 경우 생성되고, 리드 명령(RD)은 RASB가 하이이고, CASB가 로우이고, WEB가 로우인 경우 생성될 수 있으나, 이는 예시적인 것에 불과하고, 본 발명의 권리 범위가 이에 한정되는 것은 아니다.
어드레스 입력 버퍼(30)는 테스터로부터 다수의 어드레스 패드(ADDR1-9, ADDR0,10,11,12)를 통해서 어드레스(RA1-9, CA_W, CA_R, RA0,10,11,12)와 원시 기대 데이터(OED)를 제공받아 버퍼링한다. 여기서 설명의 편의를 위해서 다수의 어드레스 패드(ADDR1-9)는 제1 어드레스 패드 그룹으로, 다수의 어드레스 패드(ADDR0,10,11,12)는 제2 어드레스 패드 그룹으로 구분한다. 제1 및 제2 어드레스 패드 그룹으로 구분되는 어드레스 패드의 번호는 예시적인 것이고, 이에 한정되는 것은 아니다.
구체적으로 설명하면, 액티브 명령(ACT)이 반도체 메모리 장치에 입력된 경우에는 제1 어드레스 패드 그룹을 통해서 로우 어드레스(RA1-9)를, 제2 어드레스 패드 그룹을 통해서 로우 어드레스(RA0,10,11,12)를 제공받는다. 라이트 명령(WR)이 반도체 메모리 장치에 입력된 경우에는 제1 어드레스 패드 그룹을 통해서 컬럼 어드레스(CA_W)를, 제2 어드레스 패드 그룹을 통해서 제공되는 신호는 동작과 무관하다(don't care). 리드 명령(RD)이 반도체 메모리 장치에 입력된 경우에는 제1 어드레스 패드 그룹을 통해서 컬럼 어드레스(CA_R)를, 제2 어드레스 패드 그룹을 통해서 원시 기대 데이터(OED)를 제공받는다.
모드 레지스터 세트 디코더(40)는 어드레스 입력 버퍼(30)로부터 적어도 하나의 어드레스를 제공받아 디코딩하여 모드 레지스터 세트 신호(MRS)를 생성한다. 이와 같이 생성된 모드 레지스터 세트 신호(MRS)는 반도체 메모리 장치가 병렬 비트 테스트 모드로 들어감을 나타내는 신호이다. 도 2에서는 모드 레지스터 세트 신호(MRS)가 스위칭부(60)만을 제어하는 것으로 도시되어 있으나, 실제로는 반도체 메모리 장치의 여러 부분을 제어하여 병렬 비트 테스트 모드에 적합하도록 설정을 조절하는 역할을 한다.
데이터 입력 버퍼(50)는 라이트 명령(WR)을 제공받아 인에이블되고, 테스터로부터 다수의 테스트 패턴 데이터를 제공받아 버퍼링한다.
데이터 멀티 플렉서(80)는 데이터 입력 버퍼(50)로부터 테스트 패턴 데이터 를 제공받아, 이를 멀티플렉싱한다. 도 2에서는, 4비트의 테스트 패턴 데이터를 멀티플렉싱하여, 4개 그룹의 16비트 테스트 패턴 데이터로 출력하는 것으로 도시하고 있으나, 이는 예시적일 뿐이다.
데이터 입력 드라이버(90)는 멀티플렉싱된 테스트 패턴 데이터를 메모리 셀 어레이(10) 내의 메모리 셀 내에 라이트한다. 도 2에서와 같이, 데이터 입력 드라이버(90)는 멀티플렉싱된 테스트 패턴 데이터를 메인 데이터 라인(MDL)으로 출력하고, 멀티플렉싱된 테스트 패턴 데이터는 메인 데이터 라인(MDL)과 로컬 데이터 라인(LDL1-LDLn)을 거쳐서 메모리 셀(10) 내의 메모리 셀 내에 라이트된다.
데이터 출력 회로(100_1, 100_2, 100_3, 100_4)는 메모리 셀 어레이(10)로부터 로컬 데이터 라인(LDL1-LDLn), 메인 데이터 라인(MDL)을 거쳐서 출력되는 데이터가 정상인지 불량인지 여부를 판단하여 출력한다. 구체적으로, 데이터 출력 회로(100_1, 100_2, 100_3, 100_4)는 각각 다수의 센스 증폭기(110_1, 110_2, 110_3, 110_4), 병렬 비트 테스트 회로(200), 데이터 출력 버퍼(120)를 포함하고, 병렬 비트 테스트 회로(200)는 비교부(210_1, 210_2, 210_3, 210_4)와 연산부(220)를 포함한다.
다수의 센스 증폭기(110_1, 110_2, 110_3, 110_4)는 메모리 셀 어레이(10)로부터 출력되는 다수의 데이터를 각각 증폭하여 출력한다. 비교부(210_1, 210_2, 210_3, 210_4)는 다수의 센스 증폭기(110_1, 110_2, 110_3, 110_4)를 통해서 출력된 리드 데이터(CD1, CD2, CD3, CD4)와, 기대 데이터 발생부(70)에서부터 생성된 기대 데이터(ED1, ED2, ED3, ED4)를 비교하여 비교 결과 데이터(CF1, CF2, CF3, CF4)를 제공한다. 연산부(220)는 비교 결과 데이터(CF1, CF2, CF3, CF4)를 소정 논리 연산하여 테스트 결과 데이터(PF)를 제공한다. 데이터 출력 버퍼(120)는 테스트 결과 데이터를 버퍼링하여 데이터 입출력 패드(DQ0-3)를 통해서 출력한다.
여기서, 도 3을 참조하여 병렬 비트 테스트 회로(200)의 예시적 구성을 먼저 설명한다. 비교부(210_1, 210_2, 210_3, 210_4)는 서로 대응되는 리드 데이터(CD1, CD2, CD3, CD4)와 기대 데이터(ED1, ED2, ED3, ED4)가 동일하면 제1 논리 레벨(예를 들어, 로우 레벨)의 비교 결과 데이터(CF1, CF2, CF3, CF4)를 출력하고, 서로 다르면 제2 논리 레벨(예를 들어, 하이 레벨)의 비교 결과 데이터(CF1, CF2, CF3, CF4)를 출력할 수 있다. 이러한 동작을 하는 비교부(210_1, 210_2, 210_3, 210_4)로는 XOR 게이트를 예로 들 수 있다. 연산부(220)는 다수의 비교 결과 데이터(CF1, CF2, CF3, CF4) 모두가 제1 논리 레벨일 경우에는 제1 논리 레벨의 테스트 결과 데이터(PF)를 출력하고, 하나라도 제2 논리 레벨일 경우에는 제2 논리 레벨의 테스트 결과 데이터(PF)를 출력한다. 이러한 동작을 하는 연산부(220)로는 OR 게이트를 예로 들 수 있다.
따라서, 서로 대응되는 리드 데이터(CD1, CD2, CD3, CD4)와 기대 데이터(ED1, ED2, ED3, ED4)가 동일하면, 다수의 비교 결과 데이터(CF1, CF2, CF3, CF4)는 모두 로우 레벨이 되고, 테스트 결과 데이터(PF)는 로우 레벨이 된다. 이 경우에는 4개의 메모리 셀 모두가 정상인 것으로 판단된다. 반면, 서로 대응되는 리드 데이터(CD1, CD2, CD3, CD4)와 기대 데이터(ED1, ED2, ED3, ED4) 중 하나라도 다를 경우(예를 들어, ED1과 CD1이 다른 경우)에는, 로우 레벨의 비교 결과 데이 터(예를 들어, CF1)가 생성되고, 테스트 결과 데이터(PF)는 하이 레벨이 된다. 이 경우에는 4개의 메모리 셀 중 적어도 하나가 불량인 것으로 판단되고, 4개의 메모리 셀은 리던던트 메모리 셀로 바꾸게 된다.
다시 도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치에서 기대 데이터(ED)를 생성하는 방법은, 제2 어드레스 패드 그룹을 통해서 제공받은 다수의 원시 기대 데이터(OED)를 이용하여 기대 데이터를 생성하는 것이다. 즉, 본 발명의 실시예들에 따른 반도체 메모리 장치는 종래와는 달리, 데이터 입출력 패드(DQ0-3)를 통해서 기대 데이터를 입력받지 않는다.
구체적으로 설명하면, 전술한 바와 같이, 액티브 동작에서는 다수의 어드레스 패드(ADDR1-9, ADDR0,10,11,12)(즉, 제1 및 제2 어드레스 패드 그룹 모두)를 통해서 로우 어드레스(RA1-9, RA0,10,11,12)를 제공받지만, 라이트 동작 및 리드 동작시에는 일부의 어드레스 패드(ADDR1-9)(즉, 제1 어드레스 패드 그룹)만을 통해서 컬럼 어드레스(CA_W, CA_R)를 제공받는다. 따라서, 본 발명의 실시예들에서는 리드 동작시 사용되지 않는(idle) 어드레스 패드(ADDR0,10,11,12)(즉, 제2 어드레스 패드 그룹)을 통해서 원시 기대 데이터(OED)를 제공받는다.
스위칭부(60)는 모드 레지스터 세트 신호(MRS)를 제공받아 인에이블되고, 액티브 명령(ACT)에 응답하여 제2 어드레스 패드 그룹을 통해서 입력된 로우 어드레스(RA0,10,11,12)를 로우 디코더(14)로 전달하고, 리드 명령(RD)에 응답하여 제2 어드레스 패드 그룹을 통해서 입력된 원시 기대 데이터(OED)를 기대 데이터 발생부(70)로 전달한다.
기대 데이터 발생부(70)는 이와 같이 전달받은 원시 기대 데이터(OED)를 이용하여, 기대 데이터(ED)를 생성한다.
기대 데이터 발생부(70)가 기대 데이터를 생성하는 방법은 여러가지가 있을 수 있다. 예를 들어, 설명하면 표 1에서와 같이, 다수의 원시 기대 데이터(OED)와 다수의 기대 데이터(ED)를 일대일로 대응시키고, 다수의 기대 데이터(ED)는 서로 대응되는 다수의 원시 기대 데이터(OED)와 논리 레벨이 동일하도록 생성될 수 있다. 표 1에서는 OED1과 ED1이 대응되고, OED2와 ED2가 대응되고, OED3과 ED3이 대응되고, OED4와 ED4가 대응된다.
Figure 112006093216629-pat00001
표 1에 기재된 것은 기대 데이터를 만드는 가장 간단한 방법을 설명한 것에 지나지 않는다. 다른 예를 들면, 다수의 원시 기대 데이터(OED)를 반전하거나, 소정 연산하여 다수의 기대 데이터(ED)를 생성할 수도 있다. 또한, 표 1에서는 4비트의 원시 기대 데이터(OED)를 이용하여 4비트의 기대 데이터(ED)를 생성하는 것을 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 2비트 또는 3비트의 원시 기대 데이터(OED)를 이용하여 4개의 기대 데이터(ED)를 생성할 수도 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 기대 데이터를 어드레스 패드를 통해서 제공받은 원시 기대 데이터를 이용하여 생성함으로써, 기대 데이터의 포맷이 특정한 포맷(예를 들어, 0000, 1111, 0011, 1100 등)으로 한정되지 않는다.
한편, 본 발명의 실시예들에 따른 반도체 메모리 장치는 ×4 DQ 타입을 가정하여, 테스트 결과 데이터 또는 테스트 패턴 데이터가 4비트인 것을 예를 들어 설명하였으나, ×8 DQ 타입, ×16 DQ 타입, ×32 DQ 타입 등 다양하게 이용할 수 있음은 자명하다.
이하에서는 도 2 내지 도 5를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 정리하여 설명한다. 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도 및 순서도이다.
도 2 및 도 4를 참조하면, 액티브 명령(ACT)이 생성된다. 액티브 동작시에는 제1 어드레스 패드 그룹을 통해서 로우 어드레스(RA1-9)를, 제2 어드레스 패드 그룹을 통해서 로우 어드레스(RA0,10,11,12)를 제공받는다. 여기서, 스위칭부(60)는 제2 어드레스 패드 그룹을 통해서 제공된 로우 어드레스(RA0,10,11,12)를 로우 디코더(14)로 전달한다. 로우 디코더(14)는 이를 디코딩하여 메모리 셀 어레이(10) 내의 소정 워드 라인을 선택한다.
이어서, 라이트 명령(WR)이 생성된다. 라이트 동작시에는 제1 어드레스 패드 그룹을 통해서 컬럼 어드레스(CA_W1-9)를, 제2 어드레스 패드 그룹을 통해서 제공되는 신호는 동작과 무관하다(don't care). 컬럼 디코더(12)는 컬럼 어드레스(CA_W1-9)를 디코딩하여 메모리 셀 어레이(10) 내의 소정 비트 라인을 선택한다. 한편, 데이터 입력 버퍼(50)는 다수의 테스트 패턴 데이터(DIN)를 제공받고, 데이터 멀티 플렉서(80)는 데이터 입력 버퍼(50)로부터 테스트 패턴 데이터(DIN)를 제공받아, 이를 멀티플렉싱한다. 데이터 입력 드라이버(90)는 멀티플렉싱된 테스트 패턴 데이터(DIN)를 메모리 셀 어레이(10) 내에 선택된 메모리 셀 내에 라이트한다
이어서, 리드 명령(RD)이 생성된다. 리드 동작시에는 제1 어드레스 패드 그룹을 통해서 컬럼 어드레스(CA_R1-9)를, 제2 어드레스 패드 그룹을 통해서 다수의 원시 기대 데이터(OED1-4)를 제공받는다. 컬럼 디코더(12)는 컬럼 어드레스(CA_W1-9)를 디코딩하여 메모리 셀 어레이(10) 내의 소정 비트 라인을 선택한다. 또한, 스위칭부(60)는 제2 어드레스 패드 그룹을 통해서 제공된 다수의 원시 기대 데이터(OED1-4)를 기대 데이터 발생부(70)로 전달한다. 기대 데이터 발생부(70)는 다수의 원시 데이터(OED1-4)를 이용하여 다수의 기대 데이터를 생성한다. 데이터 출력 회로(100_1, 100_2, 100_3, 100_4)는 메모리 셀 어레이(10)로부터 리드된 다수의 리드 데이터(CD1, CD2, CD3, CD4)와 다수의 기대 데이터(ED)를 각각 비교하여 테스트 결과 데이터(PF)를 생성한다.
여기서, 도 4를 참조하면, 본 발명의 실시예들에서는 리드 명령(RD)이 입력되고 테스트 결과 데이터(PF)가 출력될 때까지의 시간(tAA)가 클럭(CLK)의 주기(tCC)보다 길어도, 리드 동작을 연속적으로 반복 수행할 수 있음을 알 수 있다(리드 버스트(read burst) 동작이 가능). 이는 종래와는 달리 기대 데이터를 데이터 입출력 패드가 아닌 어드레스 패드를 통해서 입력받았기 때문이다. 물론, 도 4의 타이밍도는 설명의 편의를 위해서 tAA가 tCC보다 긴 것을 예로 들었으나, tAA가 tCC보다 짧아도 무관하다. 따라서, 본 발명의 실시예들에 따르면, tCC가 tAA에 관련된 타이밍적 한계를 가지고 있지 않으므로 설계가 용이하게 된다. 또한, 리드 버스트 동작이 가능하여 테스트 효율이 향상된다.
도 5를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 병렬 비트 테스트 방법을 정리하면, 우선, 반도체 메모리 장치를 제공하여, 테스터기와 연결한다(S310). 이어서, 다수의 어드레스 패드를 통해서 제공된 다수의 원시 데이터를 이용하여 다수의 기대 데이터를 생성하고(S320), 다수의 리드 데이터와 다수의 기대 데이터를 각각 비교하여 테스트 결과 데이터를 생성한다(S330).
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치 및 그 병렬 비트 테스트 방법은 기대 데이터를 어드레스 패드를 통해서 제공받은 다수의 원시 기대 데이터를 이용하여 생성하기 때문에, 기대 데이터의 포맷이 자유롭다. 또한, 클럭(CLK)의 주기(tCC)가 테스트 결과 데이터(PF)가 출력될 때까지의 시간(tAA)에 관련된 타이밍적 한계를 가지고 있지 않으므로 설계가 용이하다. 또한, 리드 버스트 동작이 가능하여 테스트 효율이 향상된다.

Claims (19)

  1. 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    리드 동작시에 다수의 어드레스 패드를 통해서 제공받은 다수의 원시 기대 데이터를 이용하여, 다수의 기대 데이터를 생성하는 기대 데이터 생성부; 및
    상기 리드 동작시에 상기 다수의 메모리 셀로부터 읽어낸 다수의 리드 데이터와, 상기 기대 데이터 생성부로부터 제공된 다수의 기대 데이터를 각각 비교하여, 테스트 결과 데이터를 생성하는 병렬 비트 테스트 회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 다수의 원시 기대 데이터와 상기 다수의 기대 데이터는 일대일로 대응되는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 서로 대응되는 상기 다수의 원시 기대 데이터와 상기 다수의 기대 데이터는 각각 논리 레벨이 동일한 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 다수의 어드레스 패드는 제1 및 제2 어드레스 패드 그룹으로 구분되고,
    상기 리드 동작시에 상기 제1 어드레스 패드 그룹을 통해서 다수의 컬럼 어드레스를 제공받고 제2 어드레스 그룹을 통해서 상기 다수의 원시 기대 데이터를 제공받는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 반도체 메모리 장치는 클럭에 동기되어 동작하는 동기식 메모리 장치인 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 테스트 결과 데이터가 출력될 때까지의 시간(tAA)은 상기 클럭의 주기(tCC)보다 긴 반도체 메모리 장치.
  7. 제 5항 또는 제 6항에 있어서,
    상기 리드 동작은 연속적으로 반복되어 수행되는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 병렬 비트 테스트 회로는,
    다수의 비교부로, 상기 각 비교부는 서로 대응되는 상기 리드 데이터와 상기 기대 데이터를 비교하여 비교 결과 데이터를 제공하는 다수의 비교부와,
    상기 다수의 비교 결과 데이터를 소정 논리 연산하여 상기 테스트 결과 데이 터를 생성하는 연산부를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 각 비교부는 상기 서로 대응되는 상기 리드 데이터와 기대 데이터가 동일하면 제1 논리 레벨의 비교 결과 데이터를 출력하고, 서로 다르면 제2 논리 레벨의 비교 결과 데이터를 출력하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 연산부는 다수의 비교 결과 데이터 모두가 제1 논리 레벨일 경우에는 제1 논리 레벨의 테스트 결과 데이터를 출력하고, 하나라도 제2 논리 레벨일 경우에는 제2 논리 레벨의 테스트 결과 데이터를 출력하는 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 각 비교부는 XOR 게이트이고, 상기 연산부는 OR 게이트인 반도체 메모리 장치.
  12. 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 리드 동작시에 다수의 어드레스 패드를 통해서 제공받은 다수의 원시 기대 데이터를 이용하여, 다수의 기대 데이터를 생성하는 기대 데이터 생성부와, 리드 동작시에 상기 다수의 메모리 셀로부터 읽어낸 다수의 리드 데이터와, 상기 기대 데이터 생성부로부터 제공된 다수의 기대 데이터를 각각 비교하여, 테스트 결과 데이터를 생성하는 병렬 비트 테스트 회로를 포함하는 반도체 메모리 장치를 제공하고,
    상기 다수의 어드레스 패드를 통해서 제공된 다수의 원시 데이터를 이용하여 다수의 기대 데이터를 생성하고,
    상기 다수의 메모리 셀로부터 읽어낸 다수의 리드 데이터와, 상기 다수의 기대 데이터를 각각 비교하여, 테스트 결과 데이터를 생성하는 것을 포함하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  13. 제 12항에 있어서,
    상기 다수의 원시 기대 데이터와 상기 다수의 기대 데이터는 일대일로 대응되는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  14. 제 13항에 있어서,
    상기 서로 대응되는 상기 다수의 원시 기대 데이터와 상기 다수의 기대 데이터는 각각 논리 레벨이 동일한 반도체 메모리 장치의 병렬 비트 테스트 방법.
  15. 제 12항에 있어서,
    상기 다수의 어드레스 패드는 제1 및 제2 어드레스 패드 그룹으로 구분되고,
    리드 동작시에 상기 제1 어드레스 패드 그룹을 통해서 다수의 컬럼 어드레스를 제공받고 제2 어드레스 그룹을 통해서 상기 다수의 원시 기대 데이터를 제공받 는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  16. 제 12항에 있어서,
    상기 반도체 메모리 장치는 클럭에 동기되어 동작하는 동기식 메모리 장치인 반도체 메모리 장치의 병렬 비트 테스트 방법.
  17. 제 16항에 있어서,
    상기 테스트 결과 데이터가 출력될 때까지의 시간(tAA)은 상기 클럭의 주기(tCC)보다 긴 반도체 메모리 장치의 병렬 비트 테스트 방법.
  18. 제 16항 또는 제 17항에 있어서,
    상기 리드 동작은 연속적으로 반복되어 수행되는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  19. 제 12항에 있어서,
    상기 병렬 비트 테스트 회로는,
    다수의 비교부로, 상기 각 비교부는 서로 대응되는 상기 리드 데이터와 상기 기대 데이터를 비교하여 비교 결과 데이터를 제공하는 다수의 비교부와,
    상기 다수의 비교 결과 데이터를 소정 논리 연산하여 상기 테스트 결과 데이터를 생성하는 연산부를 포함하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
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