KR940020427A - 반도체 기억소자의 테스트 모드회로 - Google Patents

반도체 기억소자의 테스트 모드회로 Download PDF

Info

Publication number
KR940020427A
KR940020427A KR1019930002082A KR930002082A KR940020427A KR 940020427 A KR940020427 A KR 940020427A KR 1019930002082 A KR1019930002082 A KR 1019930002082A KR 930002082 A KR930002082 A KR 930002082A KR 940020427 A KR940020427 A KR 940020427A
Authority
KR
South Korea
Prior art keywords
data
test mode
signal
unit
memory device
Prior art date
Application number
KR1019930002082A
Other languages
English (en)
Other versions
KR960002016B1 (ko
Inventor
안영창
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR1019930002082A priority Critical patent/KR960002016B1/ko
Priority to US08/195,069 priority patent/US5539702A/en
Priority to JP01759594A priority patent/JP3639612B2/ja
Publication of KR940020427A publication Critical patent/KR940020427A/ko
Application granted granted Critical
Publication of KR960002016B1 publication Critical patent/KR960002016B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices

Abstract

본 발명은 반도체 기억소자의 테스트모드회로에 관한 것으로, 종래에는 입력되는 병렬데이타에 대해 단순히 출력되는 병렬데이타가 모두 같은가 혹은 서로 다른지만을 체크하도록 되어 있어서 만약에 쓰여진 데이타가 'O'인데 실제 출력데이타가 모두 '1'로 나와도 패스(pass)로 처리되는 문제점이 있었다.
따라서 종래의 문제점을 해결하기 위하여 본 발명은 테스트모드시엔 외부에서 쓰는 데이타를 래치하고 있다가 이것을 라이드시엔 대기 데이타로 사용함으로써 노말모드시와 거의 상응하는 테스트 신뢰성을 주도록 한 효과가 있다.

Description

반도체 기억소자의 테스트 모드회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명 반도체기억소자의 테스트모드회로도,
제4도는 제3도에 있어서 입출력에 대한 진리표.

Claims (5)

  1. 데이타입력단(Din)을 통해 인가되는 병렬데이타를 메모리 셀 어레이에 각각 저장하는 메모리부(11)와, 상기 메모리부(11)로부터 출력되는 데이타와 인가되는 대기데이타를 서로 비교하는 데이타비교부(12)와, 상기 데이타비교부(12)를 통해 비교된 데이타에 따라 패스(pass) 또는 폴트(fauit) 신호를 출력하는 데이타출력부(13)와, 인가되는 데이타를 래치하는 대기데이타 래치부(15)와, 상기 대기데이타 래치부(15)에 데이타를 래치할 것인지 아닌지를 제어하는 래치제어부(15)와, 인가되는 제어신호에 따라 대기데이타를 발생하는 대기 데이타 발생부(16)와, 인가되는 제어신호에 따라 필요한 클럭을 만들어 발생하는 클럭발생부(17)와, 테스트모드 플래그신호에 따라 입력되는 데이타를 전달하거나 분리하는 엔모스트랜지스터(NM3)와, 상기 대기데이타 발생부(16)로부터 발생하는 대기데이타를 전송하거나 방지하는 전송제어부(18)로 구성된 반도체기억소자의 테스트모드회로.
  2. 제1항에 있어서, 대기데이타 발생부(14)는 인가되는 병렬데이타를 반전시켜 출력하는 인버터(I1)와, 상기 인버터(I1)의 출력신호를 일측으로 인가받고 타측으로 인가되는 제어신호를 앤드조합하는 앤드게이트(AD2)와, 인가되는 병렬데이타 및 제어신호를 앤드조합하는 앤드게이트(AD1)와, 상기 앤드게이트(AD1) (AD2)를 통해 조합된 데이타를 클럭에 동기시켜 저장하는 SR플립플롭(FF1) (FF2)과, 인가되는 제어신호에 따라 상기 SR플립플롭(FF2)의 출력데이타를 피드백하는 엔모스트랜지스터(NM3) (NM4)로 구성됨을 특징으로 하는 반도체기억소자의 테스트모드회로.
  3. 제1항에 있어서, 래치제어부(15)는 라이트인에이블신호(WE) 및 어드레스신호(AYO)를 낸드조합하는 낸드게이트(ND4)와, 상기 낸드게이트(N4)의 출력신호에 대해 반전시켜 출력하는 인버터(12)로 구성됨을 특징으로 하는 반도체기억소자의 테스트모드회로.
  4. 제1항에 있어서, 클럭발생부(17)는 테스트모드 플래그신호(TF)와 칼럼 어드레스 스트로브신호(CASD)를 각기 인가받아 낸드조합하여 클럭을 만들어내는 낸드게이트(ND5)로 구성됨을 특징으로 하는 반도체 기억소자의 테스트모드회로.
  5. 제1항에 있어서, 전송제어부(18)는 테스트모드 플래그신호를 반전시켜 출력하는 인버터(I3)와, 게이트로 인가받는 테스트모드 플래그 신호에 따라 온,오프하여 데이타를 전송하는 전송게이트(T1) (T2)로 구성됨을 특징으로 하는 반도체기억소자의 테스트모드회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930002082A 1993-02-15 1993-02-15 반도체 기억소자의 테스트 모드회로 KR960002016B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019930002082A KR960002016B1 (ko) 1993-02-15 1993-02-15 반도체 기억소자의 테스트 모드회로
US08/195,069 US5539702A (en) 1993-02-15 1994-02-14 Test apparatus for semi-conductor memory device
JP01759594A JP3639612B2 (ja) 1993-02-15 1994-02-14 半導体記憶素子のテスト装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930002082A KR960002016B1 (ko) 1993-02-15 1993-02-15 반도체 기억소자의 테스트 모드회로

Publications (2)

Publication Number Publication Date
KR940020427A true KR940020427A (ko) 1994-09-16
KR960002016B1 KR960002016B1 (ko) 1996-02-09

Family

ID=19350827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930002082A KR960002016B1 (ko) 1993-02-15 1993-02-15 반도체 기억소자의 테스트 모드회로

Country Status (3)

Country Link
US (1) US5539702A (ko)
JP (1) JP3639612B2 (ko)
KR (1) KR960002016B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718048B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 프리드라이버 및프리드라이빙 방법
KR100791348B1 (ko) * 2006-12-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 병렬 비트 테스트 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08214339A (ja) * 1994-11-11 1996-08-20 Daewoo Electron Co Ltd テレビ受信機の自己診断方法
US5966388A (en) * 1997-01-06 1999-10-12 Micron Technology, Inc. High-speed test system for a memory device
US6172935B1 (en) 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
JP2002501654A (ja) 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
KR100529394B1 (ko) * 1999-06-28 2005-11-17 주식회사 하이닉스반도체 테스트 구현을 위한 반도체메모리장치의 데이터 압축 회로
JP4773791B2 (ja) 2005-09-30 2011-09-14 富士通セミコンダクター株式会社 半導体記憶装置、およびメモリテスト回路
KR20080069778A (ko) 2007-01-24 2008-07-29 삼성전자주식회사 멀티칩 테스트를 위한 반도체 메모리 장치의 테스트 회로및 그의 테스트 방법
US8381052B2 (en) * 2009-11-10 2013-02-19 International Business Machines Corporation Circuit and method for efficient memory repair
KR102092745B1 (ko) * 2013-10-24 2020-03-24 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
KR102432540B1 (ko) * 2015-10-08 2022-08-16 삼성전자주식회사 검사 회로를 갖는 반도체 칩
US11221911B2 (en) * 2019-10-11 2022-01-11 International Business Machines Corporation Data recovery due to transient effects in NAND flash memories
CN116072183B (zh) * 2023-04-06 2023-08-22 长鑫存储技术有限公司 写入转换电路和存储器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4344127A (en) * 1980-08-28 1982-08-10 The Bendix Corporation Microprocessor based process control system
JPH0713879B2 (ja) * 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
GB2222461B (en) * 1988-08-30 1993-05-19 Mitsubishi Electric Corp On chip testing of semiconductor memory devices
JP2780354B2 (ja) * 1989-07-04 1998-07-30 富士通株式会社 半導体メモリ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718048B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 프리드라이버 및프리드라이빙 방법
KR100791348B1 (ko) * 2006-12-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 병렬 비트 테스트 방법

Also Published As

Publication number Publication date
KR960002016B1 (ko) 1996-02-09
JPH06259994A (ja) 1994-09-16
JP3639612B2 (ja) 2005-04-20
US5539702A (en) 1996-07-23

Similar Documents

Publication Publication Date Title
KR0184622B1 (ko) 동기형 반도체 기억장치
KR940020427A (ko) 반도체 기억소자의 테스트 모드회로
US7898877B2 (en) Synchronous semiconductor device and data processing system including the same
KR100299889B1 (ko) 동기형신호입력회로를갖는반도체메모리
KR100649826B1 (ko) 반도체 메모리 소자의 오토 프리차지장치
KR20220027294A (ko) 메모리 디바이스 래치 회로부
US5648931A (en) High speed synchronous logic data latch apparatus
KR0180265B1 (ko) 반도체 장치
KR970017616A (ko) 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치
US5901110A (en) Synchronous memory with dual sensing output path each of which is connected to latch circuit
KR100521048B1 (ko) 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를구비한 슈도 스태틱램 및 그의 동작모드 수행방법
KR100558557B1 (ko) 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로
US6166988A (en) Semiconductor memory device using one common address bus line between address buffers and column predecoder
KR19980030999A (ko) 동기식 메모리장치의 내부 클락 발생기
US20030002371A1 (en) Auto precharge apparatus having autoprecharge gapless function protecting circuit in semiconductor memory device
JP2001203566A (ja) 半導体装置
KR100479818B1 (ko) 반도체 메모리 소자의 디코딩 장치 및 인에이블 방법
US6301189B1 (en) Apparatus for generating write control signals applicable to double data rate SDRAM
KR100256159B1 (ko) 반도체 기억장치
KR20010004018A (ko) 동기식 메모리소자의 데이터 입력제어회로
KR100219492B1 (ko) 메모리셀의 부분블락 구제수단 및 이를 이용한 부분블락 구제방법
KR100200914B1 (ko) 동작 전류를 감소시킨 반도체 메모리장치의 데이타 입력 버퍼회로
KR20000006451A (ko) 테스트모드신호를확실히리셋할수있는테스트모드회로
KR0167690B1 (ko) 어드레스 교란을 제거한 반도체 메모리 장치
KR930014603A (ko) 라이트(Write)시 전력소모 방지 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee