KR0184622B1 - 동기형 반도체 기억장치 - Google Patents

동기형 반도체 기억장치 Download PDF

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KR0184622B1
KR0184622B1 KR1019950034035A KR19950034035A KR0184622B1 KR 0184622 B1 KR0184622 B1 KR 0184622B1 KR 1019950034035 A KR1019950034035 A KR 1019950034035A KR 19950034035 A KR19950034035 A KR 19950034035A KR 0184622 B1 KR0184622 B1 KR 0184622B1
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마모루 키타무라
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가네꼬 히사시
닛폰 덴키주식회사
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Abstract

[목적]
동기형 반도체 기억 장치의 CAS LATENCY 3의 동작시에 있어서의 엑세스 타임을 향상시킨다.
[구성]
본 발명은, 어드레스 ADD 에 대한 입력 회로(1)와, 행 어드레스 선택/판독/기록을 포함하는 커맨드 신호에 대한 입력 회로(21)와, 클럭 입력에 대한 입력 회로(34), (45)와, 데이터 출력에 대한 출력 회로(20)와, 데이터 입력에 대한 입력 회로(32)와, 래치 회로(2, 5, 19, 22, 31)와, 열 어드레스 버퍼(3)와, 열 디코더(4)와, 행 어드레스 버퍼(7)와, 행 디코더(8)와, 메모리 셀 어레이(10)와, 열 어드레스 제어 회로(11)와, 행 어드레스 제어 회로(13)와, 센스 엠프(16)와, 데이터 엠프(18)와, 기록 제어 회로(26)와, 판독 제어 회로(27)와, 모드 설정회로(33)와, 내부 클럭 신호 발생 회로(35, 46)와, 논리 회로(37, 43, 38)와, 지연 회로(39)를 갖추어 구성된다.

Description

동기형 반도체 기억 장치
제1도는 본 발명의 한 실시예의 구성을 나타낸 블록도.
제2도는 상기 실시예의 논리 회로(48)의 구성을 도시한 블럭도.
제3도는 상기 실시예의 CAS LATENCY 3의 동작시에 있어서의 신호 파형도.
제4도는 종래의 구성을 도시한 블럭도.
제5도는 ACTIVE 커맨드 입력시에 있어서의 신호 파형도.
제6도는 READ/WRITE 커맨드 입력시에 있서서의 신호 파형도.
제7도는 반도체칩내의 내부 클럭 신호 (1)의 배선도.
제8도는 입력 회로의 한 예의 구성을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 21, 32, 34, 45 : 입력 회로 2, 5, 19, 22, 31 : 래치 회로
3 : 열 어드레서 버퍼 4 : 열 디코더
6 : 열 선택 신호 7 : 행 어드레서 버퍼
8 : 행 디코더 9 : 행 선택 신호
10 : 메로리 셀 어레이 11 : 열 어드레서 제어 회로
12 : 열 어드레서 허가 신호 13: 행 어드레서 제어 회로
14 : ARAE(A 뱅크 행 어드레스 허가 신호)
15 : BRAE(B 뱅크 행 어드레스 허가 신호)
16 : 센스 앰프 17 : R/W (READ/WRITE) 버스
18 : 데이터 앰프 20 : 출력 회로
23 : ACTIVE 커맨드 신호 24 : WRITE 커맨드 신호
25 : READ 커맨드 신호 26 : 기록 제어 회로
27 : 판독 제어 회로 28 : 데이터 엠프 제어 신호
29 : 출력 허가 신호 30 : 내부 클럭 (3) 허가 신호
33 : 모든 설정 회로 35, 45 : 내부 클럭 신호 발생 회로
36 : 내부 클럭 신호 (1) 37, 43, 48 : 논리 회로
38 : 내부 클럭 신호 (2) 39 : 지연 회로
40 : 내부 를럭 신호 (5) 41 : 내부 클럭 신호 (6)
42 : 내부 클럭 신호 (7) 44 : 내부 클럭 신호 (3)
47 : 내부 클럭 신호 (4) 49 : 전원 공급 신호
50 내지 53, 61 내지 64, 74 내지 77 : 단자
54, 59 : 플립플롭 회로 60 : AND 회로
65 : 패드 67 내지 70 : PMOS 트랜지스터
71, 76 : NMOS 트랜지스터
[산업상의 이용분야]
본 발명은 동기형 반도체 기억 장치에 관한 것이다.
[종래의 기술]
종래 다이나믹 랜덤 액세스 메모리(DRAM)을 사용하는 동기형 반도체 기억 장치에 있어서는, 여러가지 고속 동작의 연구가 행하여지고 있음에도 불구하고, 시스템 클럭이 100MHZ(10ns)를 넘는 RISC 형의 MPU 와 같은 고속 시스템에 대응하기 위해서는, 종래의 DRAM 에서는, 해당 DRAM에 대한 엑세스 타임이 시스템 성능의 향상에 지장을 초래하고 있다고 하는 문제가 있다. 이 대응책으로서는, 외부 클럭동기의 동기형 반도체 기억 장치가 제안되고 있다. 이 동기형 반도체 기억 장치를 실현하는 기술에는 여러 가지가 있지만, 그중에 3 단 파이프라인 기술이 있다. 이것은, 열 어드레스 입력에서 판독, 기록 동작을 두 개의 래치(latch) 회로에 의해 3 분할해서 병렬로 동작시키므로써, 고속화를 실현할려고 하는 기술이다.
제4도는 종래의 동기형 반도체 기억 장치의 구성을 나타낸 블록도, 제5도 및 제6도는 각각 해당 동기형 반도체 기억 장치의 ACTIVE 커맨드 입력시 및 READ/WRITE 커맨드 입력시에 있어서의 신호 파형도이다. 이하 제4도, 제5도 및 제6도를 참조해서 동기형 반도체 기억 장치의 동작에 대해서 설명한다.
제4도 및 제5도 (a), (b), (c), (d), (e), (f), (g), (h), 및 (i)에 있어서, 시각 t0에 있어 단자 (52)에 ACTIVE 커맨드(행 어드레스계 동작 커맨드, CS 바 (BAR)와 RAS 바가 로우 레벨, CAS 바와 WE 바가 하이레벨 : 이하, CS 바, RAS 바, CAS 바 및 WE 바를 각각 CSB, RASB, CASB 및 WEB 라 침함)가 입력되면, 해당 ACTIVE 커맨드는 입력회로 (21)를 통해서 데코드 되어 래치회로(22) (D 형 플립플롭회로) 에 입력된다. 또, 시각 t0에 있어서의 단자(53)에 대한 클럭 입력은, 입력회로 (34)를 통해서 내부 클럭 신호 발생 회로(35)에 입력되고, 내부 클럭 신호 발생 회로(35)에 있어서 내부 클럭 신호(1) 36이 생성되어 출력되고, 래치 회로( 2, 22 및 31), 논리 회로 (37 및 43), 기록 제어 회로(26), 판독 제어 회로(27), 지연 회로(39) 등으로 보내진다. 그리고, 논리 회로(37)에서는 내부 클럭 신호(1) 36의 입력을 받아서, 내부 클럭 신호(2) 38 이 생성되어 출력되고, 지연회로(39)에서는, 별도 다른 입력 신호와의 상호 작용을 통해서, 내부 클럭 신호(5) 40, 내부 클럭 신호(6) 41 및 내부 클럭 신호(7) 42가 생성되어 출력된다. 또 논리 회로(43)에서는, 상기 내부 클럭 신호(1) 36의 입력과 함께, 지연 회로(39)에서 출렬되는 내부 클럭 신호(7) 41의 입력과, 상기 판독 제어 회로(27)에서 출력된 내부 클럭(3), 허가 신호(30)의 입력을 받아서, 동일한 형태로 내부 클럭 신호(3) 44 가 생성되어 출력된다.
상기 ACTEVE 커맨드는, 래치 회로(22)에 있어서 내부 클럭 신호(1) 36 에 의해 래치되고, 래치된 ACTIVE 커맨드는, 행 어드레서 제어 회로(13)에 입력되고, 해다 행 어드레스 제어 회로(13)에서는 A 뱅크 행 어드레스 허가 신호(이하, ARAE 라 함) (14)와, B 뱅크 행 어드레스 허가 신호(이하, BRAE 라 함) (15) 가 출력된다. 또, 단자(50)에 입력된 행 어드레스 ADD(X)는, 입력 회로(1)를 통해서 래치 회로(2) (D 형 플립플롭회로)에 입력되어, 해당 래치 회로(2) 내부 클럭 신호(1) 36에 의해 래치된다. 래치된 행 어드레스 ADD(X)는, 그후 행 어드레스 버퍼(3)를 통해서 행 디코더(8)에 입력되고, 행 디코더(8)에 있어서는, 행 어드레스 ADD(X) 에 대응하는 행 선택선(9)이 선택된다. 제4도의 동기형 반도체 기억 장치는 2 뱅크 구성에 의한 한 예이다. 뱅크라 함은, 행 어드레스 선택과 프리챠지를 각 뱅크마다 어드레서 선택에 의해 독립해서 실행할 수 있는 것으로 2 뱅크 구성의 동기형 반도체 기억 장치는 행 어드레스의 제어 회로를 2조로 유지하고 있다. 전술한 것처럼, 제4도에 있어서의 ARAE 는 A 뱅크 행 어드레스 허가 신호이고, BRAE 는 B 뱅크 행 어드레스 허가 신호이고, 각 뱅크의 ACTIVE 커맨드 신호가 입력되면, 이들의 ARAE 및 BRAE 는 하이레벨로 된다. 제5도의 신호 파형도는, A 뱅크가 선택된 경우의 일예를 도시하고 있다. ARAE 가 하이레벨로 되어 있다.
다음에 데이터 판독사의 동작에 대해서 설명한다. 제4도 및 제6도 (a), (b), (c), (d), (e), (f), (g), (h), (i) 및 (j) 에 있어서, 시각 t0에 있어 단자 (52)에 READ 커맨드(판독 동작 커맨드: CSB 와 CASB 가 로우레벨, RASB 와 WEB 가 하이레벨) 가 입력되고, 단자(50)에 어드레스 ADD(A1)이 입력되면, READ 커맨드는 입력 회로(21)를 통해서 데코드되어 래치 회로(22)에 입력된다. 상기 READ 커맨드는, 래치 회로(22)에 있어서 내부 클럭 신호(1) 36 에 의해 래치되고, 래치된 READ 커맨드 신호(25)는, 열 어드레스 제어 회로(11)에 입력됨과 더불어, 판독 제어 회로(27)로 보내진다. 열 어드레스 제어 회로(11)에 있어서는, READ 커맨드 신호 (25)의 입력을 받아서 열 어드레스 허가 신호(12)가 출력되어 열 어드레스 버퍼(3)로 입력된다. 또 상기 어드레스 ADD(A1)은 입력회로(1)를 통해서 래치 회로(2)로 입력되고, 내부 클럭 신호(1) 36 에 의해 래치되고, 래치된 어드레스 ADD(A1)은, 열 어드레스 버퍼(3)를 통해서 디코더(4)로 입력된다. 이 열 디코더(4)에서 출력된 어드레스 ADD(A1)은, 래치 회로 5(D 형 래치 회로)에 있어서, 논리 회로(37)에서 출력된 내부 클럭 신호(2) 38 에 의해 래치되고 해당 어드레스에 대응하는 열 선택선(6)이 선택된다. 이것에 의해, 판독된 메모리 셀이 선택되게 된다. 다음으로, 메모리 셀 어레이(10)에서 센스 앰프(16)를 경우해서 판독된 데이터 출력은, R/W(READ/WRITE) 버스(17)를 경유하여 데이터 앰프(18)에서 증폭되고, 시각 t2의 클럭 입력에 대응하는 내부클럭 신호(3) 44 에 의해, 래치 회로(D 형 플립플롭 회로) (19)에서 래치되어, 출력 회로(20)를 통해서 단자(51)로 출력된다. 제6도는, 버스트 길이(동시에 판독, 기록을 실행하는 비트 길이)가 4 비트일 경우의 동작 파형도이도, 일련의 동작은, 1 사이클마다 다음 비트의 판독 동작이 실행되어 병렬로 처리된다. 즉, 2 비트째(A2)는 시각 t1∼t3, 3 비트째(A3)는 시각 t2∼t4, 4 비트째(A4)는 시각 t3∼t5의 3 클럭에서 각각 실행된다.
다음으로 데이터 기록시의 동작에 대해서 설명한다. 이 경우의 동작도 전술한 판독 때의 경우와 거의 동일한 형태이다. 제6도에 있어서, 시각 t8에 있어 단자(52)에서는 WRITE 커맨드(기록 동작 커맨드: CSB 와 CASB와 WEB가 낮은 레벨, RASB 가 높은 레벨)이 입력되고, 단자(51)에서는 기록 데이터 (DQ)가 입력되고, 단자(50)에서는어드레스 ADD(B1)이 입력된다. WRITE 커맨드는 입력회로(21)를 통해서 데코드되어 래치회로(22)로 입력된다. 래치 회로(22)에 있어서는 WRITE 커맨드는, 시각 tS의 클럭 입력에 대응해 내부 클럭 신호 발생 회로(35)에서 출력된 내부 클럭 신호(1) 36 에 의해 래치되고, WRITE 커맨드 신호(24)가 출력되어 기록 제어 회로(26)로 보내진다. 단자(51)에서 입력된 기록 데이터(DQ)는 입력 회로 (32)를 통해서 래치 회로 (31) (D형 플립플롭 회로)에 입력되고, 시각 tS의 클럭 입력에 대응해서 내부 클럭 신호 발생 회로 (35)에서 출력된 내부 클럭 신호(1) 36 에 의해 래치되고, 기록 제어 회로(26)에 입력된다. 또, 한편, 어드레스 ADD(B1)은, 입력 회로(1)를 통해서 래치 회로(2)에 입력되고, 시각 tS의 클럭 입력에 대응해 내부 클럭 신호 발생 회로(35)에서 출력된 내부 클럭 신호(1) 36 에 의해 래치되고, 래치된 어드레스 ADD(B1)은, 열 어드레스 버퍼(3)를 통해서 디코더(4)로 입력된다. 이 열 디코더(4)에서 출력된 어드레스 ADD(B1)은, 래치 회로(5) (D형 래치 회로)에 있어서, 시각 t9의 클럭 입력에 대응해서 논리 회로(37)에서 출력된 내부 클럭 신호(2) 38에 의해 래치되고, 해당 어드레스 ADD(B1)에 대응하는 열 선객선(6)이 선택된다. 이것에 의해, 메모리 셀 어레이(10)의 기록해야할 메모리 셀이 선택된다. 그것과 동시에 시각 t9의 내부 클럭 신호(1) 36 에 의해, 기록 제어 회로 (26)에서 출력된 기록 데이터(DQ)는, R/W(READ/WRITE)버스(17)를 경유해 센스 앰프(16)에서 증폭되어, 메모리 셀 어레이(10)의 대응하는 메모리 셀에 기록되어진다. 그리고, 시각 t10의 클럭 입력에서의 내부 클럭 신호(2) 38에 의해 열 선택 번호(9)가 비선택으로 되고, 기록이 종료한다. 판독의 경우와 동일한 형태로, 기록의 경우에 있어서도 4 비트의 동작이 병렬로 처리된다. 즉, 2 비트째(B2)는 시각 t9∼t11, 3 비트째(B3)는 시각 t10∼t12, 4 비트째(B4)는 시각 t11∼t13의 3 클럭에 있어서 각각 실행된다.
상술한 동작 모드는, 판독 동작시에 있어서, READ 커맨드가 입력되고나서 3 클럭째에 데이터가 출력되기 때문데, CAS LATENCY 3로 호칭되고 있고, 모드 레지스터 셋트 사이클 (CAS LATENCY 및 버스트 길이등을 설정하는 사이클: CSB, RASB, CASB 및 WEB가 로우 레벨로 된다)이 입력되는 경우에 있어서, 모드 설정 회로(33)에 의해 설정된다. 동작 모드에는 이밖에, CAS LATENCY 2와 CAS L ATENCY 1 의 동작 모드가 있고, 전자의 경우에는, 2 클럭째의 데이터가 출력되므로, 전자의 경우에는, 2 클럭째의 데이터가 출력되므로, 내부 클럭 신호 (2) 38 은 하이레벨로 고정된다. 즉, 래치 회로(5) (D 형 래치 회로)를, 상시 신호가 통과하는 상태로 하므로써, 래치부가 2 개소로 되고, 1 클럭째에는 파이프라인 1 단째와 2 단째를 동작시켜, 2 클럭째에는 3 단째를 동작시키도록 한다. 또, 후자의 경우에 있어서, 래치 회로(19)가 D 형 래치 회로의 경우에는 내부 클럭 신호(2) 38 과 내부 클럭 신호(3) 44 를, 각각 하이 레벨로 고정 할 수는 있지만, 래치 회로(19)가 D 형 플립플롭 히로인 경우에는, 내부 클럭 신호(2) 38 을 하이 레벨로 고정해, 내부 클럭 신호(3) 44 를 지연 회로(39)를 이용해서 내부 클럭 신호(7) 42에서 생성하도록 해서, 1 클럭에서 파이프 라인 1단째, 2 단째, 및 3 단째를 모두 연속해서 동작시킨다. 또 상기 CAS LATENCY 1 과 CAS LATENCY 2의 동작 모드에 있어서는 기록 제어 회로(26) 및 판독 제어 회로(27)의 출력 신호도, 각각 CAS LATENCY 3에 있어서의 출력 신호의 타이밍이 다르기 때문에, 내부 클럭 신호(1) 36 대신에, 지연 회로(39)에서 출력되는 내부 클럭 신호(5) 40 및 내부 클럭 신호 (6) 41 을 통해서 생성된다.
따라서, 어드레스 액세스 버스가 30ns 의 디바이스(device)이면, 요약하면 하기의 내용이 각동작모드에 있어서의 실현가능한 최소의 사이클로 된다.
CAS LATENCY 3에서는 사이클 타임 10ns
CAS LATENCY 2에서는 사이클 타임 15ns
CAS LATENCY 1에서는 사이클 타임 30ns
[발명이 해결하려는 과제]
상술한 종래의 동기형 반도체 기억 장치에 있어서는, 내부 클럭 신호의 기준 신호로서 가능하는 내부 클럭 신호(1)이, 커맨드 신호 입력, 어드레스 입력 및 데이터 입력의 각각에 대응하는 래치 회로, 기록 제어 회로 및 판독 제어 회로, 논리 회로 및 지연 회로 등을 포함하는 많은 회로에 대한 타이밍 제어 신호로서 사용되고 있고, 제 7 도에 도시된 것처럼, 반도체칩내에 있어서, 외부 클럭 신호 입력의 단자(53)에 대응하는 패드(pad)(65)의 횡으로 배치되어 있는 입력회로 (34) 및 내부 클럭 신호 발생 회로 (35)에서는, 양 사이드의 각 패드(65)에서 입력된 커맨드의 래치 회로(22), 어드레스의 래치 회로(2), 제어 회로, 논리 회로 및 지연 회로 등이 배치되어 있는 영역에 대해 모두 배선을 연결해, 내부 클럭 신호(1) 36 을 전달시킬 필요가 있다. 이에 의해, 특히 CAS LATENCY 3의 동작 모드에 있어서는 배선, 게이트 부하 용량의 영향을 받아서 내부 클럭 신호(1)의 파형이 상당히 둔해진 상태로 되고, 액세스 타임이 현저히 지연한다고 하는 결점이 있다.
[과제를 해결하기 위한 수단]
본 발명의 동기형 반도체 기억 장치는, 다이내믹, 랜덤, 엑세스, 메모리를 형성하는 메로리 셀 어레이와, 외부에서 입력된 행 어드레스/열 어드레스를 포함하는 어드레스 신호를 받아서 입력하는 어드레스 입력 수단과, 상기 어드레스 입력 수단을 통해서 얻어진 어드레스 정보를 받아서, 상기 메모리 셀 어레이에 대한 메모리 셀 선택 신호를 생성해 출력한 어드레스 설정 수단과, 외부로부터의 행 어드레스 선택 제어/판독 제어/기록 제어를 포함하는 커맨드 신호를 받아 입력하는 커맨드 입력 수단과, 상기 커맨드 입력 수단을 통해서 얻어진 커맨드 정보를 받아서, 상기 메모리 셀 어레이에 대응하는 데이터의 판독 동작 및 데이터의 기록동작을 제어하는 데이터 판독 기록 제어수단과, 상기 데이터 판독 기록 제어 수단에 의한 제어작용을 통해서, 상기 메모리 셀 어레이에서 판독된 데이터를 출력하는 데이터 출력 수단과, 상기 메모리 셀 어레이에 기록하기 위한 데이터를 입력하는 데이터 입력 수단과, 외부에서의 클럭 신호를 받아 입력하는 클럭 입력 수단과, 상기 클럭 입렬 수단을 통해서 얻어진 클럭 정보를 받아서, 소정의 기준 내부 클럭 신호를 생성해서 출력하는 내부 클럭 생성수단과, 상기 기준 내부 클럭신호를 받아서 타이밍이 다른 내부 클럭 신호를 생성해, 상기 어드레스 입력 수단, 상기 어드레스 설정 수단, 상기 커맨드 입력 수단, 상기 데이터 판독 제어 수단, 상기 데이터 출력 수단 및 상기 데이터 입력 수단에 대한 타이밍 제어용 클럭 신호로서 출력하는 내부 클럭 타이밍 제어 수단을 갖춘 동기형 반도체 기억장치에 있어서, 상기 클럭 입력 수단이, 제 1 및 제 2 의 두 개의 클럭 입력 수단을 갖추어 구성되고, 상기 내부 클럭 생성수단이, 상기 제1의 클럭 입력 수단을 통해서 얻어진 클럭 정보를 받아서, 상기 어드레스 입력 수단, 상기 어드레스 설정 수단, 전거 커맨드 입력 수단, 상기 데이터 판독 기록 제어수단, 상기 데이터 출력 수단 및 상기 데이터 입력 수단에 대해서 작용하는 제 1 의 기준 내부 클럭 신호를 생성해서 출력하는 제 1 의 내부 클럭 생성 수단과, 상기 제 2 의 클럭 입력 수단을 통해서 얻어진 클럭 정보를 받아서, 상기 데이터 출력 수단에 대해서만 작동하는 제 2 의 기준 내부 클럭 신호를 생성해서 출력하는 제 2 의 내부 클럭 생성 수단을 갖추고 구성되어, 상기 제 1 의 내부 클럭 생성 수단에서 출력된 제 1 의 기준 내부 클럭 신호, 상기 데이터 판독 기록 제어 수단에서 출력된 특정의 내부 클럭 허가신호, 상기 커맨드 입력 수단에서 출력된 판독 커맨드 신호 및 모드레지스터 사이클애 대응해서 설정된 레벨 신호를 입력해서, 상기 제 2 의 클럭 입력 수단에 대한 전원 공급의 가부를 제어하는 전원 공급신호를 생성해서 출력하는 논리 회로 수단을 갖춘 것을 특징으로 하고 있다.
더불어, 상기 논리 회로 수단은, 제 1 의 입력단에 상기특정의 내부 클럭 허가 신호가 입력되고, 제 2 의 입력단에 상기 제 1 의 기준 내부 클럭 신호가 입력된 제 1 의 플립플롭 회로와, 입력단이 상기 제 1 의 플립플롭 회로의 출력측에 접속되어 종속 접속된 3 개의 인버터와, 입력단이 상기 제 1 의 플립플롭 회로의 출력단 및 상기 종속 접속된 3 개의 인버터의 출력측에 접속된 NOR 회로와, 제 1 의 입력단에 상기 커맨드 입력 수단에서 출력된 판독 커맨드 신호가 입력되고, 제 2 의 입력단이 상기 NOR회로의 출력단에 접속된 제 2 의 플립플롭 회로와, 입력단이 모드 레지스터 사이클에 대응해서 설정된 레벨 신호를 전달하는 모드 설정 신호선 및 상기 제2의 플립플롭 회로의 출력단에 접속되고, 출력단에 상기 전원 공급 신호를 전달 출력하는 신호선이 접속된 AND 회로를 갖추고 구성하더라도 좋다.
[실시예]
다음에 본 발명에 대해서 도면을 참조해서 설명한다.
제1도는 본 발명에 한 실시예를 나타태는 블럭도이다. 제1도에 도시된 것처럼, 본 실시예는 어드레스 ADD의 입력에 대응하는 입력 회로(1)와,행 어드레스 선택/ 판독/기록을 제어하는 커맨드 신호 입력에 대응하는 입력회로(21)와, 외부의 클럭 입력에 대응한 입력 회로(34 및 45)와, 데이터 출력에 대응하는 출력 회로(20)와, 데이터 입력에 대응하는 입력 회로(32)와, 래치 회로(2, 5, 19, 22 및 31)와, 열 어드레스 버퍼 (3)와 열 디코더(4)와, 행 어드레스 버퍼(7)와, 행 디코더(8)와, 메모리 셀 어레이(10)와, 열 어드레스 제어 회로(11)와 행 어드레스 제어 회로(13)와, 센스 앰프(16)와, 데이터 엠프(18)와, 기록 제어 회로(26)와, 판독 제어 회로(27)와, 모드 설정 회로(33)와, 내부 클럭 신호 발생 회로 (35 및 46)와, 논리 회로(37, 43 및 48)와, 지연 회로(39)를 구비하여 구성된다. 또, 제2도는 상기한 논리 (48)의 내부 구성을 도시한 회로도이고, 해당 논리 회로(48)는, 플립플롭 회로(54) 및 (59)와, 인버터(55, 56 및 57)와 NOR 회로(58)와, AND 회로(60)를 구비하여 구성된다. 그리고, 제 3 (a), (b), (c), (d), (e), (f), (g), (h), (i), (j), (k), (l), (m), 및 (n)은, 본 실시예의 CAS LATENCY 3의 동작 모드시에 있어서의 신호 파형도이다. 또한, 제1도와 제4도와의 대비에 의해 명확한 것처럼, 본 실시예의 전술한 종래예와의 상이점은, 본 실시예에 있어서는, 새롭게 외부의 클럭 입력에 대응하는 입력 회로 (45) 및 내부 클럭 신호 발생 회로(46)와, 논리 회로(48)가 부가되어 있는 것이다. 이들의 입력 회로(45), 내부 클럭 신호 발생 회로(46) 및 논리 회로(48)의 부가에 의해, 논리 회로(43)를 통해서, 데이터 출력의 동기 회로에 있어서의 래치 회로(19)에 대한 내부 클럭 신호(3) 44 는 , 해당 래치 회로(19)에 대한 전용의 내부 클럭 신호로서 공급된다.
제1도에 있어서, ACTIVE 커맨드(행 어드레스계 동작 커맨드 : CSB 와 BASB 가 로우 레벨, CASB 와 WEB 가 하이레벨)가 입력된 경우의 동작, 데이터 판독시에, READ 커맨드(판독 동작 커맨드 : CSB 및 CASB 가 로우 레벨, RASB 및 WEB 가 하이레벨)와, 어드레스 ADD(A1)가 입력된 경우의 동작, 및 데이터 기록시에, WRITE 커맨드(기록 동작 커맨드 : CSB, CASB 및 WEB 가 로우 레벨, RASB 가 하이 레벨)가 입력된 경우의 동작에 대해서는, 각각 기본적으로는 전술한 종래예의 경우와 동일한 형태이다. 따라서, 설명의 중복을 피하기 위해서 여기서는, 본 발명의 종래예와 다른 점에 초점을 맞춰서, 본 발명의 특징으로 하는 CAS LATENCY 3의 동작 모드에 있어서는 동작을 주체로서 설명하는 것으로 한다.
제1도에 도시되어진 실시예는, 종래예의 경우와 동일한 형태로 2 뱅크 구성에 의한 동기형 반도체 기억 장치이다. 본 실시예에 있어서는, 외부 클럭 신호가 입력된 단자(53)에 대응하는 입력 회로로서는, 입력 회로(34) 및 (45)의 두 개의 입력 회로가 설치되어져 있고, 또, 이들의 입력 회로(34) 및 (45)애 대응해서, 두 개의 내부 클럭 신호 발생 회로(35) 및 (46)이 설치되어져 있다. 새롭게 설치되어진 입력 회로(45) 및 내부클럭 신호 발생 회로(46)는, 데이터 출력 회로의 래치회로 (19)에 대한 전용의 내부 클럭 신호(3) 44 만을 생성하기 위한 독립한 회로이고, CAS LATENCY 3 의 동작 모드에 있어서는 내부 클럭 신호 발생 회로(46)에서 출력된 내부 클럭 신호(4) 47은 논리 회로(3)를 통해 래치 회로 (19)에 대한 전용의 내부 클럭 신호(3) 44 로서 래치 회로(19)에 입력된다.
제1도에 있어서, 논리 회로(48)는, 입력 회로(45)에 대한 전원 공급 신호(49)를 애성해 출력하는 회로이고, 전원공급 신호(49)는, READ 커맨드 신호(READ) 25 와, 내부 클럭 신호(3) 44의 출력가부를 제어하는 내부클럭(3), 허가 신호 (READEN) 30 와, 내부 클럭 신호(1) 36와, 모드 설정 신호선 CLT3 을 통해서 모드 설정 회로(33)에서 보내져오는 레벨 신호의 입력을 받아서 생성된다. 제1도에 도시되어진 논리 회로(48)에 있어서, CAS LATENCY 3 동작 모드에 있어서는, 신호선 CLT3 의 레벨은 하이 레벨로 된다. 이 동작 상태에 있어서, 단자(61)에 입력된 READ 커맨드 신호(READ) 25가 하이레벨로 되고, 판독 제어 회로(27)에서 출력되고, 단자(62)에 입력된 내부 클럭(30 허가 신호(READEN) 30가 하이레벨로 되면, 플립플롭 회로(54), 인버터(55∼57), NOR 회로(58), 플립플롭 회로(59) 및 AND 회로 (60)를 통해서, 단자 (64)에서 출력되는 전원 공급 신호 (REPS) 49는 하이 레벨로 셋트되고,입력 회로(45)에 입력되어 입력 회로(45)에는 전원이 공급된다. 이에 의해 단자(53)에 입력된 외부 클럭 신호를 받아서, 입력회로(45) 및 내부 클럭 신호 발생 회로(46)에서 출력된 내부 를럭 신호(4) 47가 논리 회로(43)에 입력된다. 논리회로(43)에 있어서는, 판독 제어 회로(27)에서 입력되는 하이 레벨 내부 클럭(3) 허가 신호(READEN) 30에 의해 제어되고, 내부 클럭 신호(4) 47 이 선택되고 내부 클럭 신호(3) 44로서 출력되어 래치 회로(19)에 입력된다. 또 판독 제어 회로(27)에서 출력된 내부 클럭(3) 허가 신호(READEN) 30이 로우 베벨로 되고, 판독 동작이 종료하면, 다음의 내부 클럭 신호(1) 36의 타이밍에서, 논리 회로(48)에서 출력된 전원 공급 신호(REPS) 49 는 로우 레벨로 리셋트되고, 입력 회로(45)에 대한 전원 공급은 정지된다. 더불어, 동기형 반도체 기억장치에 있어서의 입력 회로는, 일반적으로 입력의 SETUP/HOLD 선택방법을 충족하기 위해서 제 8 도에 도시되어진 것처럼, 응답 속도가 빠른 전류 미러-회로가 이용되어지고 있고, 인버터 (66) 및 (73)과, PMOS 트랜지스터(67, 68, 69, 70) 와 NMOS트랜지스터(71 및 72)를 구비하여 구성되어 있다. 이 입력회로는, 단자(76)에서의 입력 레벨과, 단자(75)에 입력된 레퍼런스 레벨(Vref)과의 레벨차를 입력해서, 그 레벨차를 증폭해서 출력하는 중폭 회로이다. 이 입력 회로가 입력 회로(45)에 적용된 경우에는, 전원 공급 신호가 하이 레벨로 입력된 상태에 있어서는, 상시 전류가 계속 흐르는 상태로 된다.
본 발명에 있어서는, 내부 클럭 신호(4) 47을 생성하기 때문에 외부 클럭 신호의 입력에 대응하는 입력 회로 및 내부 클럭 신호 발생 회로로서, 종래 어느 입력 회로(34) 및 내부 클럭 신호 발생 회로(35)와는 별도로, 입력회로(45) 및 내부 클럭 신호 발생 회로(46)를 분리해서 설치하고 있는 이유는, 동기형 반도체 기억 장치의 스탠바이 전류의 헛된 증가를 방지하기 위함이다. 즉, 입력 회로와 내부 클럭 신호 발생 회로의 도중과정에 있는 버퍼로 분리된 경우에, 분리된 전단의 버퍼 사이즈를 크게 하지 않으면, 반드시 그 구동 능력이 부족한 상태로 된다. 따라서, 필연적으로 입력 회로에 포함되어진 상기 전류 미러 회로의 사이즈도 크게 하지 않기에는, 내부 클럭신호의 지연시간도 크게 된다라는 문제를 생기게 한다. 이 지연 시간을 방지하기 위해서 입력 전류 미러 회로에 흐르는 전류도 크게 되고, 스탠바이 전류도 증대된다. 동기형 반도체 기억장치에 있어서는, 파워 다운모드에 있어서의 스탠바이 전류는, 외부 클럭 신호 입력에 대응하는 단자(53)에 접속되는 입력 전류 미러 회로의 전류가 약 80%를 점유하고 있으므로, 가능한한 해당 클럭 입력 전류 미러-회로의 사이즈를 작게 하는 것이 바람직하다. 본 발명과 같이, 입력 회로(34)와 입력 회로(45)를 분리한 경우에는, 입력전류 미러 회로도 분리되어 있고, 입력 회로(45)에 있어서의 내부 클럭 신호(4) 47 용의 입력전류 미러 회로는, CAS LATENCY 3 동작 모드에 있어서의 판독 동작시에 있어서만 전원을 공급하는 것만으로 좋다. 이에 의해 스탠바이 전류의 증가는 전혀 없고, 판독 전류가 약간 증가함이 있더라도, 전체에 점하고 있는 비율은 상대적으로 적은 값이다. 또, 부하가 2 분할 되므로 입력 회로(34)의 사이즈도 다소 작게할 수 있다.
다음에, 제3도의 신호 파형도를 참조해서, 본 실시예의 CAS LATENCY 3 동작 모드에 대해서 설명한다.
우선, 종래예의 경우와 동일한 형태로, 어느 행 선택선이 선택되어져 있는 상태에 있는 것으로 한다. 시각 t0에 있어서 READ 커맨드(판독 커맨드: CSB 및 CASB 가 로우 레벨, RASB 및 WEB 가 하이 레벨)와, 어드레스 ADD(A1)이 입력된다. READ 커맨드는, 입력 회로(21)를 통해서 데코드되어, 래치 회로(22) (D 형 플립플롭 회로)에 입력된다. 또, 시각 t0에 있어서의 외부 클럭 입력은, 입력 회로(34)를 통해서 내부 클럭 신호 발생 회로(35)로 입력되고, 내부 클럭 신호 발생 회로(35)에 있어서 내부 클럭 신호(1) 36 이 생성된다. 래치 회로(22)에 입력된 READ 신호(READ) 25 로서 출력되어 판독 제어 회로(26)로 보내어진다. 판독 제어 회로(26)에 있어서는, READ 신호(READ) (25)의 입력을 받아서, 데이터 앰프 제어 신호(28), 출력 허가 신호 (29) 및 내부 클럭(3) 허가 신호(READEN) 30 등이, 각각 소정의 타이밍으로 출력된다. READ 신호(READ) (25)는, 논리 회로(48)에 대해서도 입력되어 있고, 입력 회로(45)에 대한 전원 공급 신호(49)를 하이 레벨로 셋트하도록 작용해, 이것에 의해 입력 회로(45)에는 전원이 공급되고, 시각 t1에 있어서의 클럭 입력에 대응해서, 입력 회로(45) 및 내부 클럭 신호 발생 회로(46)에 의해 내부 클럭신호(4) 47이 생성되어 출력된다.
어드레스 입력 ADD(A1)은 입력 회로(1)를 통해서 래치회로(D형 플립플롭 회로) 2 입력되어, 내부 클럭 신호 (1) 36 에 의해 래치되고, 래치된 어드레스 ADD(A1)은, 열 어드레스 버퍼(3)를 통해서 열 디코더(4)로 입력된다. 이 열 디코더(4)에서 출력된 어드레스 ADD(A1)은, 래치 회로(D 형 래치 회로) 5 에 있어 시각 t1에 있어서의 클럭 입력에 대응해서, 논리 회로(37)에서 출력된 내부 클럭 신호(2) 38 에 의해 래치되고, 메모리 셀 어레이(10)의 판독될 메모리 셀이 선택된다. 이어서, 메모리 셀 어레이(10)에서 센스 앰프(16)를 경유해서 판독된 데이터 출력은 R/W(READ/WRITE) 버스(17)를 경유해서 데이터 앰프(18)에서 증폭되고, 시각 t2의 클럭 입력에 대응해서, 내부 클럭 신호 발생 회로(46)에 있어서 생성된 내부 클럭 신호(4) 47의 입력을 받아서 논리 회로(43)에서 출력된 내부 클럭 신호 (3) 44에 의해, 래치 회로(D형 플립플롭 회로) 19에 있어서 래치되고, 출력 회로(20)을 통해서 단자(51)로 출력된다. 이 경우에, 논리 회로(43)에 있어서는 판독 제어 회로(27)에서 입력된 하이 레벨의 내부 클럭(3) 허가신호(READEN) (30)에 의해 제어되고, 상기의 내부 클럭 신호(4) 47에 대응하는 내부 클럭(3) 44가 선택되어 출력된다. 그리고, 판독 동작이 종료하면 내부 클럭(3) 허가 신호(READEN) (30)은 로우 레벨로 되고, 이것에 의해 논리 회로(48)에서 출력된 전원 공급 신호(REPS) 49는 로우 레벨로 되고, 이것에 의해, 논리 회로(48)에서 출력된 전원 공급 신호(REPS) 49 는 로우 레벨로 되고, 입력 회로(45)에 대한 전원 공급은 정지된다. 따라서, 시각 t7에서의 클럭 입력에 대응하는 내부 클럭 신호(4) 47 은, 내부 클럭 신호 발생 회로(46)에서 발생되는 일이 없다. 제3도는, 제6도의 경우와 동일한 형태로 버스트 길이가 4 비트의 판독 동작이 실행되어 병렬로 처리된다. 즉, 2 비트째(A2)는 시각 t1∼t3, 3 비트째(A3)는 시각 t2∼t4, 4 비트째(A4)는 시각 t3∼t5 의 3 클럭에서 각각 실행된다. 더불어 기록 동작에 대해서는 전술한 종래의 경우와 동일한 형태이고, 설명은 생략된다.
[발명의 효과]
이상 설명한 것처럼, 본 발명은 디코더 출력단의 동기회로에 전용되는 데이터 출력 전용 내부 클럭 신호를 생성하는 수단으로서, 소정의 외부 클럭을 입력하는 전용 클럭 입력 회로와 해당 전용 클럭 입력 회로의 클력을 받아서 상기 데이터 출력 전용 내부 클럭신호를 생성하는 내부 클럭신호 발생회로와, 판독 동작시에 있어서만 상기 전용 클럭 입력 회로에 전원을 공급하는 논리 회로를, 다른 어드레스 입력, 커맨드 입력 및 데이터 출력 등의 동기 회로에 사용되는 입력회로/출력 회로, 및 이들의 입력 회로/출력 회로에 공급되는 내부 클럭 신호를 생성하는 내부 클럭 신호 발생 회로와는 별개로 독립해서 설치하므로써, 스탠바이 전류를 증대시키지 않고 내부 클럭 신호에 있어서의 헛된 시간 지연을 해소해, CAS LATENCY 3 의 동작시에 있어서의 액세스 타임을 고속화 할 수 있는 효과가 있다.

Claims (2)

  1. 다이나믹(DYNAMIC)·랜덤(RANDOM)·엑세스(ACCESS)·메모리(MEMORY)를 형성하는 메모리 셀 어레이(Memory Cell Array)와, 외부에서 입력되는 행 어드레스/ 열 어드레스를 포함하는 어드레스 신호를 받아서 입력하는 어드레스 입력 수단과, 상기 어드레스 입력 수단을 통해서 얻어진 어드레스 정보를 받아서, 상기 메모리 셀 어레이에 대한 메모리셀 선택 신호를 생성하여 출력하는 어드레드 설정수단과, 외부로부터의 행 어드레스 선택 제어/판독 제어/기록 제어/를 포함하는 커맨드(command) 신호를 받아 입력하는 커맨드 입력 수단과, 상기 커맨드 입력 수단을 통해서 얻어진 커맨드 정보를 받아서 상기 메모리 셀 어레이에 대응하는 데이터의 판독 동작 및 데이터의 기록 동작을 제어하는 데이터 판독 제어 수단과, 상기 데이터 판독 제어 수단에 의한 제어 동작을 통해서 상기 메모리 셀 어레이에서 판독 데이터를 출력하는 데이터 출력 수단과, 상기 메모리 셀 어레이에 기록하기 위한 데이터를 입력하는 데이터 입력 수단과, 외부로부터의 클럭 신호를 받아서 입력하는 클럭 입력 수단과, 상기 를럭 입력 수단을 통해서 얻어진 클럭 정보를 받아 소정의 기준 내부 클럭 신호를 생성하여 출력하는 내부 클럭 생성 수단과, 상기 기준 내부 클럭 신호를 받아 타이밍이 다른 내부 클럭 신호를 생성해, 상기 어드레스 입력 수단, 상기 어드레스 설정 수단, 상기 커맨드 입력 수단, 상기 데이터 판독 제어 수단, 상기 데이터 출력 수단 및 상기 데이터 입력 수단에 대한 타이밍 제어용의 클럭신호로서 출력하는 내부 클럭 타이밍 제어 수단을 갖춘 동기형 반도체 기억 장치에 있어서, 상기 클럭 입력 수단이 제 1 및 제 2 의 두 개 클럭 입력 수단을 구비하여 구성되고, 상기 내부 를럭 생성 수단이 상기 제 1 의 클럭 입력 수단을 통해서 얻은 클럭 정보를 받아서, 상기 어드레서 입력수단, 상기 어드레스 설정 수단, 상기 커맨드 입력 수단, 상기 데이터 판독 제어 수단, 상기 데이터 출력 수단 및 상기 데이터 입력 수단에 대해서 작용하는 제1의 기준 내부 클럭 신호를 생성해서 출력하는 제1내부 클럭 생성 수단과, 상기 제2클럭 입력 수단을 통해서 얻은 클럭 정보를 받아서, 상기 데이터 출력 수단에 대해서만 작동하는 제2기준 내부 클럭 신호를 생성해서 출력하는 제 2의 내부 클럭 생성 수단을 구비하여 구성되고, 상기 제1의 내부 클럭 생성 수단에서 출력된 제1의 기준 내부 클럭 신호, 상기 데이터 판독 제어 수단에서 출력되는 특정의 내부 클럭 허가 신호, 상기 커맨드 입력 수단에서 출력되는 판독 커맨드 신호 및 모드 레지스터 사이클에 대응해서 설정되는 레벨 신호를 입력해서, 상기 제2의 클럭 입력 수단에 대한 전원 공급의 가부를 제어하는 전원 공급 신호를 생성해서 출력하는 논리 회로 수단을 갖춘 것을 특징으로 하는 동기형 반도체 기억 장치.
  2. 제1항에 있어서, 상기 논리 회로 수단은 제 1 입력단에 상기 특정의 내부 클럭 허가 신호가 입력되고, 제 2의 입력단에 상기 제 1 의 기준 내부 클럭 신호가 입력된 제 1 의 플립플롭 회로와, 입력단이 상기 제 1의 플립플롭 회로의 출력측에 접속되어 종속 접속된 3개의 인버터와, 입력단이 상기 제 1 의 플립플롭 회로의 출력단 및 상기 종속 접속된 3개의 인버터의 출력단에 접속된 NOR 회로와, 제 1 의 입력단에 상기 커맨드 입력 수단에서 출력된 판독 커맨드 신호가 입력되고, 제 2 의 입력단이 상기 NOR 회로의 출력단에 접속된 제 2 의 플립플롭 회로와, 입력단이 모드 레지스터 사이클에 대응해서 설정된 레벨신호를 전달하는 모드 설정 신호선 및 상기 2 의 플립플롭회로의 출력단에 접속되어 출력단에 상기 전원 공급 신호를 전달 출력하는 신호선이 접속된 AND 회로를 구비하여 구성된 동기형 반도체 기억 장치.
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