KR100299889B1

KR100299889B1 - 동기형신호입력회로를갖는반도체메모리

Info

Publication number: KR100299889B1
Application number: KR1019980002141A
Authority: KR
Inventors: 마모루 후지따
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-01-28
Filing date: 1998-01-23
Publication date: 2001-09-06
Also published as: KR19980070804A; CN1195864A; CN1117378C; JPH10208469A; US5898331A; JP3703241B2

Abstract

외부 제어 신호는 동기화 반도체 회로를 통해 반도체 메모리로 입력된다. 동기화 반도체 회로에서 내부 클록 (ICLK) 은 메모리 장치로 입력되는 외부 클록 (S11) 의 위상 시프트로 생성된다. 제 1 래치 회로 (321 내지 324) 는 외부 클록 (S11) 에 응답하여 외부 제어 신호를 래치한다. 디코더 회로 (331₀내지 331_n) 는 제 1 래치 회로로부터 출력된 래치 신호 (S21 내지 S24) 에 기초하여 내부 제어 신호 (S31₀내지 S31_n) 를 생성한다. 제 2 래치 회로 (341₀내지 341_n) 는 내부 클록 신호 (ICLK) 에 응답하여 내부 제어 신호 (S31₀내지 S31_n) 를 래치한다.

Description

동기형 신호 입력 회로를 갖는 반도체 메모리{SEMICONDUCTOR MEMORY HAVING SIGNAL INPUT CIRCUIT OF SYNCHRONOUS TYPE}

본 발명은 반도체 메모리에 관한 것으로, 특히, 신호 입력 회로를 갖는 동기형 반도체 메모리에 관한 것이다.

동기형 다이내믹램 (DRAM) 과 같은 전형적인 동기형 반도체 메모리의 신호 입력 시스템은 일본국 특개평 제 8-180677 호 (이하, 종래 실시예 1 로서 언급함) 에 기재되어 있다. 이런 시스템에서, 내부 클록 신호는 외부로부터 입력되는 기준 클록 신호 및 기준 클록 신호를 인에이블 또는 디스에이블시키는 클록 인에이블 신호에 기초하여 생성된다. 반도체 메모리에서의 다른 동기 회로의 모든 동작은 내부 클록 신호로부터 생성된 내부 클록 신호 및 관련 클록 신호와 동기된다.

외부로부터 명령 신호를 수신하고 내부 동작을 결정하는 내부 명령 신호를 생성하는 프로세스가 예를 들면 일본국 특개평 제 8-17182 호 공보 (이하, 종래 실시예 2 로 언급함) 에 기재되어 있다.

도 1 은 종래 실시예 1 및 2 에서 반도체 메모리에 이용된 반도체 회로의 블록도이다. 도 2 는 도 1 의 반도체 회로의 동작을 나타낸 타이밍 차트이다. 도 1 의 반도체 회로는 일반적으로 타이밍 발생기 (TG) 라 한다.

도 1 및 2 에서, 신호 (CLK, CKE, CSB, RASB, CASB 및 WEB) 는 출력으로부터 입력된다. 신호 (CLK) 는 외부 기준 클록 신호이고, 내부 회로의 모든 동작은 신호 (CLK) 의 리딩 에지 (leading edge) 와 동기된다. 신호 (CKE) 는 외부 클록 인에이블 신호이다. 신호 (CKE) 의 레벨이 논리적으로 로우 (또는 "비활성" 상태) 인 경우, 신호 (CLK) 의 라이징 에지 (rising edge) 를 따르는 다음 사이클에 대해 내부 동작이 수행되지 않는다. 신호 (CSB, RASB, CASB 및 WEB) 는 각각 외부 명령 신호, 즉, 칩 선택 신호, 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호 및 기입 인에이블 신호이다. 메모리의 내부 동작은 신호 (CLK) 가 라이징 (rising) 일 때 이들 신호의 신호 레벨의 조합으로 결정된다.

수신기 회로 (11 내지 16) 는 로우-전압 트랜지스터-트랜지스터 로직 (LVTTL) 의 레벨과 같은 각 외부 입력 신호의 전압 레벨을 대응하는 내부 신호 전압 레벨로 변화시키기 위한 입력 버퍼로서 동작한다. 각 수신기 회로는 단지 레벨만 변화시키기 때문에, 입력과 출력사이의 논리상의 차이는 없다.

내부 클록 발생 회로 (1) 는 신호 (CLK) 및 신호 (CKE) 에 근거하여 내부 기준 클록 신호 (ICLK) 를 발생시킨다. 신호 (ICLK) 는 신호 (CLK) 및 신호 (CKE) 로 이루어진 논리 성분을 포함하고, 다른 내부 회로들은 내부 클록 신호 (ICLK) 와 동기하여 동작된다.

래치 회로 (21 내지 24) 는 신호 (ICLK) 에 기초하여 각 외부 명령 신호의 래치 프로세스를 실행하여 신호 (CLK) 에 대한 외부 명령 신호의 홀드 시간 및 셋업 시간을 제어하다. 지연 회로 (53 내지 56) 는 셋업 시간 및 홀드 시간을 조정한다. 내부 클록 발생 회로 (1) 가 신호 (CLK) 및 신호 (CKE) 로부터 신호 (ICLK) 를 발생시키고 이것을 각 래치 회로 (21 내지 24) 에 분배시키는데는 많은 시간이 걸리기 때문에, 지연 회로 (53 내지 56) 는 회로 (1) 의 지연 시간에 대응하는 지연을 실행한다.

명령 디코더 (31₀내지 31_n) (n 은 자연수) 는 각 래치 회로 (41₀내지 41_n) 로부터 출력된 신호 (S81₀내지 S81_n) 의 조합으로서 래치되게 되는 복수의 각 명령 신호 (S71₀내지 S71_n) 중 하나를 활성화시킨다.

신호 (S61 내지 S64) 가 상이한 경로를 통해 명령 디코더 (31₀내지 31_n) 로 입력 되기 때문에, 각 명령 디코더 (31₀내지 31_n) 의 각 출력은 입력된 내부 회로의 기능 불량을 발생시킬 수 있는 해저드 (hazard) 를 포함한다. 이러한 이유에서, 해저드는 래치 회로 (41₀내지 41_n) 에 의해서 제거시키게 된다.

래치 회로 (41₀내지 41_n) 는 내부 클록 지연 회로 (LCLKD) 에 의해서 구동된다. 신호 (S61 내지 S64) 로부터 각 신호 (S71₀내지 S71_n) 를 발생시키는데 명령 디코더 (31₀내지 31_n) 에서 약간의 지연 시간이 걸리기 때문에, 신호(ICLKD) 는 명령 디코더 (31₀내지 31_n) 의 지연 시간에 대응하여 지연을 제공하는 지연 회로 (51) 를 통해 신호 (ICLK) 로부터 발생된다.

래치 회로 (41₀내지 41_n) 의 출력 신호 (S81₀내지 S81_n) 는 동기형 DRAM 의 내부 동작이 개시되게 하는 내부 명령 신호이다.

내부 명령 신호 (S81₀내지 S81_n) 의 발생을 위한 임계 경로는 다음과 같다: 임계 경로는 CLK 로부터 개시하여, 수신기 (11 및 12), 내부 클록 발생 회로 (1), 래치 회로 (21 내지 24) 및 명령 디코더 (31₀내지 31_n) 를 순차적으로 통과하여, 내부 명령 신호 (S81₀내지 S81_n) 가 출력되는 래치 회로 (41₀내지 41_n) 에 도달한다.

그러나, 이러한 종래의 반도체 회로는 내부 클록 신호 (ICLK) 가 발생될 때까지 외부 명령 신호를 래치할 수 없다. 이러한 이유 때문에, 명령 디코딩후에 실행될 모든 동작은 내부 클록 발생 회로 (1) 의 시간 지연에 영향받고, 결과적으로, 메모리의 액세스 속도가 저하된다.

따라서, 본 발명의 목적은 외부 명령 신호 및 외부 클록 신호의 입력으로 개시되는 반도체 메모리의 동작 속도를 증가시킬 수 있는 동기형 반도체 메모리를 제공하는데 있다.

본 발명의 다른 목적은 내부 명령 신호가 발생할 때까지 외부 클록 신호의 입력으로부터의 시간지연을 감소시킨 반도체 장치를 제공하는데 있다.

도 1 은 종래 반도체 회로의 구성을 나타낸 블록도.

도 2 은 도 1 의 반도체 회로의 동작을 나타낸 파형 타이밍도.

도 3 은 본 발명의 제 1 실시예에 따른 반도체 회로의 구성을 나타낸 블록도.

도 4 는 도 3 의 반도체 회로의 동작을 나타낸 파형 타이밍도.

도 5 는 도 1 의 래치 회로 (21) 의 구성을 나타낸 회로도.

도 6 은 도 1 의 래치 회로 (41) 의 구성을 나타낸 회로도.

도 7 은 도 1 의 입력 버퍼 (11) 를 나타낸 회로도.

도 8 은 본 발명의 제 1 실시예에 따라 반도체 회로에서 생성된 신호를 이용하는 반도체 메모리 장치를 나타낸 블록도.

도 9 는 본 발명의 제 2 실시예에 따른 반도체 회로의 구성을 나타낸 블록도.

도 10 은 도 9 의 반도체 회로의 동작을 나타낸 파형 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

11 ~ 16 : 수신기 회로

301 : 내부 클록 발생 회로

321 , 322 , 323 , 324 : 래치 회로

331₀~ 331_n: 명령 디코더

341₀~ 341_n: 래치 회로

본 발명의 반도체 회로는 제 1 클록 신호에 기초하여 제 2 클록 신호를 생성하는 제 1 신호 발생기 뿐만 아니라 제 1 클록 신호에 응답하여 제 1 제어 신호를 래치하는 제 1 래치 회로 또한 포함한다. 또한, 본 반도체 회로는 제 2 제어 신호를 생성함으로서 제 1 래치 회로에 의해서 래치된 제 1 제어 신호에 응답하는 제 2 신호 발생기를 포함한다. 또한, 제 2 클록 신호에 응답하여 제 2 제어 신호를 래치하는 제 2 래치 회로가 반도체 회로에 포함된다.

상술한 형태의 결과로서, 외부 입력 신호는 외부 입력 클록 신호와 논리적으로 동일한 신호에 따라 래치되어, 외부 입력 신호의 셋업 시간 및 홀드 시간이 제어된다. 계속해서, 내부클록 발생 회로는 명령 디코더와 동시에 동작한다. 본 발명은 명령 디코더에서 발생된 내부 명령 신호가 내부 클록 발생 회로에서 발생된 내부 클록 신호에 따르는 다른 내부 회로와 분리되는 구성을 갖는다.

본 발명의 상술한 목적 및 다른 목적, 이점 및 형태를 첨부된 도면을 참조로한 이하 설명으로부터 명백해질 것이다.

본 발명의 제 1 실시예를 도 3 및 4 를 참조로하여 설명한다.

도 3 및 4 에 있어서, 신호 (CLK, CKE, CSB, RASB, CASB 및 WEB) 는 외부로부터 입력된다. 신호 (CLK) 는 외부 클록이고, 신호 (CKE) 는 외부 클록 인에이블이다. 나머지 신호는 명령 신호들, 즉, 칩 선택 신호 (CSB), 행 어드레스 스트로브 신호 (RASB), 열 어드레스 신호 (CASB), 및 기입 인에이블 신호 (WEB) 이다. 수신기 회로 (11 내지 16) 는 각 외부 입력 신호의 전압 레벨을 대응하는 내부 신호 전압 레벨로 변환시키기 위한 입력 버퍼로서 동작한다.

래치 회로 (321 내지 324) 는 신호 (CLK) 에 대한 외부 명령 신호에 대한 셋업 시간 및 홀드 시간을 제어하기 위해서 신호 (CLK) 에 따라 외부 명령 신호에 관련한 래치 기능을 수행한다.

본 실시예에서, CLK 입력 신호 (S11) 의 발생을 위한 시간은 각 외부 명령 신호 (CSB, RASB, CASB 및 WEB) 가 입력되는 순간과, 각 신호 (S13 내지 S16) 가 발생되는 순간 사이를 경과한 시간과 거의 동일하기 때문에, 셋업 시간 및 홀드 시간을 조정 하는데 요구되는 지연량은 무시될 수 있다.

내부 클록 발생 회로 (301) 는 외부 기준 클록 신호 (CLK) 및 외부 클록 인에이블 신호 (CKE) 에 기초하여 내부 기준 클록 신호 (ICLK) 를 발생시킨다.

명령 디코더 (331₀내지 331_n) 는 래치 회로 (321 내지 324) 로부터 출력된 신호 (S21 내지 S24) 의 조합에 따라 복수의 내부 명령 신호 (S31₀내지 S31_n) 중 하나를 활성화시킨다 (또는 그들 모두를 비활성화 시킨다).

내부 클록 발생 회로 (301) 및 명령 디코더 (331₀내지 331_n) 는 각 신호들이 입력되는 상이한 경로를 갖기 때문에, 명령 디코더 (331₀내지 331_n) 의 출력은 해저드 (hazard) 를 포함한다. 상기 해저드는 래치회로 (341₀내지 341_n) 에 의해서 제거된다. 래치 회로 (341₀내지 341_n) 는 명령 신호 (S31₀내지 S31_n) 에 대응하는 명령 신호 (S41₀내지 S41_n) 를 출력한다. 명령 신호 (S41₀내지 S41_n)는 예를 들면, 행 어드레스 디코더 제어 신호 (RG), 행 어드레스 버퍼 제어 신호 (RL), 열 디코더 제어 신호 (CG), 열 버퍼 제어 신호 (CL), 센스 증폭기 제어 신호 (PA), 기입 증폭기 제어 신호 (WT), 및 판독 증폭기 제어 신호 (RA) 이다.

본 발명의 제 1 실시예는 래치 회로 (321 내지 324) 가 단지 신호 (CLK) 의 논리만을 따라 동작된다는 점에서 종래 기술과는 상이하다. 결과적으로, 명령 디코더 (331₀내지 331_n) 의 동작은 CKE 가 "비활성화" 인 경우에도 정지되지 않는다.

반면에, 래치 회로 (341₀내지 341_n) 는 신호 (CLK 및 CKE) 의 논리 성분으로 이루어진 신호 (ICLK) 에 의해서 제어된다. 따라서, 신호 (CKE) 가 "비활성화" 되는 경우, 내부 명령 신호 (S41₀내지 S41_n) 는 생성되지 않으며, 이것은 신호 (CLK) 가 신호 (CKE) 에 의해서 무시되는 경우와 동일하다.

본 발명의 제 1 실시예에 따르면, 내부 명령 신호 (S41₀내지 S41_n) 의 생성을 위한 임계 경로는 CLK 입력으로부터 수신기 (11 및 12), 내부 클록 발생회로 (301) 및 래치 회로 (341₀내지 341_n) 를 통해 내부 명령 신호 (S41₀내지 S41_n) 까지의 긴 경로를 취한다. 비록, 상기 경로가 각 회로의 속도에 의존하여 취해지더라도, 상기 경로는 종래의 경우보다 더 단축되도록 선택된다. 결과적으로, CLK/CKE 입력으로부터 내부 명령의 생성을 위한 시간이 감소된다.

상술한 제 1 실시예가 신호 (CLK 및 CKE) 만이 신호 (ICLK) 의 발생에 이용되는 경우라고 하더라도, 신호 (CLK 및 ICLK) 가 논리상 상이하기만 하면, 전원절약 모드를 지시하는 내부 신호와 같은, 내부 클록 발생 회로 (301) 에 대한 다른 신호 입력에 기초하여 신호 (ICLK) 가 발생될 수도 있다.

도 5 내지 도 6 은 각각 래치 회로 (321 및 341) 를 나타낸다. 회로 소자 및 그들의 배열이 도 5 및 도 6 의 각각의 경우에 동일하기 때문에 (그들이 그들의 각 입력 단자와 출력 단자에서 상이한 신호를 가지더라도), 도 5 의 회로 구성에 대해서는 설명을 하지만, 설명이 중복되는 것은, 도 6 에서 생략한다. 유사하게, 각 래치 회로 (321 내지 324) 는 그들의 각 입력 단자 및 출력 단자의 접속에 대한 것을 제외하고는 동일한 구조를 가지며, 래치 회로 (322 내지 324) 의 구성에 대한 설명은 도 5 에 나타낸 래치 회로 (321) 의 설명의 중복으로서 생략한다. 유사하게, 래치 회로 (341₀내지 341_n) 의 구성에 대한 설명은 각 래치 회로 (341₀내지 341_n) 가 그들의 각 입력 단자와 출력 단자의 접속에 대한 것을 제외하고는 동일한 구성을 갖기 때문에 중복으로서 생략한다.

래치 회로 (321) 는 마스터-슬래이브 형이다. 마스터부는 n 채널 금속 산화물 실리콘 (이하 nMOS 라 함) 트랜지스터 (103), p 채널 금속 산화물 실리콘 (이하 pMOS 라 함) 트랜지스터 (104), pMOS 트랜지스터 (105), nMOS 트랜지스터 (106), 인버터 회로 (107), 및 인버터 회로 (108) 로 이루어진다. 슬래이브부는 pMOS 트랜지스터 (109), nMOS 트랜지스터 (110), nMOS 트랜지스터 (112), pMOS 트랜지스터 (111), 인버터 회로 (113), 및 인버터 회로 (114) 로 이루어진다.

한 쌍의 nMOS 트랜지스터 (103) 와 pMOS 트랜지스터 (104) 가 활성화되는 경우, 한 쌍의 pMOS 트랜지스터 (105) 와 nMOS 트랜지스터 (106) 는 비활성화 된다. 결과적으로, 입력 단자 (S13) 에 입력된 데이터 입력은 인버터 회로 (107) 의 출력 단자로 전송된다. 그때에, 한 쌍의 pMOS 트랜지스터 (109) 와 nMOS 트랜지스터 (110) 가 비활성화되기 때문에, 인버터 회로 (107) 의 출력 단자로 전송된 데이터는 슬래이브부로 전송되지 않는다. 따라서, 한 쌍의 nMOS 트랜지스터 (103) 와 pMOS 트랜지스터 (104) 가 비활성화될 때, 한 쌍의 pMOS 트랜지스터 (105) 와 nMOS 트랜지스터 (106) 가 활성화된다. 결과적으로, 데이터는 인버터 회로 (107 및 108) 에 의해서 유지된다. 한편, 한 쌍의 nMOS 트랜지스터 (103) 와 pMOS 트랜지스터 (104) 가 비활성화될 때, 한 쌍의 pMOS 트랜지스터 (109) 와 nMOS 트랜지스터 (110) 가 활성화되고, 한 쌍의 pMOS 트랜지스터 (111) 와 nMOS 트랜지스터 (112) 가 비활성화된다. 결과적으로, 데이터는 출력 단자 (S21) 로 전송된다. 그러면, 한 쌍의 pMOS 트랜지스터 (109) 와 nMOS 트랜지스터 (110) 가 비활성화될 때, 한 쌍의 pMOS 트랜지스터 (111) 와 nMOS 트랜지스터 (112) 가 활성화되어, 단자 (S21) 로 전송된 데이터는 인버터 회로 (113 및 114) 에 의해서 유지된다.

도 7 은 도 3 에 나타낸 입력 버퍼 (11) 의 회로도를 나타낸 도면이다. 입력 버퍼 (11) 는 전류 미러 회로로서 이용된다. nMOS 트랜지스터 (124) 는 접지 소오스 라인과 제 1 노드 사이에 결합되고, 입력으로서 신호 (CLK) 를 수신하는 게이트를 갖는다. pMOS 트랜지스터 (122) 는 전원 라인과 제 1 노드 사이에 결합되고, 제 1 노드에 결합된 게이트를 갖는다. pMOS 트랜지스터 (123) 는 전원 라인과 제 2 노드 사이에 결합되고 제 1 노드에 결합된 게이트를 갖는다. nMOS 트랜지스터 (125) 는 접지 소오스 라인과 제 2 노드 사이에 결합되고 기준 전압 (VREF) 을 수신하는 게이트를 갖는다. 인버터 (126) 는 제 2 노드에 접속된 입력 단자 및 신호 라인 (S11) 에 접속된 출력 단자를 갖는다.

각 입력 버퍼 (12 내지 16) 는 입력 버퍼 (11) 와 각각 동일한 구조를 갖기때문에, 이들 구조에 대한 상세한 설명은 중복으로서 생략한다. 각 입력 버퍼 (11 내지 16) 가 동일한 구조를 갖기 때문에, 그들의 각 지연 시간은 거의 동일하다.

도 8 은 도 3 에 나타낸 반도체 회로에 의해서 생성된 명령 신호를 이용하는 반도체 메모리 장치를 나타낸 도면이다.

반도체 메모리 장치는 메모리 셀 어레이 (MA), 행 어드레스 디코더 (RD), 행 어드레스 버퍼 (RB), 센스 증폭기 (SA), 열 어드레스 디코더 (CD), 열 어드레스 버퍼 (CL), 데이터 입력 및 출력 회로 (200), 데이터 입력 및 출력 단자 (201), 및 어드레스 입력 단자 (203) 로 이루어진다.

행 어드레스 버퍼 (PB) 는 신호 (PL) 가 활성화될 때 내부 Y 어드레스 신호를 생성하기 위해 어드레스 입력 단자 (203) 를 통해 Y 어드레스 신호를 래치한다. 행 어드레스 디코더는 신호 (RG) 가 활성화될 때 메모리 셀 어레이의 복수 쌍의 비트라인들 중 한 쌍의 비트라인을 선택하기 위해서 내부 Y 어드레스 신호를 디코딩한다. 한편, 열 어드레스 버퍼 (CB) 는 신호 (CL) 가 활성화될 때, 내부 X어드레스 신호를 생성하기 위해서 어드레스 입력 단자 (203) 를 통해 X 어드레스 신호를 래치한다. 열 어드레스 디코더는 신호 (RG) 가 활성화 될때, 메모리 셀 어레이 (MA) 의 복수 쌍의 워드 라인중 하나의 워드 라인을 선택하기 위해서 내부 Y 어드레스 신호를 디코딩한다. 센스 증폭기는 신호 (PA) 가 활성화될 때, 데이터 라인으로 데이터를 출력시키기 위해 디코더 (RD 및 CD) 에 의해서 선택된 메모리 셀로부터 전송된 데이터를 증폭한다. 그후, 판독 증폭기 (RD) 는 신호 (RD) 가 활성화될 때, 데이터 입력 및 출력 단자 (201) 로 데이터를 출력시키기 위해 데이터를 증폭한다. 한편, 기입 동작 모드에서, 기입 증폭기 (WA) 는 신호 (WT) 가 활성화될 때, 데이터 라인으로 데이터를 전송하기 위해서, 입력 및 출력 단자 (201) 로 입력된 데이터를 증폭한다. 센스 증폭기는 신호 (PA) 가 활성화될 때 데이터를 증폭시키고, 증폭된 데이터는 디코더 (CD 및 RD) 에 의해서 선택된 메모리셀에 기입된다. 신호 (RG, PA, CG, RL, CL, WT, 및 RD) 는 도 3 에 나타낸 반도체 회로에 의해서 제공된다.

도 9 는 본 발명의 제 2 실시예에 따른 반도체 회로의 구성을 나타낸 블록도이고, 도 10 은 도 9 의 반도체 회로의 동작을 나타낸 파형 타이밍도이다.

위상 동기 루프 (PLL) 회로 (902) 는 내부 클록 신호 (CLK) 를 입력으로 하고, 입력 신호 (CLK) 와 주파수는 동일하지만 위상이 상이한 신호를 출력한다. 본 제 2 실시예에서는, 앞선 위상을 갖는 신호 (S20) 를 출력한다.

래치 회로 (921 내지 924) 는 PLL 회로 (902) 의 출력 (S20) 에 기초하여 각 외부 명령 신호를 래치하여, CLK 신호에 대한 외부 명령 신호의 셋업 시간 및 홀드 시간을 제어한다. 셋업 시간 및 홀드 시간은 각 외부 명령 신호 (CSB, RASB, CASB 및 WEB) 가 입력되는 순간과 신호 (S921 내지 S924) 가 발생되는 순간 사이의 경과 시간에 기초하는 신호 (S20) 와 CLK 입력 사이의 위상차를 제어함으로서 조정될 수 있다.

PLL 회로 (902) 는 자유롭게 입력과 출력의 위상을 상이하게 하는 것이 가능하다. 따라서, 각 외부 명령 신호의 입력으로부터 신호 (S13 내지 S16) 의 발생 경로상에 지연 회로가 제공될 필요가 없다.

내부 클록 발생 회로 (901) 는 신호 (S20) 와 CKE 신호로부터 내부 기준 클록 신호 (ICLK) 를 발생시킨다. 내부 클록 발생 회로 (901) 와 명령 디코더 (931₀내지 931_n) 는 타측으로부터의 출력을 이용할 필요가 없고, 따라서, 그들을 서로 병행하여 동작될 수 있다.

본 발명의 제 2 실시예의 설명에 따르면, 제 2 실시예의 부분의 동작 및 구성이 본 발명의 제 1 실시예의 동작 및 구성과 동일하기 때문에 상술한 것 외에 더 이상 설명하지 않는다.

제 2 실시예에 따르면, 래치 회로 (921 내지 924) 를 제어하는 신호 (S20) 의 위상이 자유롭게 선택될 수 있기 때문에, 신호 (S13 내지 S16) 의 셋업 시간 및 홀드 시간은 외부 명령 신호 및 CLK 신호의 표준 셋업 시간 및 홀드 시간에 관계 없이 신호 (S20) 에 자유롭게 맞추어 질 수 있다. 이러한 이유 때문에, 내부 명령 신호 (S941₀내지 S941_n) 의 발생 임계 경로는 대체로 다음과 같다: 외부 명령 신호 (CSB, RASB, CASB 및 WEB) 로부터 수신기 (13 내지 16) 로, 신호 (S12) 로부터 수신기 (12) 로 개시하고, 내부 명령 신호 (S941₀내지 S941_n) 가 출력되는 래치 회로 (941₀내지 941_n) 로 진행하는 도중에 래치 회로 (921 내지 924) 및 명령 디코더 (931₀내지 931_n) 를 통해 통과한다.

이러한 구조에서, 외부 명령 신호는 각 셋업 시간에 의해서 신호 (CLK) 에앞서 래치되어, 내부 명령 신호의 발생 속도가 증가한다.

PLL 회로가 신호 (S20) 의 발생에 이용되는 경우를 제 2 실시예에서 설명했지만, 이용되는 회로가 동일한 기능을 가지기만 하면, DLL 회로와 같은 다른 회로가 이용될 수도 있다.

상술한 바와 같이, 본 발명은 외부 명령 신호 입력 및 외부 클록 신호 입력 에 기초하여 개시되는 동작의 속도를 증가시키는 것이 가능한 동기 반도체 메모리를 제공하고, 본 발명은 내부 명령 신호가 발생할 때까지 외부 클록 신호의 입력으로부터 시간 지연을 감소시킨 반도체 장치를 제공한다.

본 발명은 상술한 실시예에 제한되는 것은 아니며 본 발명의 정신 및 범위를 벗어나지 않고 변경 및 수정이 될 수 있는 것이 명백하다.

Claims

제 1 클록 신호에 응답하여 래치되게 되는 제 1 제어 신호를 입력으로서 수신하여, 래치된 제 1 제어 신호를 출력시키는 제 1 래치;

상기 제 1 클록 신호를 입력으로서 수신하여, 상기 제 1 클록 신호에 기초한 제 2 클록 신호를 출력시키는 제 1 신호 발생기;

상기 래치된 제 1 제어 신호를 입력으로서 수신하고, 상기 래치된 제 1 제어 신호에 기초하여 제 2 제어 신호를 출력시키는 제 2 신호 발생기; 및

상기 제 2 클록 신호에 응답하여 래치되게 되는 상기 제 2 제어 신호를 입력으로서 수신하는 제 2 래치를 구비하는 것을 특징으로 하는 반도체 회로.
제 1 항에 있어서, 상기 제 1 클록 신호는 외부 클록 신호인 것을 특징으로 하는 반도체 회로.
제 2 항에 있어서, 상기 제 2 클록 신호는 내부 클록 신호인 것을 특징으로 하는 반도체 회로.
제 3 항에 있어서, 상기 제 1 제어 신호는 외부 명령 신호이고, 상기 제 2 제어 신호는 내부 명령 신호인 것을 특징으로 하는 반도체 회로.
제 4 항에 있어서, 상기 제 2 신호 발생기는 디코더 회로인 것을 특징으로 하는 반도체 회로.
제 1 항에 있어서, 상기 제 1 클록 신호는 제 1 입력 버퍼를 통해 상기 제 1 신호 발생기로 입력되고, 상기 제 1 제어 신호는 제 2 입력 버퍼를 통해 상기 제 2 신호 발생기로 입력되고, 상기 제 1 입력 버퍼 및 상기 제 2 입력 버퍼는 각각 본질적으로 서로 동일한 구조로 이루어지는 것을 특징으로 하는 반도체 회로.
제 1 항에 있어서, 상기 제 1 클록 신호는 외부 클록 신호와 주파수는 동일하지만 위상이 상이한 신호인 것을 특징으로 하는 반도체 회로.
제 1 클록 신호와 동기하여 복수의 외부 입력 신호들을 래치하는 제 1 래치 수단;

상기 외부 입력 신호의 조합에 기초하여 내부 제어 신호를 발생시키는 수단; 및

상기 제 1 클록 신호와 상이한 제 2 클록 신호에 동기하여 내부 제어 신호를 래치하는 제 2 래치 수단으로 이루어지는 것을 특징으로 하는 반도체 회로.
제 8 항에 있어서, 상기 제 2 클록 신호는 상기 제 1 클록 신호를 수신하는 클록 발생기에 의해서 생성되는 것을 특징으로 하는 반도체 회로.
제 9 항에 있어서, 상기 제 1 클록 신호는 제 1 입력 버퍼를 통해 상기 클록 발생기로 입력되고, 상기 외부 입력 신호는 제 2 입력 버퍼를 통해 상기 제 1 래치 수단으로 입력되고, 상기 제 1 및 제 2 입력 버퍼 각각은 서로 동일한 구조를 갖는 것을 특징으로 하는 반도체 회로.
제 10 항에 있어서, 상기 제 1 클록 신호는 외부 클록 신호이고, 상기 제 2 클록 신호는 상기 외부 클록 신호로부터 생성된 내부 클록 신호인 것을 특징으로 하는 반도체 회로.
제 8 항에 있어서, 상기 제 1 클록 신호는 외부 클록 신호와 주파수는 일치하지만 위상이 상이한 신호이고, 상기 제 2 클록 신호는 상기 외부 클록 신호로부터 생성된 내부 클록 신호인 것을 특징으로 하는 반도체 회로.
외부 클록 신호를 수신하는 입력 단자 및 출력 단자를 갖는 제 1 입력 버퍼;

클록 인에이블 신호를 수신하는 입력 단자 및 출력 단자를 갖는 제 2 입력 버퍼;

외부 명령 신호를 수신하는 입력 단자 및 출력 단자를 각각 갖는 복수의 제 3 입력 버퍼;

상기 제 1 및 제 2 입력 버퍼의 상기 출력 단자에 결합된 입력 단자 및 내부클록 신호를 출력하는 출력 단자를 갖는 내부 클록 발생 회로;

상기 제 1 입력 버퍼 및 각 제 3 입력 버퍼의 상기 출력 단자에 결합된 입력 단자를 각각 가지며, 출력 단자를 각각 갖는 복수의 제 1 래치 회로;

상기 제 1 래치 회로의 하나 이상의 출력 단자에 결합된 입력 단자를 각각 가지며, 출력 단자를 각각 갖는 복수의 논리 회로; 및

상기 내부 클록 발생회로의 상기 출력 단자 및 각 논리 회로의 상기 출력 단자에 결합된 입력단자를 각각 갖는 복수의 제 2 래치 회로를 구비하는 것을 특징으로 하는 반도체 회로.
제 13 항에 있어서, 상기 제 1 입력 버퍼, 상기 제 2 입력 버퍼, 및 상기 복수의 제 3 입력 버퍼는 각각 본질적으로 서로 동일한 구조로 각각 이루어지는 것을 특징으로 하는 반도체 회로.
외부 클록 신호를 수신하는 입력 단자 및 출력 단자를 갖는 제 1 입력 버퍼;

클록 인에이블 신호를 수신하는 입력 단자 및 출력 단자를 갖는 제 2 입력 버퍼;

상기 제 1 입력 버퍼의 상기 출력 단자에 결합된 입력 단자를 가지며, 상기 외부 클록 신호와 주파수는 동일하지만 위상이 상이한 신호를 출력하는 출력 단자를 갖는 위상 시프트 회로;

외부 명령 신호를 수신하는 입력 단자를 각각 가지며, 출력 단자를 각각 갖는 복수의 제 3 입력 버퍼;

상기 제 2 입력 버퍼 및 상기 위상 시프트 회로의 상기 출력 단자에 결합된 입력 단자를 가지며 내부 클록 신호를 출력시키는 출력 단자를 갖는 내부 클록 발생 회로;

각 입력 버퍼 및 상기 위상 시프트 회로의 상기 출력 단자에 결합된 입력 단자를 각각 가지며, 출력 단자를 각각 갖는 복수의 제 1 래치 회로;

상기 제 1 래치 회로의 하나 이상의 출력 단자에 결합된 입력 단자를 각각 가지며, 출력 단자를 각각 갖는 복수의 논리 회로; 및

상기 내부 클록 발생 회로 및 각 논리 회로의 상기 출력 단자에 결합된 입력 단자를 각각 갖는 복수의 제 2 래치 회로를 구비하는 것을 특징으로 하는 반도체 회로.
제 15 항에 있어서, 상기 위상 시프트 회로는 위상 동기 루프 회로인 것을 특징으로 하는 반도체 회로.
제 16 항에 있어서, 상기 제 1 입력 버퍼, 상기 제 2 입력 버퍼, 및 상기 복수의 제 3 입력 버퍼는 본질적으로 서로 동일한 구조로 이루어지는 것을 특징으로 하는 반도체 회로.
외부 명령 신호를 래치하는 단계;

외부 클록 신호에 기초한 내부 클록 신호 및 래치된 외부 명령 신호에 기초한 내부 명령 신호를 생성하는 단계; 및

상기 내부 클록 신호에 응답하여 상기 내부 명령 신호를 래치하는 단계로 이루어지며,

상기 외부 명령 신호는 상기 내부 클록 신호가 생성되기 전에 래치되는 것을 특징으로 하는 내부 명령 신호 생성 방법.
제 18 항에 있어서, 상기 외부 명령 신호는 상기 외부 클록 신호와 동기하여 래치되는 것을 특징으로 하는 내부 명령 신호 생성 방법.
제 19 항에 있어서, 상기 내부 클록 신호 및 상기 내부 명령 신호는 병행하여 생성되는 것을 특징으로 하는 내부 명령 신호 생성 방법.