JP3152174B2

JP3152174B2 - 半導体記憶装置

Info

Publication number: JP3152174B2
Application number: JP20312397A
Authority: JP
Inventors: 聡伊佐
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 2001-04-03
Anticipated expiration: 2017-07-29
Also published as: KR19990014268A; JPH1145571A; KR100280136B1; US6075749A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に外部クロック信号に同期してアドレス及びコマ
ンドの入力やデータの入出力が行われるシンクロナスＤ
ＲＡＭ型の半導体記憶装置に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭの高速化に伴い、２００
ＭＨｚ以上の外部クロックに同期するシンクロナスＤＲ
ＡＭが出現しようとしている。この種のシンクロナスＤ
ＲＡＭでは、同期動作に関係するコマンド信号等のセッ
トアップ時間とホールド時間の各特性に対して、従来よ
りも厳しい規格が要求されることになる。

【０００３】特願平９−１３５８７号明細書（文献１）
記載の従来のこの種の半導体記憶装置は、外部クロック
ＣＬＫと、外部コマンド制御信号として外部クロックイ
ネーブルＣＫＥ，チップセレクトＣＳＢ，ロウアドレス
ストローブＲＡＳＢ，カラムアドレスストローブＣＡＳ
Ｂ，ライトイネーブルＷＥＢの各々との供給を受け、ま
たアドレスとしてアドレスＡ０〜Ａｉの供給を受け、デ
ータ信号としてデータＤＱ０〜ＤＱｊをデータ入出力端
子に供給を受ける。

【０００４】ここで、信号名の後部のＢは、Ｌレベルで
活性化するＬレベルイネーブル信号を表す。

【０００５】書込読出動作時には、外部クロックＣＬＫ
の立ち上がりエッジを基準にして、アドレス及び各コマ
ンド制御信号の入力や、データの入出力を行う。

【０００６】文献１記載の従来の第１の半導体記憶装置
をブロックで示す図１０を参照すると、この従来の第１
の半導体記憶装置は、外部クロックＣＬＫの供給に応答
して記憶装置内部の動作タイミングの制御用の内部クロ
ックＩＣＬＫを発生する内部クロック発生回路１と、各
コマンド制御信号ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢの各々を緩衝増幅し対応する内部信号Ｓ１２
〜Ｓ１６の各々を出力する入力バッフア１２〜１６と、
コマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
の各々対応の内部信号Ｓ１３〜Ｓ１６の各々をラッチ・
保持し対応するラッチ信号Ｓ２１〜Ｓ２４を出力するレ
ジスタ回路１２１〜１２４と、ラッチ信号Ｓ２１〜Ｓ２
４の供給に応答してコマンド制御信号をデコードしコマ
ンドデコード信号Ｓ３１，Ｓ３２，・・・を出力するコ
マンドデコード回路３１，３２，・・・と、コマンドデ
コード信号Ｓ３１，Ｓ３２，・・・をラッチし対応する
動作モード判定信号ＭＯＤＥ１，ＭＯＤＥ２，・・・を
出力するラッチ回路４１，４２，・・・とを備える。

【０００７】内部クロック発生回路１は、外部クロック
ＣＬＫを緩衝増幅し対応する内部クロックＳ１１を出力
する入力バッフア１１と、信号Ｓ１２の供給に応答して
活性化されＳ１１に同期して内部クロックＩＣＬＫを生
成する内部クロック活性化回路２とを備える。

【０００８】次に、図１０及び各信号の動作波形をタイ
ムチャートで示す図１１を参照して、従来の第１の半導
体記憶装置の動作について説明すると、まず、入力バッ
ファ１１は、外部クロックＣＬＫを取り込み、外部クロ
ックイネーブル信号ＣＫＥのレベルとは無関係に、ＣＬ
ＫのＬレベル／Ｈレベルに応じて、同相のＣＭＯＳレベ
ルのクロックＳ１１を出力する。内部クロック活性化回
路２は、ＣＫＥの供給を受ける入力バッファ１２からの
出力信号Ｓ１２のＨレベルに応答して活性化され、クロ
ックＳ１１を取り込みこのクロックＳ１１に同期した内
部クロックＩＣＬＫを内部回路に供給する。

【０００９】入力バッファ１３〜１６は、ＣＳＢ，ＲＡ
ＳＢ，ＣＡＳＢ，ＷＥＢ等の各コマンド制御信号を取り
込み対応する内部信号Ｓ１３〜Ｓ１６を出力する。レジ
スタ回路１２１〜１２４の各々は、外部クロック対応の
内部クロックＳ１１の立ち上がりエッジに同期して、内
部信号Ｓ１３〜Ｓ１６の各々をラッチ・保持し内部信号
Ｓ２１〜Ｓ２４を出力し、コマンドデコード回路３１，
３２，・・・に供給する。コマンドデコード回路３１，
３２，・・・は、内部信号Ｓ２１〜Ｓ２４の各々のレベ
ル状態の組み合わせに対応するコマンドデコード信号Ｓ
３１，Ｓ３２，・・・を出力しラッチ回路４１，４２，
・・・に供給する。ラッチ回路４１，４２，・・・の各
々は、内部クロックＩＣＬＫに同期してこれらコマンド
デコード信号Ｓ３１，Ｓ３２，・・・の各々をラッチ
し、対応する動作モード判定信号ＭＯＤＥ１，ＭＯＤＥ
２，・・・を出力する。

【００１０】なお、コマンドデコード回路３１，３２，
・・・における最終的な動作モードの判定には、アドレ
ス信号も利用するが、ここでは、説明の便宜上省略して
いる。また実際には、外部信号がＬレベルの場合とＨレ
ベルの場合では、入力パッドからラッチ回路４１，４
２，・・・までの伝搬遅延は厳密には等しくないが、同
様に説明の便宜上、同一としている。

【００１１】図１１を参照して特に動作タイミング関係
について詳細に説明すると、外部クロックイネーブル信
号ＣＫＥのＨレベル状態で、外部クロックＣＬＫが有効
となる。また、各外部コマンド制御信号ＣＳＢ，ＲＡＳ
Ｂ，ＣＡＳＢ，ＷＥＢ等を、外部クロックＣＬＫに対し
て外部セットアップ時間ｔＳｅと外部ホールド時間ｔＨ
ｅを持つように入力する。したがって、信号Ｓ１３〜Ｓ
１６は、コマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢの各々に対して、入力バッファ１３〜１６の
通過時の遅延及び配線等に起因する遅延すなわちバッフ
ア遅延Ｔａ分だけ遅れて変化する。その後それらの信号
Ｓ１３〜Ｓ１６は、内部クロックＳ１１の立ち上がりエ
ッジに同期して、レジスタ回路１２１〜１２４よってラ
ッチ・保持される。

【００１２】次に、コマンドデコード信号Ｓ３１，３
２，・・・は、コマンドデコード回路３１，３２，・・
・の通過時の遅延及び配線等に起因する遅延すなわちデ
コード時間Ｔ１分だけ遅れて変化する。その後ラッチ回
路４１，４２，・・・は、上述のように、これらコマン
ドデコード信号Ｓ３１，３２，・・・を内部クロックＩ
ＣＬＫに同期してラッチし、動作モード判定信号ＭＯＤ
Ｅ１，ＭＯＤＥ２，・・・を出力する。

【００１３】このように、ラッチ回路４１，４２，・・
・を設ける理由は、モード判定信号に対するノイズやハ
ザード等の干渉を防止するためである。

【００１４】ここで、チップの内部セットアップ時間ｔ
Ｓｉと内部ホールド時間ｔＨｉの和である内部ウィンド
ウ幅ｔＷｉ、及び外部クロックＣＬＫが入力されてから
動作モード判定信号が出力されるまでのモード判定時間
Ｔｏｕｔについて考えると、このモード判定時間Ｔｏｕ
ｔは、アクセス時間に影響する。

【００１５】まず、図１０，図１１及び説明の便宜上代
表としてレジスタ回路１２１，デコード回路３１，ラッ
チ回路４１の詳細を回路図で示す図１２（Ａ）を参照し
て従来の第１の半導体記憶装置のモード判定動作につい
て詳細に説明すると、レジスタ回路１２１はそれぞれＰ
ＭＯＳ，ＮＭＯＳ各トランジスタから成るトランスファ
ゲートＳＷ１，ＳＷ２の各々を含みそれぞれマスタ側及
びスレーブ側を成すＤラッチＤ２１，Ｄ２２から成り、
ラッチ４１はトランスファゲートＳＷ３を含むＤラッチ
である。

【００１６】また、説明の便宜上、内部セットアップ時
間ｔＳｉと内部ホールド時間ｔＨｉを、それぞれ次のよ
うに定義する。すなわち、内部セットアップ時間ｔＳｉ
は、スレーブ側のＤラッチＤ２２の入力信号Ｓ１３Ｂの
レベルが確定してからトランスファゲートＳＷ２が開き
始めるまでの時間とする。一方、内部ホールド時間ｔＨ
ｉは、マスタ側のＤラッチＤ２１のトランスファゲート
ＳＷ１が閉じてからマスタ側の入力信号Ｓ１３のレベル
が確定状態から変化するまでの時間とする。

【００１７】また、Ｄラッチの信号伝搬時間、及びクロ
ックＳ１１と内部クロックＩＣＬＫの各々の相補クロッ
クＳ１１Ｂ，ＩＣＬＫＢの生成所要時間を、共にΔｔと
する。

【００１８】図１１を参照すると、外部セットアップ時
間ｔＳｅと外部ホールド時間ｔＨｅ及び内部ウィンドウ
幅ｔＷｉはそれぞれ次式で表されるから、内部ウィンド
ウ幅は外部ウィンドウ幅よりも２・Δｔだけ、小さくな
る。ｔＳｅ＋ｔＨｅ＝Δｔ＋ｔＳｉ＋Δｔ＋ｔＨｉ・・・・・・・・・・・（１）ｔＷｉ＝ｔＷｅ−２・Δｔ・・・・・・・・・・・・・・・・・・・・（２）一方、モード判定時間Ｔｏｕｔは、外部クロックＣＬＫ
から内部クロックＩＣＬＫまでの遅延時間をＴ２とする
と、次式で表される。Ｔｏｕｔ＝Ｔ２＋Δt・・・・・・・・・・・・・・・・・・・・・・・（３）すなわち、低速動作の場合、セットアップ時間及びホー
ルド時間の規格においては、上記ウインドウ幅の減少は
ウィンドウ幅に比べて無視し得る程度であったが、２０
０ＭＨｚ以上の高周波動作では、上記ウィンドウ幅の減
少は無視し得ない。

【００１９】次に、一般的な従来の第２の半導体記憶装
置を図１０と共通の構成要素には共通の参照文字／数字
を付して同様にブロックで示す図１３を参照すると、こ
の従来の第２の半導体記憶装置の第１の半導体記憶装置
との相違点は、レジスタ回路１２１〜１２４の代わりに
ラッチタイミングが内部クロックＩＣＬＫに同期し、出
力側のラッチ回路４１，４２，・・・とマスタスレーブ
の関係を有しそのマスタ側を構成するラッチ回路２１〜
２４を備えることである。

【００２０】次に、図１３及び各信号の動作波形をタイ
ムチャートで示す図１４を参照して、従来の第２の半導
体記憶装置の動作について説明すると、まず、前述の従
来の第１の半導体記憶装置と同様に、入力バッファ１１
は外部クロックＣＬＫを取り込み、内部クロック活性化
回路２は、内部信号Ｓ１２の供給に応答して活性化され
る。同様に、入力バッファ１３〜１６は、ＣＳＢ，ＲＡ
ＳＢ，ＣＡＳＢ，ＷＥＢの各コマンド制御信号を取り込
み対応の内部コマンド制御信号Ｓ１３〜Ｓ１６を出力す
る。ラッチ回路２１〜２４は内部クロックＩＣＬＫに同
期の立ち上がりエッジに同期してＣＳＢ，ＲＡＳＢ，Ｃ
ＡＳＢ，ＷＥＢの各コマンド制御信号をラッチ・保持
し、内部信号Ｓ２１〜Ｓ２４を出力し、コマンドデコー
ド回路３１，３２，・・・に供給する。

【００２１】この構成では、前段すなわちマスタ側のラ
ッチ回路２１〜２４により、内部ホールド時間ｔＨｉが
規定され、後段すなわちスレーブ側のラッチ回路４１，
４２，・・・により、内部セットアップ時間ｔＳｉが規
定される。

【００２２】図１３，図１４を参照して特に動作タイミ
ング関係について詳細に説明すると、従来の第１の例と
同様に、外部クロックイネーブル信号ＣＫＥのＨレベル
状態で、外部クロックＣＬＫが有効化し、各コマンド制
御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢを、外部ク
ロックＣＬＫに対してセットアップ時間ｔＳｅとホール
ド時間ｔＨｅを持つように入力する。したがって、信号
Ｓ１３〜Ｓ１６は、コマンド制御信号ＣＳＢ，ＲＡＳ
Ｂ，ＣＡＳＢ，ＷＥＢの各々に対して、入力バッファ１
３〜１６のバッフア遅延Ｔａ分だけ遅れて変化する。

【００２３】コマンドデコード信号Ｓ３１，Ｓ３２，・
・・は、マスタ側のラッチ回路２１〜２４の通過時の遅
延Δｔ及びコマンドデコード回路３１，３２，・・・の
デコード時間Ｔ１だけ遅れて変化する。スレーブ側のラ
ッチ回路４１，４２，・・・はこれら信号Ｓ３１，Ｓ３
２，・・・を内部クロックＩＣＬＫに同期してラッチ
し、動作モード判定信号ＭＯＤＥ１，ＭＯＤＥ２，・・
・を出力する。

【００２４】図１３，図１１及び説明の便宜上代表とし
てラッチ２１，デコード回路３１，ラッチ回路４１の詳
細を回路図で示す図１２（Ｂ）を参照して従来の第２の
半導体記憶装置のモード判定動作について詳細に説明す
ると、ラッチ２１がトランスファゲートＳＷ１を含む１
個のＤラッチでありこれをマスタ側Ｄラッチとし、ラッ
チ４２がトランスファゲートＳＷ３を含むスレブ側Ｄラ
ッチとする他は、前述の従来の第１の半導体記憶装置の
場合と共通である。

【００２５】内部セットアップ時間ｔＳｉは、スレーブ
側のＤラッチＤ４２の入力信号Ｓ３１のレベルが確定し
てからトランスファゲートＳＷ３が開き始めるまでの時
間とする。一方、内部ホールド時間ｔＨｉは、マスタ側
のＤラッチ１２１のトランスファゲートＳＷ１が閉じて
からマスタ側の入力信号Ｓ１３のレベルが確定状態から
変化するまでの時間とする。

【００２６】図１４を再度参照すると、コマンドデコー
ド回路３１のコマンド制御信号デコードの所要時間をＴ
１とすれば、外部セットアップ時間ｔＳｅと外部ホール
ド時間ｔＨｅ及び内部ウィンドウ幅ｔＷｉはそれぞれ次
式で表されるから、内部ウィンドウ幅は外部ウィンドウ
幅よりも２・Δｔ＋Ｔ１だけ、小さくなってしまう。ｔＳｅ＋ｔＨｅ＝Δｔ＋Ｔ１＋ｔＳｉ＋Δｔ＋ｔＨｉ・・・・・・・・（４）ｔＷｉ＝ｔＷｅ−（２・Δｔ＋Ｔ１）・・・・・・・・・・・・・・・（５）一方、動作モード判定時間Ｔｏｕｔは、次式で表され
る。Ｔｏｕｔ＝Ｔ２＋Δｔ・・・・・・・・・・・・・・・・・・・・・・（６）この場合も、低速動作の場合、セットアップ時間及びホ
ールド時間の規格においては、上記ウインドウ幅の減少
はウィンドウ幅に比べて無視し得る程度であったが、２
００ＭＨｚ以上の高周波動作では、上記ウィンドウ幅の
減少は無視し得ない。

【００２７】

【発明が解決しようとする課題】上述した従来の第１，
第２の半導体記憶装置は、いずれも、コマンド制御信号
において、外部セットアップ時間と外部ホールド時間の
規格から決まる外部ウィンドウ幅に対して内部ウィンド
ウ幅が減少し、この内部ウィンドウ幅の減少はウィンド
ウ幅が小さい２００ＭＨｚ以上の高周波動作では、無視
し得なくなるという欠点があった。

【００２８】本発明の第１の目的は、コマンド制御信号
において、従来の内部ウィンドウ幅よりも広い内部ウィ
ンドウ幅を有する半導体記憶装置を提供することにあ
る。

【００２９】また、本発明の他の目的は、コマンド制御
信号において、外部クロックＣＬＫが入力されてから動
作モード判定信号が出力されるまでの動作モード判定時
間を、従来と同等に保ったまま、第１の目的を達成する
半導体記憶装置を提供することにある。

【００３０】さらに、本発明の他の目的は、コマンド制
御信号において、内部ウィンドウ幅と、動作モード判定
時間を、一定の条件下で設定出来る機能を有する半導体
記憶装置を提供することにある。

【００３１】

【課題を解決するための手段】本発明の半導体記憶装置
は、外部クロック信号の供給に応答して内部タイミング
制御用の第１及び第２の内部クロック信号を発生する内
部クロック信号発生回路と、前記第１の内部クロック信
号に同期して動作する第１のスイッチ手段を含み内部動
作制御用の複数のコマンド制御信号をラッチし複数のラ
ッチコマンド信号を出力する第１のラッチ回路と、前記
複数のラッチコマンド信号をデコードし複数のコマンド
デコード信号を出力するコマンドデコード回路と、前記
第２の内部クロック信号に同期して動作する第２のスイ
ッチ手段を含み前記複数のコマンドデコード信号をラッ
チし複数の所定のモード信号を出力する第２のラッチ回
路とを備える半導体記憶装置において、前記内部クロッ
ク信号発生回路が、前記第１及び第２の内部クロック信
号相互間のタイミングを設定するタイミング設定手段
と、前記第２の内部クロック信号のタイミングに応じて
前記第１の内部クロック信号のパルス幅を調整するクロ
ック幅調整手段とを備え、前記第１のラッチ回路が前記
第１のスイッチ手段の導通時刻からのこのラッチ回路の
入力信号レベルの所定確定レベルから遷移開始するまで
の時間であるホールド時間を設定し、前記第２のラッチ
回路がこのラッチ回路の入力信号レベルの所定確定レベ
ルに到達してから前記第２のスイッチ手段の遮断開始す
るまでの時間であるセットアップ時間を設定することを
特徴とするものである。

【００３２】

【発明の実施の形態】次に、本発明の実施の形態を図１
０，図１３と共通の構成要素には共通の参照文字／数字
を付して同様にブロックで示す図１を参照すると、この
図に示す本実施の形態の半導体記憶装置は、従来と共通
の各コマンド制御信号ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡ
ＳＢ，ＷＥＢの各々を緩衝増幅し対応する内部信号Ｓ１
２〜Ｓ１６の各々を出力する入力バッフア１２〜１６
と、クロックＳ１１Ａに同期してコマンド制御信号ＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各々対応の内部信号
Ｓ１３〜Ｓ１６の各々をラッチ・保持し対応するラッチ
信号Ｓ２１〜Ｓ２４を出力するラッチ回路２１〜２４
と、ラッチ信号Ｓ２１〜Ｓ２４の供給に応答してコマン
ド制御信号をデコードしコマンドデコード信号Ｓ３１，
Ｓ３２，・・・を出力するコマンドデコード回路３１，
３２，・・・と、コマンドデコード信号Ｓ３１，Ｓ３
２，・・・をラッチし対応する動作モード判定信号ＭＯ
ＤＥ１，ＭＯＤＥ２，・・・を出力するラッチ回路４
１，４２，・・・とに加えて、外部クロックＣＬＫの供
給に応答して記憶装置内部の動作タイミングを制御する
内部クロックＩＣＬＫを発生すると共にパルス幅を調整
したクロックＳ１１Ａを出力する内部クロック発生回路
１Ａを備える。

【００３３】内部クロック発生回路１Ａは、従来と共通
のクロックＳ１１を出力する入力バッフア１１と、信号
Ｓ１２の供給に応答して活性化されクロックＳ１１に同
期して内部クロックＩＣＬＫを生成する内部クロック活
性化回路２とに加えて、クロックＳ１１のパルス幅を調
整して生成したクロックＳ１１Ａを出力するクロック幅
調整回路３を備える。

【００３４】クロック幅調整回路３の構成を回路図で示
す図２を参照すると、このクロック幅調整回路３は、入
力したクロックＳ１１を所定時間遅延し遅延信号ＤＳを
出力する遅延回路ＤＬ１と、クロックＳ１１と遅延信号
ＤＳとの否定論理和をとりＮＯＲ信号Ｎを出力するＮＯ
ＲゲートＮＯＲ１と、ＮＯＲ信号Ｎを反転してクロック
Ｓ１１Ａを出力するインバータＩＮＶ１とを備える。

【００３５】次に、図１，図２及び各信号の動作波形を
タイムチャートで示す図３を参照して本実施の形態の動
作について説明すると、まず、内部クロック発生回路１
Ａの入力バッファ１１は、従来と同様に、外部クロック
ＣＬＫを取り込み、外部クロックイネーブル信号ＣＫＥ
のレベルとは無関係に、クロックＣＬＫのＬレベル／Ｈ
レベルに応じて、同相のＣＭＯＳレベルのクロックＳ１
１を出力する。内部クロック活性化回路２は、外部クロ
ックイネーブル信号ＣＫＥの供給を受ける入力バッファ
１２からの出力信号Ｓ１２のＨレベルに応答して活性化
され、クロックＳ１１を取り込みこのクロックＳ１１に
同期した内部クロックＩＣＬＫを内部回路に供給する。
クロック幅調整回路３は、クロックＳ１１を取り込みこ
のクロックＳ１１に同期すると共に、Ｈレベル部分の幅
すなわちパルス幅を内部クロックＩＣＬＫより大きくな
るように調整してクロックＳ１１Ａを生成・出力し、ラ
ッチ回路２１〜２４に供給する。このパルス幅調整の具
体的な動作及び値は後述する。

【００３６】次に、入力バッファ１３〜１６は、ＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各コマンド制御信号
を取り込み対応する内部信号Ｓ１３〜Ｓ１６を出力す
る。ラッチ回路２１〜２４の各々は、供給を受けたクロ
ックＳ１１Ａの立ち上がりエッジに同期して、内部信号
Ｓ１３〜Ｓ１６の各々をラッチ・保持し内部信号Ｓ２１
〜Ｓ２４を出力し、コマンドデコード回路３１，３２，
・・・に供給する。

【００３７】以下、従来と同様に、コマンドデコード回
路３１，３２，・・・は、内部信号Ｓ２１〜Ｓ２４の各
々のレベル状態の組み合わせに対応するコマンドデコー
ド信号Ｓ３１，Ｓ３２，・・・を出力しラッチ回路４
１，４２，・・・に供給する。ラッチ回路４１，４２，
・・・の各々は、内部クロックＩＣＬＫに同期してこれ
らコマンドデコード信号Ｓ３１，Ｓ３２，・・・の各々
をラッチし、対応する動作モード判定信号ＭＯＤＥ１，
ＭＯＤＥ２，・・・を出力する。

【００３８】このとき、ラッチ回路２１〜２４の各々
は、コマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，Ｗ
ＥＢの各々に対応する内部信号Ｓ１３〜Ｓ１６をラッチ
するまでの時間を等しくするよう調整する。すなわちク
ロックＳ１１Ａに同期してマスタ側のラッチ回路２１〜
２４の各々は内部ホールド時間ｔＨｉを設定し、スレー
ブ側のラッチ回路４１，４２は内部クロックＩＣＬＫに
同期して内部セットアップ時間ｔＳｉを設定する。

【００３９】図３を再度参照して特に動作タイミング関
係について詳細に説明すると、従来と同様に、部クロッ
クイネーブル信号ＣＫＥのＨレベル状態で、外部クロッ
クＣＬＫが有効となり、各外部コマンド制御信号ＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ等を、外部クロックＣ
ＬＫに対して外部セットアップ時間ｔＳｅと外部ホール
ド時間ｔＨｅを持つように入力する。この結果、信号Ｓ
１３〜Ｓ１６は、入力したコマンド制御信号ＣＳＢ，Ｒ
ＡＳＢ，ＣＡＳＢ，ＷＥＢの各々に対して、入力バッフ
ァ１３〜１６のバッフア遅延Ｔａ分だけ遅れて変化す
る。その後それらの信号Ｓ１３〜Ｓ１６は、上述のよう
に、クロックＳ１１Ａの立ち上がりエッジに同期して、
ラッチ回路２１〜２４よってラッチ・保持され、ラッチ
信号Ｓ２１〜Ｓ２４としてコマンドデコード回路３１，
３２，・・・でデコードされコマンドデコード信号Ｓ３
１，３２，・・・としてスレーブ側ラッチ回路４１，４
２，・・・に供給される。このとき、コマンドデコード
信号Ｓ３１，３２，・・・は、ラッチ回路２１〜２４の
通過時の遅延すなわちラッチ遅延Δｔ及びコマンドデコ
ード回路３１，３２，・・・のデコード時間Ｔ１分だけ
遅れて変化する。その後ラッチ回路４１，４２，・・・
は、上述のように、これらコマンドデコード信号Ｓ３
１，３２，・・・を内部クロックＩＣＬＫに同期してラ
ッチし、動作モード判定信号ＭＯＤＥ１，ＭＯＤＥ２，
・・・を出力する。

【００４０】この時、内部クロックＩＣＬＫのＨレベル
幅ｔＣＨｉに対して、クロックＳ１１ＡのＨレベル幅ｔ
ＣＨｉ’は、外部クロックＣＬＫからクロックＳ１１Ａ
までの遅延時間をＴ０、内部クロックＩＣＬＫまでの遅
延時間をＴ２とすると、クロック幅調整回路３は次式を
満足するように調整する。ｔＣＨｉ’≧ｔＣＨｉ＋Ｔ２−Ｔ０・・・・・・・・・・・・・・・（７）なぜなら、次式の関係の場合は、スレーブ側のラッチ４
１，４２，・・・で、誤ラッチを生じるからである。ｔＣＨｉ’＜ｔＣＨｉ＋Ｔ２−Ｔ０・・・・・・・・・・・・・・・（８）ここで、遅延時間Ｔ０，Ｔ２は次式で表される。Ｔ０＝Ｔａ＋ｔＳ０ｉ−ｔＳｅ・・・・・・・・・・・・・・・・・（９）Ｔ２＝Ｔａ＋Δｔ＋Ｔ１＋ｔＳｉ−ｔＳｅ・・・・・・・・・・・・（１０）したがって、遅延時間Ｔ０，Ｔ２の差Ｔ２−Ｔ０は次式
で表される。Ｔ２−Ｔ０＝Ｔ１＋Δｔ＋ｔＳｉ−ｔＳ０ｉ・・・・・・・・・・・（１１）内部セットアップ幅は補正内部セットアップ時間ｔＳ０
ｉで制限されてしまうから、内部セットアップ時間ｔＳ
ｉによって内部セットアップ幅を設定する場合、次式の
関係を満たす必要がある。ｔＳｉ−ｔＳ０ｉ≦０・・・・・・・・・・・・・・・・・・・・・（１２）以上の関係から、遅延時間Ｔ０，Ｔ２の差Ｔ２−Ｔ０を
次式（１３Ａ，１３Ｂ）を満足するように設定すると、
式（１４，１５）が成立し、式（１６）に示すように従
来よりも内部ウィンドウ幅ｔＷｉを大きく取ることが出
来る。Ｔ２−Ｔ０＝Ｔ１＋Δｔ・・・・・・・・・・・・・・・・・・・（１３Ａ）ｔＣＨｉ’≧ｔＣＨｉ＋Ｔ１＋Δｔ・・・・・・・・・・・・・・（１３Ｂ）ｔＳｅ＋ｔＨｅ＝ｔＳ０ｉ＋Δｔ＋ｔＨｉ・・・・・・・・・・・・（１４）ｔＳｅ＋ｔＨｅ＝ｔＳｉ＋ｔＨｉ＋Δｔ・・・・・・・・・・・・・（１５）ｔＷｉ＝ｔＷｅ−Δｔ・・・・・・・・・・・・・・・・・・・・・（１６）一方、外部クロックＣＬＫが入力されてから動作モード
判定信号が出力されるまでの時間すなわち動作モード判
定時間Ｔｏｕｔは、次式で示され、従来の最も短い場合
と同じである。Ｔｏｕｔ＝Ｔ２＋Δｔ・・・・・・・・・・・・・・・・・・・・・（１７）ここで、遅延時間Ｔ０，Ｔ２の差Ｔ２−Ｔ０を次式（１
８Ａ，１８Ｂ）のように設定すると、式（１９，２０）
が成立し、内部ウィンドウ幅ｔＷｉは、式（２１）に示
すようになる。Ｔ２−Ｔ０＝Ｔ１＋Δｔ−ｔα・・・・・・・・・・・・・・・・（１８Ａ）ｔＣＨｉ’＝ｔＣＨｉ＋Ｔ２−Ｔ０・・・・・・・・・・・・・・（１８Ｂ）ここで、ｔαは任意の時間を表す。ｔＳｅ＋ｔＨｅ＝ｔＳ０ｉ＋Δｔ＋ｔＨｉ・・・・・・・・・・・・（１９）ｔＳｅ＋ｔＨｅ＝ｔＳｉ＋ｔα＋ｔＨｉ＋Δｔ・・・・・・・・・・（２０）ｔＷｉ＝ｔＷｅ−（Δｔ＋ｔα）・・・・・・・・・・・・・・・・（２１）一方、動作モード判定時間Ｔｏｕｔは、次式で示され
る。Ｔｏｕｔ＝Ｔ２＋Δｔ−ｔα・・・・・・・・・・・・・・・・・・（２２）以上から明らかなように、内部ウィンドウ幅ｔＷｉと、
動作モード判定時間Ｔｏｕｔとはトレードオフの関係に
ある。つまり、内部ウィンドウ幅ｔＷｉを狭めれば、狭
めた分ｔαだけ動作モード判定時間Ｔｏｕｔは短くな
る。そのため、遅延時間Ｔ０，Ｔ２の相互関係、すなわ
ちクロックＳ１１Ａと内部クロックＩＣＬＫのタイミン
グ、及びクロックＳ１１Ａのパルス幅を調整することに
より、内部ウィンドウ幅ｔＷｉ及び動作モード判定時間
Ｔｏｕｔを、一定の条件下で最適に設定できる。

【００４１】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、クロ
ック幅調整回路３の代わりに外部クロックイネーブル信
号ＣＫＥ対応の信号Ｓ１２の供給に応答して活性化して
クロック幅調整を行いクロックＩＣＬＫＡを生成するク
ロック幅調整回路３Ａと内部クロックＩＣＬＫを所定時
間遅延して遅延内部クロックＩＣＬＫＤを出力する遅延
回路４をさらに備える内部クロック発生回路１Ｂを備
え、ラッチ回路２１〜２４のラッチタイミングをクロッ
クＩＣＬＫＡでラッチ回路４１，４２，・・・のラッチ
タイミングを遅延内部クロックＩＣＬＫＤによりそれぞ
れ制御することである。

【００４２】次に、図４及び各信号の動作波形をタイム
チャートで示す図５を参照して本実施の形態の動作につ
いて説明すると、まず、内部クロック発生回路１Ｂの入
力バッファ１１は、外部クロックＣＬＫを取り込み、ク
ロックＳ１１を出力する。内部クロック活性化回路２
は、外部クロックイネーブル信号ＣＫＥの供給を受ける
入力バッファ１２からの出力信号Ｓ１２のＨレベルに応
答して活性化され、クロックＳ１１を取り込みこのクロ
ックＳ１１に同期した内部クロックＩＣＬＫを内部回路
に出力すると共に、遅延回路４に供給する。遅延回路４
はクロックＩＣＬＫを所定遅延時間分遅延し遅延遅延内
部クロックＩＣＬＫＤを発生する。クロック幅調整回路
３Ａは、信号Ｓ１２のＨレベルに応答して活性化され、
クロックＳ１１を取り込みこのクロックＳ１１に同期す
ると共に、Ｈレベル部分の幅すなわちパルス幅を内部ク
ロックＩＣＬＫ及び遅延内部クロックＩＣＬＫＤの各々
より大きくなるように調整してクロックＩＣＬＫＡを生
成し、ラッチ回路２１〜２４に供給する。このパルス幅
調整の具体的な動作及び値は後述する。

【００４３】ラッチ回路２１〜２４の各々は、供給を受
けたクロックＣＬＫＡの立ち上がりエッジに同期して、
コマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
の各々に対応の内部信号Ｓ１３〜Ｓ１６の各々をラッチ
・保持し内部信号Ｓ２１〜Ｓ２４を出力し、コマンドデ
コード回路３１，３２，・・・に供給する。

【００４４】以下、第１の実施の形態と同様に、コマン
ドデコード回路３１，３２，・・・は、内部信号Ｓ２１
〜Ｓ２４の各々のレベル状態の組み合わせに対応するコ
マンドデコード信号Ｓ３１，Ｓ３２，・・・を出力しラ
ッチ回路４１，４２，・・・に供給する。ラッチ回路４
１，４２，・・・の各々は、遅延内部クロックＩＣＬＫ
Ｄに同期してこれらコマンドデコード信号Ｓ３１，Ｓ３
２，・・・の各々をラッチし、対応する動作モード判定
信号ＭＯＤＥ１，ＭＯＤＥ２，・・・を出力する。

【００４５】このとき、クロックＩＣＬＫＡに同期して
マスタ側のラッチ回路２１〜２４の各々は内部ホールド
時間ｔＨｉを設定し、スレーブ側のラッチ回路４１，４
２は遅延内部クロックＩＣＬＫＤに同期して内部セット
アップ時間ｔＳｉを設定する。これにより、ラッチ回路
２１〜２４の各々は、内部信号Ｓ１３〜Ｓ１６をラッチ
するまでの時間を等しくするよう調整する。

【００４６】第１の実施の形態と同様に、コマンド制御
信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各々を、外
部クロックＣＬＫに対して外部セットアップ時間ｔＳｅ
と外部ホールド時間ｔＨｅを持つように入力する。この
結果、信号Ｓ１３〜Ｓ１６は、入力したコマンド制御信
号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各々に対し
て、入力バッファ１３〜１６のバッフア遅延Ｔａ分だけ
遅れて変化する。その後それらの信号Ｓ１３〜Ｓ１６
は、上述のように、クロックＳ１１Ａの立ち上がりエッ
ジに同期して、ラッチ回路２１〜２４よってラッチ・保
持され、ラッチ信号Ｓ２１〜Ｓ２４としてコマンドデコ
ード回路３１，３２，・・・でデコードされコマンドデ
コード信号Ｓ３１，３２，・・・としてスレーブ側ラッ
チ回路４１，４２，・・・に供給される。このとき、コ
マンドデコード信号Ｓ３１，３２，・・・は、ラッチ回
路２１〜２４のラッチ遅延Δｔ及びコマンドデコード回
路３１，３２，・・・のデコード時間Ｔ１分だけ遅れて
変化する。その後ラッチ回路４１，４２，・・・は、こ
れらコマンドデコード信号Ｓ３１，３２，・・・を遅延
内部クロックＩＣＬＫＤに同期してラッチし、動作モー
ド判定信号ＭＯＤＥ１，ＭＯＤＥ２，・・・を出力す
る。

【００４７】この時、内部クロックＩＣＬＫ及び遅延内
部クロックＩＣＬＫＤのＨレベル幅ｔＣＨｉに対して、
クロックＩＣＬＫＡのＨレベル幅ｔＣＨｉ’は、外部ク
ロックＣＬＫからクロックＩＣＬＫＡまでの遅延時間を
Ｔ２、遅延内部クロックＩＣＬＫＤまでの遅延時間をＴ
３とすると、クロック幅調整回路３Ａは次式を満足する
ように調整する。ｔＣＨｉ’≧ｔＣＨｉ＋Ｔ３−Ｔ２・・・・・・・・・・・・・・・（２２）第１の実施の形態と同様に、内部セットアップ幅は補正
内部セットアップ時間ｔＳ０ｉで制限されてしまうか
ら、内部セットアップ時間ｔＳｉによって内部セットア
ップ幅を規定する場合は、式（１２）を満たす必要があ
る。ｔＳｉ−ｔＳ０ｉ≦０・・・・・・・・・・・・・・・・・・・・・（１２）以上の関係から、遅延時間Ｔ３，Ｔ２の差Ｔ３−Ｔ２を
次式（２３Ａ，２３Ｂ）を満足するように設定すると、
第１の実施の形態で示した式（１４，１５）が成立し、
式（１６）に示すように従来よりも内部ウィンドウ幅ｔ
Ｗｉを大きく取ることが出来る。Ｔ３−Ｔ２＝Ｔ１＋Δｔ・・・・・・・・・・・・・・・・・・・（２３Ａ）ｔＣＨｉ’≧ｔＣＨｉ＋Ｔ１＋Δｔ・・・・・・・・・・・・・・（２３Ｂ）ｔＳｅ＋ｔＨｅ＝ｔＳ０ｉ＋Δｔ＋ｔＨｉ・・・・・・・・・・・・（１４）ｔＳｅ＋ｔＨｅ＝ｔＳｉ＋ｔＨｉ＋Δｔ・・・・・・・・・・・・・（１５）ｔＷｉ＝ｔＷｅ−Δｔ・・・・・・・・・・・・・・・・・・・・・（１６）一方、動作モード判定時間Ｔｏｕｔは、次式で示され、
従来の最も短い場合よりデコード時間Ｔ１＋Δｔだけ長
くなる。Ｔｏｕｔ＝Ｔ２＋Δｔ＋Ｔ１＋Δｔ・・・・・・・・・・・・・・・（２４）ここで、遅延時間Ｔ３，Ｔ２の差Ｔ３−Ｔ２を次式（２
５Ａ，２５Ｂ）のように設定すると、第１の実施の形態
で示した式（１９，２０）が成立し、内部ウィンドウ幅
ｔＷｉは、式（２１）に示すようになる。Ｔ３−Ｔ２＝Ｔ１＋Δｔ−ｔα・・・・・・・・・・・・・・・・（２５Ａ）ｔＣＨｉ’＝ｔＣＨｉ＋Ｔ３−Ｔ２・・・・・・・・・・・・・・（２５Ｂ）ここで、ｔαは任意の時間を表す。ｔＳｅ＋ｔＨｅ＝ｔＳ０ｉ＋Δｔ＋ｔＨｉ・・・・・・・・・・・・（１９）ｔＳｅ＋ｔＨｅ＝ｔＳｉ＋ｔα＋ｔＨｉ＋Δｔ・・・・・・・・・・（２０）ｔＷｉ＝ｔＷｅ−（Δｔ＋ｔα）・・・・・・・・・・・・・・・・（２１）一方、動作モード判定時間Ｔｏｕｔは、次式で示され
る。Ｔｏｕｔ＝Ｔ２＋Δｔ＋Ｔ１＋Δｔ−ｔα・・・・・・・・・・・・（２６）これは、第１の実施の形態と同様に、内部ウィンドウ幅
ｔＷｉと、動作モード判定時間Ｔｏｕｔとはトレードオ
フの関係にある。つまり、内部ウィンドウ幅ｔＷｉを狭
めれば、狭めた分ｔαだけ動作モード判定時間Ｔｏｕｔ
は短くなる。そのため、遅延時間Ｔ２，Ｔ３の相互関
係、すなわちクロックＩＣＬＫＡと内部クロックＩＣＬ
Ｋのタイミング、及びクロックＩＣＬＫＡのパルス幅を
調整することにより、内部ウィンドウ幅ｔＷｉ及び動作
モード判定時間Ｔｏｕｔを、一定の条件下で最適に設定
できる。

【００４８】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図６を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ラッ
チ回路２１〜２４の代わりにクロックＳ１１Ａに同期し
てコマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥ
Ｂの各々対応の内部信号Ｓ１３〜Ｓ１６の各々を一括し
てラッチ・保持し対応するラッチ信号Ｓ２１〜Ｓ２４を
出力するラッチ回路２１Ａを備えることである。

【００４９】本実施の形態の動作は第１の実施の形態と
同様である。この様な構成により、コマンド制御信号Ｃ
ＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各々に対応の内部
信号Ｓ１３〜Ｓ１６の各々をラッチするまでの時間が等
しくなるように容易に調整することができる。

【００５０】次に、本発明の第４の実施の形態を図４と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図７を参照すると、この図に示す本実
施の形態の前述の第２の実施の形態との相違点は、ラッ
チ回路２１〜２４の代わりにクロックＩＣＬＫＡに同期
してコマンド制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，Ｗ
ＥＢの各々対応の内部信号Ｓ１３〜Ｓ１６の各々を一括
してラッチ・保持し対応するラッチ信号Ｓ２１〜Ｓ２４
を出力するラッチ回路２１Ａを備えることである。

【００５１】本実施の形態の動作は第２の実施の形態と
同様である。この様な構成により、コマンド制御信号Ｃ
ＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各々に対応の内部
信号Ｓ１３〜Ｓ１６の各々をラッチするまでの時間が等
しくなるように容易に調整することができる。

【００５２】次に、本発明の第５の実施の形態を図６と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図８を参照すると、この図に示す本実
施の形態の前述の第３の実施の形態との相違点は、ラッ
チ回路４１〜２４の代わりにコマンドデコード信号Ｓ３
１，Ｓ３２，・・・を一括してラッチし対応する動作モ
ード判定信号ＭＯＤＥ１，ＭＯＤＥ２，・・・を出力す
るラッチ回路４１Ａを備えることである。

【００５３】本実施の形態の動作は第１，第３の実施の
形態と同様である。この様な構成により、コマンド制御
信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各々に対応
の内部信号Ｓ１３〜Ｓ１６の各々をラッチするまでの時
間が等しくなるように容易に調整できることに加えて、
コマンドデコードの所要時間すなわちデコード時間Ｔ１
を短縮できる。

【００５４】次に、本発明の第６の実施の形態を図７と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図９を参照すると、この図に示す本実
施の形態の前述の第４の実施の形態との相違点は、ラッ
チ回路４１〜２４の代わりにコマンドデコード信号Ｓ３
１，Ｓ３２，・・・を一括してラッチし対応する動作モ
ード判定信号ＭＯＤＥ１，ＭＯＤＥ２，・・・を出力す
るラッチ回路４１Ａを備えることである。

【００５５】本実施の形態の動作は第２，第４の実施の
形態と同様である。この様な構成により、コマンド制御
信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各々に対応
の内部信号Ｓ１３〜Ｓ１６の各々をラッチするまでの時
間が等しくなるように容易に調整できることに加えて、
コマンドデコードの所要時間すなわちデコード時間Ｔ１
を短縮できる。

【００５６】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、内部クロック信号発生回路が、第２の内部ク
ロック信号のタイミングに応じて第１の内部クロック信
号のパルス幅を調整するクロック幅調整手段を備え、第
１のラッチ回路がホールド時間を設定し、第２のラッチ
回路がセットアップ時間を設定することにより、各コマ
ンド制御信号の内部ウィンドウ幅を従来よりも広くでき
るので、外部セットアップ時間とホールド時間を短縮で
き、高周波数動作における安定したコマンド制御信号の
入力を行うことを可能とするという効果がある。

【００５７】また、外部クロックが入力されてから動作
モード判定信号を出力するまでの時間であるモード判定
時間を短縮でき、したがってアクセス時間を短縮できる
という効果がある。

【００５８】さらに、必要に応じて、内部ウィンドウ幅
と、モード判定時間を、一定の条件下で設定できるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。

【図２】図１のクロック幅調整回路の構成を示す回路図
である。

【図３】本実施の形態の半導体記憶装置における動作の
一例を示すタイムチャートである。

【図４】本発明の半導体記憶装置の第２の実施の形態を
示すブロック図である。

【図５】本実施の形態の半導体記憶装置における動作の
一例を示すタイムチャートである。

【図６】本発明の半導体記憶装置の第３の実施の形態を
示すブロック図である。

【図７】本発明の半導体記憶装置の第４の実施の形態を
示すブロック図である。

【図８】本発明の半導体記憶装置の第５の実施の形態を
示すブロック図である。

【図９】本発明の半導体記憶装置の第６の実施の形態を
示すブロック図である。

【図１０】従来の第１の半導体記憶装置を示すブロック
図である。

【図１１】従来の第１の半導体記憶装置における動作の
一例を示すタイムチャートである。

【図１２】レジスタ回路，デコード回路及びラッチ回路
の詳細構成を示す回路図である。

【図１３】従来の第２の半導体記憶装置を示すブロック
図である。

【図１４】従来の第２の半導体記憶装置における動作の
一例を示すタイムチャートである。

【符号の説明】

１，１Ａ，１Ｂ内部クロック発生回路２内部クロック活性化回路３，３Ａクロック幅調整回路４，ＤＬ１遅延回路１１〜１６入力バッフア２１〜２４，４１，４２，・・・，２１Ａ，４１Ａ
ラッチ回路３１，３２，・・・コマンドデコード回路１２１〜１２４レジスタ回路Ｄ２１，Ｄ２２ＤラッチＳＷ１〜ＳＷ３トランスファゲートＮＯＲ１ＮＯＲゲート

Claims

(57)【特許請求の範囲】

【請求項１】外部クロック信号の供給に応答して内部
タイミング制御用の第１及び第２の内部クロック信号を
発生する内部クロック信号発生回路と、前記第１の内部
クロック信号に同期して動作する第１のスイッチ手段を
含み内部動作制御用の複数のコマンド制御信号をラッチ
し複数のラッチコマンド信号を出力する第１のラッチ回
路と、前記複数のラッチコマンド信号をデコードし複数
のコマンドデコード信号を出力するコマンドデコード回
路と、前記第２の内部クロック信号に同期して動作する
第２のスイッチ手段を含み前記複数のコマンドデコード
信号をラッチし複数の所定のモード信号を出力する第２
のラッチ回路とを備える半導体記憶装置において、前記内部クロック信号発生回路が、前記第１及び第２の
内部クロック信号相互間のタイミングを設定するタイミ
ング設定手段と、前記第２の内部クロック信号のタイミングに応じて前記
第１の内部クロック信号のパルス幅を調整するクロック
幅調整手段とを備え、前記第１のラッチ回路が前記第１のスイッチ手段の導通
時刻からのこのラッチ回路の入力信号レベルの所定確定
レベルから遷移開始するまでの時間であるホールド時間
を設定し、前記第２のラッチ回路がこのラッチ回路の入
力信号レベルの所定確定レベルに到達してから前記第２
のスイッチ手段の遮断開始するまでの時間であるセット
アップ時間を設定することを特徴とする半導体記憶装
置。
【請求項２】前記複数のコマンド制御信号が、前記外
部クロック信号を有効化するための外部クロックイネー
ブル信号と、チップ全体を活性化するためのチップセレ
クト信号と、ロウアドレスを有効化するためのロウアド
レスストローブ信号と、カラムアドレスを有効化するた
めのカラムアドレスストローブ信号と、書込動作を有効
化するためのライトイネーブル信号であることを特徴と
する請求項１記載の半導体記憶装置。
【請求項３】前記内部クロック発生回路が、前記外部
クロック信号を有効化するための外部クロックイネーブ
ル信号の供給に応答して前記外部クロック信号から第２
の遅延時間でこの外部クロック信号に同期し前記第２の
内部クロック信号を発生する内部クロック信号活性化回
路と、前記外部クロック信号から第１の遅延時間でこの外部ク
ロック信号に同期しパルス幅を前記第２の内部クロック
信号のパルス幅より大きく設定して前記第１の内部クロ
ック信号を発生する前記クロック幅調整手段とを備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記内部クロック発生回路が、前記外部
クロック信号を有効化するための外部クロックイネーブ
ル信号の供給に応答して前記外部クロック信号に同期し
第３の内部クロック信号を発生する内部クロック信号活
性化回路と、前記第３の内部クロック信号を遅延し前記外部クロック
信号からの前記第２の遅延時間を設定して前記第２の内
部クロック信号を発生する遅延回路と、前記外部クロックイネーブル信号の供給に応答して前記
外部クロック信号から前記第１の遅延時間でこの外部ク
ロック信号に同期しパルス幅を前記第２の内部クロック
信号のパルス幅より大きく設定して前記第１の内部クロ
ック信号を発生する前記クロック幅調整手段とを備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】前記第１のラッチ回路が、前記第１の内
部クロック信号に同期して前記複数のコマンド制御信号
の各々を一括してラッチし対応する複数のラッチコマン
ド信号を出力する複合ラッチ回路を備えるとを特徴とす
る請求項１記載の半導体記憶装置。
【請求項６】前記第２のラッチ回路が、前記第２の内
部クロック信号に同期して前記複数のコマンドデコード
信号の各々を一括してラッチし対応する複数の所定のモ
ード信号を出力する複合ラッチ回路を備えるとを特徴と
する請求項１記載の半導体記憶装置。