JPH07262076A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07262076A JPH07262076A JP6049569A JP4956994A JPH07262076A JP H07262076 A JPH07262076 A JP H07262076A JP 6049569 A JP6049569 A JP 6049569A JP 4956994 A JP4956994 A JP 4956994A JP H07262076 A JPH07262076 A JP H07262076A
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Abstract
(57)【要約】
【目的】ＳＤＲＡＭなど、外部から供給されるクロック
に同期して動作する半導体装置に関し、ＰＬＬ回路を使
用することなく、一定の範囲であれば、外部から供給さ
れるサイクル時間が異なっても、セットアップ時間とし
て同一時間を確保し、データ転送速度を異にする電子装
置に広く適用することができるようにし、その利便性を
高める。 【構成】サイクル時間をクロックＣＬＫと同一とし、立
ち上がりのタイミングをクロックＣＬＫよりも「１０ｎ
ｓ−クロックＣＬＫのサイクル時間ｔCLK」だけ早くす
る内部クロックＩＮＴ−ＣＬＫをデータ出力回路１２に
供給する。
に同期して動作する半導体装置に関し、ＰＬＬ回路を使
用することなく、一定の範囲であれば、外部から供給さ
れるサイクル時間が異なっても、セットアップ時間とし
て同一時間を確保し、データ転送速度を異にする電子装
置に広く適用することができるようにし、その利便性を
高める。 【構成】サイクル時間をクロックＣＬＫと同一とし、立
ち上がりのタイミングをクロックＣＬＫよりも「１０ｎ
ｓ−クロックＣＬＫのサイクル時間ｔCLK」だけ早くす
る内部クロックＩＮＴ−ＣＬＫをデータ出力回路１２に
供給する。
Description
【０００１】
【産業上の利用分野】本発明は、外部から供給されるク
ロックに同期して動作する半導体装置に関する。
ロックに同期して動作する半導体装置に関する。
【０００２】
【従来の技術】従来、外部から供給されるクロックに同
期して動作する半導体装置として、例えば、ＭＰＵ（mi
croprocessor unit）や、ＳＤＲＡＭ（Ｓynchronous Ｄ
ＲＡＭ［dynamic random access memory］）が知られて
いる。
期して動作する半導体装置として、例えば、ＭＰＵ（mi
croprocessor unit）や、ＳＤＲＡＭ（Ｓynchronous Ｄ
ＲＡＭ［dynamic random access memory］）が知られて
いる。
【０００３】図１８はＭＰＵとＳＤＲＡＭとを使用して
なる電子装置の一部分を示しており、１はＭＰＵ、２は
ＳＤＲＡＭ、３はクロックＣＬＫをＭＰＵ１及びＳＤＲ
ＡＭ２に供給するクロック供給線、４はデータＤＱの伝
送線路をなすデータバスである。
なる電子装置の一部分を示しており、１はＭＰＵ、２は
ＳＤＲＡＭ、３はクロックＣＬＫをＭＰＵ１及びＳＤＲ
ＡＭ２に供給するクロック供給線、４はデータＤＱの伝
送線路をなすデータバスである。
【０００４】なお、ＭＰＵ１及びＳＤＲＡＭ２におい
て、５、６はクロック入力端子、７、８はデータ入出力
端子である。
て、５、６はクロック入力端子、７、８はデータ入出力
端子である。
【０００５】ここに、図１９はＳＤＲＡＭ２のデータ出
力時の動作波形を示す図であり、図１９Ａはサイクル時
間ｔCLKを１０ｎｓとするクロックＣＬＫ、図１９Ｂは
ＳＤＲＡＭ２から出力されるデータＤＱを示している。
力時の動作波形を示す図であり、図１９Ａはサイクル時
間ｔCLKを１０ｎｓとするクロックＣＬＫ、図１９Ｂは
ＳＤＲＡＭ２から出力されるデータＤＱを示している。
【０００６】即ち、このＳＤＲＡＭ２は、クロック・ア
クセス時間ｔCLKA（クロックＣＬＫの立ち上がりのタイ
ミングからデータＤＱを出力するまでの遅延時間）を６
ｎｓとされ、アウトプット・ホールド時間tOH（クロッ
クＣＬＫの立ち上がりのタイミングから出力データＤＱ
を保持する時間）を２ｎｓとされている。
クセス時間ｔCLKA（クロックＣＬＫの立ち上がりのタイ
ミングからデータＤＱを出力するまでの遅延時間）を６
ｎｓとされ、アウトプット・ホールド時間tOH（クロッ
クＣＬＫの立ち上がりのタイミングから出力データＤＱ
を保持する時間）を２ｎｓとされている。
【０００７】したがって、この場合には、クロックＣＬ
Ｋのサイクル時間ｔCLKを１０ｎｓとし、データ転送速
度を１００ＭＨzとされているが、セットアップ時間ｔ
SU（クロックＣＬＫの立ち上がりのタイミング前に、あ
らかじめデータＤＱを確定しておく時間）として、４ｎ
ｓを確保することができる。
Ｋのサイクル時間ｔCLKを１０ｎｓとし、データ転送速
度を１００ＭＨzとされているが、セットアップ時間ｔ
SU（クロックＣＬＫの立ち上がりのタイミング前に、あ
らかじめデータＤＱを確定しておく時間）として、４ｎ
ｓを確保することができる。
【０００８】
【発明が解決しようとする課題】しかし、このＳＤＲＡ
Ｍ２においては、クロックＣＬＫのサイクル時間ｔCLK
を１０ｎｓよりも短くすると、セットアップ時間ｔSUも
短くなり、場合によっては、セットアップ時間ｔSUとし
て、十分な時間を確保することができなくなってしま
う。
Ｍ２においては、クロックＣＬＫのサイクル時間ｔCLK
を１０ｎｓよりも短くすると、セットアップ時間ｔSUも
短くなり、場合によっては、セットアップ時間ｔSUとし
て、十分な時間を確保することができなくなってしま
う。
【０００９】たとえば、図２０はクロックＣＬＫのサイ
クル時間ｔCLKを６ｎｓ（データ転送速度＝１６７ＭＨ
z）とした場合を示しており、この場合には、セットア
ップ時間ｔSUを全く確保することができなくなり、受信
側、たとえば、ＭＰＵ１においては、ＳＤＲＡＭ２が出
力したデータＤＱを取り込むことができなくなる。
クル時間ｔCLKを６ｎｓ（データ転送速度＝１６７ＭＨ
z）とした場合を示しており、この場合には、セットア
ップ時間ｔSUを全く確保することができなくなり、受信
側、たとえば、ＭＰＵ１においては、ＳＤＲＡＭ２が出
力したデータＤＱを取り込むことができなくなる。
【００１０】この場合、ＰＬＬ（phase-locked loop）
回路を内蔵させて、データＤＱの出力のタイミングを制
御する場合には、一定の範囲であれば、クロックＣＬＫ
のサイクル時間ｔCLKが異なっても、出力データについ
てのセットアップ時間として、同一時間を確保すること
ができる。
回路を内蔵させて、データＤＱの出力のタイミングを制
御する場合には、一定の範囲であれば、クロックＣＬＫ
のサイクル時間ｔCLKが異なっても、出力データについ
てのセットアップ時間として、同一時間を確保すること
ができる。
【００１１】しかし、ＰＬＬ回路は消費電力が大きいた
め、ＳＤＲＡＭ２などのように消費電力の低減化が要求
されている半導体装置には不向きな回路である。
め、ＳＤＲＡＭ２などのように消費電力の低減化が要求
されている半導体装置には不向きな回路である。
【００１２】本発明は、かかる点に鑑み、外部から供給
されるクロックに同期して動作する半導体装置であっ
て、ＰＬＬ回路を使用することなく、一定の範囲であれ
ば、外部から供給されるサイクル時間が異なっても、セ
ットアップ時間として同一時間を確保し、データ転送速
度を異にする電子装置に広く適用することができるよう
にし、その利便性を高めた半導体装置を提供することを
目的とする。
されるクロックに同期して動作する半導体装置であっ
て、ＰＬＬ回路を使用することなく、一定の範囲であれ
ば、外部から供給されるサイクル時間が異なっても、セ
ットアップ時間として同一時間を確保し、データ転送速
度を異にする電子装置に広く適用することができるよう
にし、その利便性を高めた半導体装置を提供することを
目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
外部から供給されるクロックの立ち上がり又は立ち下が
りのタイミングで所定のパルス幅のワンショットパルス
を発生するワンショットパルス発生回路と、このワンシ
ョットパルス発生回路から出力されるワンショットパル
スを介して外部から供給されるクロックのサイクル時間
を測定するサイクル時間測定回路と、このサイクル時間
測定回路による測定結果及びワンショットパルス発生回
路から出力されるワンショットパルスに基づいて、サイ
クル時間を外部から供給されるクロックと同一とし、立
ち上がり又は立ち下がりのタイミングを、外部から供給
されるクロックよりも、所定の時間から外部から供給さ
れるクロックのサイクル時間を減じた時間だけ早くする
内部クロックを生成する内部クロック生成回路とを設け
てなるデータ出力回路制御回路と、このデータ出力回路
制御回路から出力される内部クロックが供給され、内部
クロックの立ち上がり又は立ち下がりのタイミングから
所定の遅延時間を経過してデータを出力するデータ出力
回路とを設けて構成される。
外部から供給されるクロックの立ち上がり又は立ち下が
りのタイミングで所定のパルス幅のワンショットパルス
を発生するワンショットパルス発生回路と、このワンシ
ョットパルス発生回路から出力されるワンショットパル
スを介して外部から供給されるクロックのサイクル時間
を測定するサイクル時間測定回路と、このサイクル時間
測定回路による測定結果及びワンショットパルス発生回
路から出力されるワンショットパルスに基づいて、サイ
クル時間を外部から供給されるクロックと同一とし、立
ち上がり又は立ち下がりのタイミングを、外部から供給
されるクロックよりも、所定の時間から外部から供給さ
れるクロックのサイクル時間を減じた時間だけ早くする
内部クロックを生成する内部クロック生成回路とを設け
てなるデータ出力回路制御回路と、このデータ出力回路
制御回路から出力される内部クロックが供給され、内部
クロックの立ち上がり又は立ち下がりのタイミングから
所定の遅延時間を経過してデータを出力するデータ出力
回路とを設けて構成される。
【００１４】
【作用】本発明では、データ出力回路は、内部クロック
の立ち上がり又は立ち下がりのタイミングから所定の遅
延時間を経過してデータを出力するが、内部クロック
は、サイクル時間を外部から供給されるクロックと同一
とし、立ち上がり又は立ち下がりのタイミングを、外部
から供給されるクロックよりも、所定の時間から外部か
ら供給されるクロックのサイクル時間だけ減じた時間だ
け早くするものである。
の立ち上がり又は立ち下がりのタイミングから所定の遅
延時間を経過してデータを出力するが、内部クロック
は、サイクル時間を外部から供給されるクロックと同一
とし、立ち上がり又は立ち下がりのタイミングを、外部
から供給されるクロックよりも、所定の時間から外部か
ら供給されるクロックのサイクル時間だけ減じた時間だ
け早くするものである。
【００１５】この結果、データ出力回路からデータが出
力されるタイミングは、一定の範囲であれば、外部から
供給されるサイクル時間が異なっても、セットアップ時
間として、同一時間を確保することができる。
力されるタイミングは、一定の範囲であれば、外部から
供給されるサイクル時間が異なっても、セットアップ時
間として、同一時間を確保することができる。
【００１６】
【実施例】以下、図１〜図１７を参照して、本発明の第
１実施例〜第３実施例について説明する。
１実施例〜第３実施例について説明する。
【００１７】第１実施例・・図１〜図１１ 図１は本発明の第１実施例の要部を示す回路図であり、
図中、１０は外部からクロックＣＬＫが供給されるクロ
ック入力端子、１１はクロックＣＬＫを入力して、内部
クロックＩＮＴ−ＣＬＫを生成し、後述するデータ出力
回路を制御するデータ出力回路制御回路である。
図中、１０は外部からクロックＣＬＫが供給されるクロ
ック入力端子、１１はクロックＣＬＫを入力して、内部
クロックＩＮＴ−ＣＬＫを生成し、後述するデータ出力
回路を制御するデータ出力回路制御回路である。
【００１８】また、１２はデータ出力回路制御回路１１
から供給される内部クロックＩＮＴ−ＣＬＫの立ち上が
りのタイミングに同期させてデータＤＱの出力動作を開
始するデータ出力回路、１３はデータＤＱが出力される
データ出力端子である。
から供給される内部クロックＩＮＴ−ＣＬＫの立ち上が
りのタイミングに同期させてデータＤＱの出力動作を開
始するデータ出力回路、１３はデータＤＱが出力される
データ出力端子である。
【００１９】ここに、データ出力回路制御回路１１は、
図２に示すように構成されている。図中、１５はクロッ
クＣＬＫの立ち上がりを検出して、パルス幅を１ｎｓと
するワンショットパルスを発生するワンショットパルス
発生回路である。
図２に示すように構成されている。図中、１５はクロッ
クＣＬＫの立ち上がりを検出して、パルス幅を１ｎｓと
するワンショットパルスを発生するワンショットパルス
発生回路である。
【００２０】このワンショットパルス発生回路１５は図
３に示すように構成されている。図中、１７はクロック
ＣＬＫを遅延する遅延回路であり、１８1、１８2、１８
2m-1はインバータ（インバータ１８3〜１８2mは図示を
省略している）である。なお、ｍは整数である。
３に示すように構成されている。図中、１７はクロック
ＣＬＫを遅延する遅延回路であり、１８1、１８2、１８
2m-1はインバータ（インバータ１８3〜１８2mは図示を
省略している）である。なお、ｍは整数である。
【００２１】また、１９はクロックＣＬＫと遅延回路１
７の出力とをＮＡＮＤ処理（非論理積処理）するＮＡＮ
Ｄ回路（非論理積回路）、２０はＮＡＮＤ回路１９の出
力を反転するインバータである。
７の出力とをＮＡＮＤ処理（非論理積処理）するＮＡＮ
Ｄ回路（非論理積回路）、２０はＮＡＮＤ回路１９の出
力を反転するインバータである。
【００２２】また、図２において、２２はワンショット
パルス発生回路１５から出力されるワンショットパルス
を介してクロックＣＬＫのサイクル時間を測定するサイ
クル時間測定回路であり、２３〜３２は遅延時間を１ｎ
ｓとされた遅延回路である。
パルス発生回路１５から出力されるワンショットパルス
を介してクロックＣＬＫのサイクル時間を測定するサイ
クル時間測定回路であり、２３〜３２は遅延時間を１ｎ
ｓとされた遅延回路である。
【００２３】これら遅延回路２３〜３２は、同一の回路
構成とされており、たとえば、遅延回路２３は、図４に
示すように構成されている。図中、３３1、３３2、３３
2nはインバータ（インバータ３３3〜３３2n-1は図示を
省略している）である。なお、ｎは整数である。
構成とされており、たとえば、遅延回路２３は、図４に
示すように構成されている。図中、３３1、３３2、３３
2nはインバータ（インバータ３３3〜３３2n-1は図示を
省略している）である。なお、ｎは整数である。
【００２４】また、図２において、３５〜４０は、それ
ぞれ、遅延回路２７〜３２の出力とクロックＣＬＫとを
ＡＮＤ処理（論理積処理）するＡＮＤ回路（論理積回
路）である。
ぞれ、遅延回路２７〜３２の出力とクロックＣＬＫとを
ＡＮＤ処理（論理積処理）するＡＮＤ回路（論理積回
路）である。
【００２５】また、４１〜４６は測定結果であるクロッ
クＣＬＫのサイクル時間を記憶するサイクル時間記憶回
路を構成するラッチ回路である。
クＣＬＫのサイクル時間を記憶するサイクル時間記憶回
路を構成するラッチ回路である。
【００２６】ここに、ラッチ回路４１〜４６は、同一の
回路構成とされており、たとえば、ラッチ回路４２は、
図５に示すように構成されている。
回路構成とされており、たとえば、ラッチ回路４２は、
図５に示すように構成されている。
【００２７】図中、４８はＯＲ回路、４９はＡＮＤ回
路、５０はインバータ、５１はクロックド・インバータ
であり、５２、５３はエンハンスメント形のｐＭＯＳト
ランジスタ、５４、５５はエンハンスメント形のｎＭＯ
Ｓトランジスタである。
路、５０はインバータ、５１はクロックド・インバータ
であり、５２、５３はエンハンスメント形のｐＭＯＳト
ランジスタ、５４、５５はエンハンスメント形のｎＭＯ
Ｓトランジスタである。
【００２８】また、５６はクロックド・インバータ５１
の出力をラッチするラッチ回路であり、５７、５８はイ
ンバータである。
の出力をラッチするラッチ回路であり、５７、５８はイ
ンバータである。
【００２９】また、５９はクロックＣＬＫのサイクル時
間を記憶するラッチ回路４１〜４６の出力と、ワンショ
ットパルス発生回路１５から出力されるワンショットパ
ルスとに基づいて、内部クロックＩＮＴ−ＣＬＫを生成
する内部クロック生成回路である。
間を記憶するラッチ回路４１〜４６の出力と、ワンショ
ットパルス発生回路１５から出力されるワンショットパ
ルスとに基づいて、内部クロックＩＮＴ−ＣＬＫを生成
する内部クロック生成回路である。
【００３０】このクロック生成回路５９において、６０
〜６９は遅延回路２３〜３２と同一の回路構成とされた
遅延時間を１ｎｓとする遅延回路、７０〜７５はＡＮＤ
回路である。
〜６９は遅延回路２３〜３２と同一の回路構成とされた
遅延時間を１ｎｓとする遅延回路、７０〜７５はＡＮＤ
回路である。
【００３１】また、７６〜８１はＡＮＤ回路７０〜７５
の出力によりＯＮ（導通）、ＯＦＦ（非導通）が制御さ
れるエンハンスメント形のｎＭＯＳトランジスタ、８２
はインバータ、８３は抵抗である。
の出力によりＯＮ（導通）、ＯＦＦ（非導通）が制御さ
れるエンハンスメント形のｎＭＯＳトランジスタ、８２
はインバータ、８３は抵抗である。
【００３２】また、データ出力回路１２は、クロック・
アクセス時間ｔCLKAを６ｎｓとするものであり、図６に
示すように構成されている。
アクセス時間ｔCLKAを６ｎｓとするものであり、図６に
示すように構成されている。
【００３３】図中、８５は出力すべきデータＤＱを記憶
するデータ・レジスタ、８６はデータ・レジスタ８５の
出力を反転するインバータ、８７は内部クロックＩＮＴ
−ＣＬＫを反転するインバータである。
するデータ・レジスタ、８６はデータ・レジスタ８５の
出力を反転するインバータ、８７は内部クロックＩＮＴ
−ＣＬＫを反転するインバータである。
【００３４】また、８８はクロックド・インバータであ
り、８９、９０はエンハンスメント形のｐＭＯＳトラン
ジスタ、９１、９２はエンハンスメント形のｎＭＯＳト
ランジスタである。
り、８９、９０はエンハンスメント形のｐＭＯＳトラン
ジスタ、９１、９２はエンハンスメント形のｎＭＯＳト
ランジスタである。
【００３５】また、９３はクロックド・インバータ８８
の出力をラッチするラッチ回路であり、９４、９５はイ
ンバータである。
の出力をラッチするラッチ回路であり、９４、９５はイ
ンバータである。
【００３６】また、９６は出力回路部であり、９７はプ
ルアップ素子をなすエンハンスメント形のｐＭＯＳトラ
ンジスタ、９８はプルダウン素子をなすエンハンスメン
ト形のｎＭＯＳトランジスタである。
ルアップ素子をなすエンハンスメント形のｐＭＯＳトラ
ンジスタ、９８はプルダウン素子をなすエンハンスメン
ト形のｎＭＯＳトランジスタである。
【００３７】このデータ出力回路１２においては、図７
に示すように、内部クロックＩＮＴ−ＣＬＫ＝Ｈレベル
の場合、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳト
ランジスタ９１＝ＯＮとなる。
に示すように、内部クロックＩＮＴ−ＣＬＫ＝Ｈレベル
の場合、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳト
ランジスタ９１＝ＯＮとなる。
【００３８】ここに、データ・レジスタ８５の出力＝Ｈ
レベルの場合、インバータ８６の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ９
２＝ＯＦＦとなる。
レベルの場合、インバータ８６の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ９
２＝ＯＦＦとなる。
【００３９】この結果、クロックド・インバータ８８の
出力＝Ｈレベル、ラッチ回路９３の出力＝Ｌレベル、ｐ
ＭＯＳトランジスタ９７＝ＯＮ、ｎＭＯＳトランジスタ
９８＝ＯＦＦ、出力データＤＱ＝Ｈレベルとなる。
出力＝Ｈレベル、ラッチ回路９３の出力＝Ｌレベル、ｐ
ＭＯＳトランジスタ９７＝ＯＮ、ｎＭＯＳトランジスタ
９８＝ＯＦＦ、出力データＤＱ＝Ｈレベルとなる。
【００４０】これに対して、図８に示すように、データ
・レジスタ８５の出力＝Ｌレベルの場合、インバータ８
６の出力＝Ｈレベル、ｐＭＯＳトランジスタ８９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ９２＝ＯＮとなる。
・レジスタ８５の出力＝Ｌレベルの場合、インバータ８
６の出力＝Ｈレベル、ｐＭＯＳトランジスタ８９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ９２＝ＯＮとなる。
【００４１】この結果、クロックド・インバータ８８の
出力＝Ｌレベル、ラッチ回路９３の出力＝Ｈレベル、ｐ
ＭＯＳトランジスタ９７＝ＯＦＦ、ｎＭＯＳトランジス
タ９８＝ＯＮ、出力データＤＱ＝Ｌレベルとなる。
出力＝Ｌレベル、ラッチ回路９３の出力＝Ｈレベル、ｐ
ＭＯＳトランジスタ９７＝ＯＦＦ、ｎＭＯＳトランジス
タ９８＝ＯＮ、出力データＤＱ＝Ｌレベルとなる。
【００４２】また、内部クロックＩＮＴ−ＣＬＫ＝Ｌレ
ベルの場合には、ｐＭＯＳトランジスタ９０＝ＯＦＦ、
ｎＭＯＳトランジスタ９１＝ＯＦＦとなり、クロックド
・インバータ８８の出力状態はハイインピーダンスとな
り、ラッチ回路９３は前サイクルのデータＤＱを維持す
る。
ベルの場合には、ｐＭＯＳトランジスタ９０＝ＯＦＦ、
ｎＭＯＳトランジスタ９１＝ＯＦＦとなり、クロックド
・インバータ８８の出力状態はハイインピーダンスとな
り、ラッチ回路９３は前サイクルのデータＤＱを維持す
る。
【００４３】図９は、クロックＣＬＫのサイクル時間ｔ
CLKが１０ｎｓの場合（データ転送速度＝１００ＭＨzの
場合）におけるデータ出力時の動作波形を示す図であ
り、図９ＡはクロックＣＬＫを示している。
CLKが１０ｎｓの場合（データ転送速度＝１００ＭＨzの
場合）におけるデータ出力時の動作波形を示す図であ
り、図９ＡはクロックＣＬＫを示している。
【００４４】ここに、ワンショットパルス発生回路１５
は、クロックＣＬＫの立ち上がりのタイミングを検出
し、パルス幅を１ｎｓとするパルスを発生するものであ
るから、ワンショットパルス発生回路１５の出力、即
ち、ノードＮ１の電位は、図９Ｂに示すようになる。
は、クロックＣＬＫの立ち上がりのタイミングを検出
し、パルス幅を１ｎｓとするパルスを発生するものであ
るから、ワンショットパルス発生回路１５の出力、即
ち、ノードＮ１の電位は、図９Ｂに示すようになる。
【００４５】また、遅延回路２３〜３２は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路２７〜３２
の出力、即ち、ノードＮ２〜Ｎ７の電位は、図９Ｂ〜図
９Ｈに示すようになる。
１ｎｓとする遅延回路であるから、遅延回路２７〜３２
の出力、即ち、ノードＮ２〜Ｎ７の電位は、図９Ｂ〜図
９Ｈに示すようになる。
【００４６】この結果、ＡＮＤ回路３５〜３９の出力、
即ち、ノードＮ８〜１２の電位は、図９Ｉに示すように
常にＬレベルとなり、ＡＮＤ回路４０の出力、即ち、ノ
ード１３の出力は、図９Ｊに示すようにノードＮ７と電
位と同様に変化する。
即ち、ノードＮ８〜１２の電位は、図９Ｉに示すように
常にＬレベルとなり、ＡＮＤ回路４０の出力、即ち、ノ
ード１３の出力は、図９Ｊに示すようにノードＮ７と電
位と同様に変化する。
【００４７】ここに、ラッチ回路４１〜４５はＡＮＤ回
路３５〜３９の出力であるＬレベルをラッチするので、
その出力、即ち、ノードＮ１４〜Ｎ１８の電位は図９Ｋ
に示すように常にＬレベルとなる。
路３５〜３９の出力であるＬレベルをラッチするので、
その出力、即ち、ノードＮ１４〜Ｎ１８の電位は図９Ｋ
に示すように常にＬレベルとなる。
【００４８】これに対して、ラッチ回路４６は、ＡＮＤ
回路４０の出力であるＨレベルをラッチするので、その
出力、即ち、ノードＮ１９の電位は図９Ｌに示すように
常にＨレベルとなる。
回路４０の出力であるＨレベルをラッチするので、その
出力、即ち、ノードＮ１９の電位は図９Ｌに示すように
常にＨレベルとなる。
【００４９】また、遅延回路６０〜６９は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路６１、６
３、６５、６７、６９の出力、即ち、ノードＮ２０〜Ｎ
２４の電位は、図９Ｍ〜図９Ｑに示すようになる。
１ｎｓとする遅延回路であるから、遅延回路６１、６
３、６５、６７、６９の出力、即ち、ノードＮ２０〜Ｎ
２４の電位は、図９Ｍ〜図９Ｑに示すようになる。
【００５０】この結果、ＡＮＤ回路７０〜７４の出力は
常にＬレベルとなり、ｎＭＯＳトランジスタ７６〜８０
は常にＯＦＦとなる。
常にＬレベルとなり、ｎＭＯＳトランジスタ７６〜８０
は常にＯＦＦとなる。
【００５１】これに対して、ＡＮＤ回路７５の出力は、
遅延回路６９の出力と同様に変化するので、ｎＭＯＳト
ランジスタ８１は、このＡＮＤ回路７５の出力に同期し
てＯＮ、ＯＦＦを繰り返すことになる。
遅延回路６９の出力と同様に変化するので、ｎＭＯＳト
ランジスタ８１は、このＡＮＤ回路７５の出力に同期し
てＯＮ、ＯＦＦを繰り返すことになる。
【００５２】したがって、クロックＣＬＫ＝１０ｎｓの
場合には、内部クロックＩＮＴ−ＣＬＫとして、遅延回
路６９の出力と同様の信号、即ち、サイクル時間をクロ
ックＣＬＫと同一とし、立ち上がりのタイミングを、ク
ロックＣＬＫよりも、所定の時間１０ｎｓ−クロックＣ
ＬＫのサイクル時間１０ｎｓ＝０ｎｓだけ早くするクロ
ック、即ち、クロックＣＬＫと立ち上がりのタイミング
を同一とするクロックを出力することになる。
場合には、内部クロックＩＮＴ−ＣＬＫとして、遅延回
路６９の出力と同様の信号、即ち、サイクル時間をクロ
ックＣＬＫと同一とし、立ち上がりのタイミングを、ク
ロックＣＬＫよりも、所定の時間１０ｎｓ−クロックＣ
ＬＫのサイクル時間１０ｎｓ＝０ｎｓだけ早くするクロ
ック、即ち、クロックＣＬＫと立ち上がりのタイミング
を同一とするクロックを出力することになる。
【００５３】ここに、データ出力回路１２のクロック・
アクセス時間ｔCLKAは、６ｎｓであることから、この場
合には、セットアップ信号ｔSUとして、４ｎｓを確保す
ることができる。
アクセス時間ｔCLKAは、６ｎｓであることから、この場
合には、セットアップ信号ｔSUとして、４ｎｓを確保す
ることができる。
【００５４】また、図１０はクロックＣＬＫのサイクル
時間ｔCLKが８ｎｓの場合（データ転送速度＝１２５Ｍ
Ｈzの場合）におけるデータ出力時の動作波形を示す図
であり、図１０ＡはクロックＣＬＫを示している。
時間ｔCLKが８ｎｓの場合（データ転送速度＝１２５Ｍ
Ｈzの場合）におけるデータ出力時の動作波形を示す図
であり、図１０ＡはクロックＣＬＫを示している。
【００５５】ここに、ワンショットパルス発生回路１５
は、クロックＣＬＫの立ち上がりのタイミングを検出
し、パルス幅を１ｎｓとするパルスを発生するものであ
るから、ワンショットパルス発生回路１５の出力、即
ち、ノードＮ１の電位は、図１０Ｂに示すようになる。
は、クロックＣＬＫの立ち上がりのタイミングを検出
し、パルス幅を１ｎｓとするパルスを発生するものであ
るから、ワンショットパルス発生回路１５の出力、即
ち、ノードＮ１の電位は、図１０Ｂに示すようになる。
【００５６】また、遅延回路２３〜３２は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路２７〜３２
の出力、即ち、ノードＮ２〜Ｎ７の電位は、図１０Ｂ〜
図１０Ｈに示すようになる。
１ｎｓとする遅延回路であるから、遅延回路２７〜３２
の出力、即ち、ノードＮ２〜Ｎ７の電位は、図１０Ｂ〜
図１０Ｈに示すようになる。
【００５７】この結果、ＡＮＤ回路３５〜３７、３９、
４０の出力、即ち、ノードＮ８〜１０、１２、１３の電
位は、図１０Ｉに示すように常にＬレベルとなり、ＡＮ
Ｄ回路３８の出力、即ち、ノードＮ１１の出力は、図１
０Ｊに示すようにノードＮ５と同様に変化する。
４０の出力、即ち、ノードＮ８〜１０、１２、１３の電
位は、図１０Ｉに示すように常にＬレベルとなり、ＡＮ
Ｄ回路３８の出力、即ち、ノードＮ１１の出力は、図１
０Ｊに示すようにノードＮ５と同様に変化する。
【００５８】したがって、ラッチ回路４１〜４３、４
５、４６は、ＡＮＤ回路３５〜３７、３９、４０の出力
であるＬレベルをラッチするので、その出力、即ち、ノ
ードＮ１４〜１６、１８、１９は図１０Ｋに示すように
常にＬレベルとなる。
５、４６は、ＡＮＤ回路３５〜３７、３９、４０の出力
であるＬレベルをラッチするので、その出力、即ち、ノ
ードＮ１４〜１６、１８、１９は図１０Ｋに示すように
常にＬレベルとなる。
【００５９】これに対して、ラッチ回路４４は、ＡＮＤ
回路３８の出力であるＨレベルをラッチするので、その
出力、即ち、ノードＮ１７は図１０Ｌに示すように常に
Ｈレベルとなる。
回路３８の出力であるＨレベルをラッチするので、その
出力、即ち、ノードＮ１７は図１０Ｌに示すように常に
Ｈレベルとなる。
【００６０】また、遅延回路６０〜６９は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路６１、６
３、６５、６６、６９の出力、即ち、ノードＮ２０〜Ｎ
２４の電位は、図１０Ｍ〜図１０Ｑに示すようになる。
１ｎｓとする遅延回路であるから、遅延回路６１、６
３、６５、６６、６９の出力、即ち、ノードＮ２０〜Ｎ
２４の電位は、図１０Ｍ〜図１０Ｑに示すようになる。
【００６１】この結果、ＡＮＤ回路７０〜７２、７４、
７５の出力は常にＬレベルとなり、ｎＭＯＳトランジス
タ７６〜７８、８０、８１は常にＯＦＦとなる。
７５の出力は常にＬレベルとなり、ｎＭＯＳトランジス
タ７６〜７８、８０、８１は常にＯＦＦとなる。
【００６２】これに対して、ＡＮＤ回路７３の出力は、
遅延回路６５の出力と同様に変化し、ｎＭＯＳトランジ
スタ７９は、このＡＮＤ回路７３の出力に同期してＯ
Ｎ、ＯＦＦを繰り返すことになる。
遅延回路６５の出力と同様に変化し、ｎＭＯＳトランジ
スタ７９は、このＡＮＤ回路７３の出力に同期してＯ
Ｎ、ＯＦＦを繰り返すことになる。
【００６３】したがって、クロックＣＬＫ＝８ｎｓの場
合には、内部クロックＩＮＴ−ＣＬＫとして、遅延回路
６５の出力と同様の信号、即ち、サイクル時間をクロッ
クＣＬＫと同一とし、立ち上がりのタイミングを、クロ
ックＣＬＫよりも、所定の時間１０ｎｓ−クロックＣＬ
Ｋのサイクル時間８ｎｓ＝２ｎｓだけ早くするクロッ
ク、即ち、クロックＣＬＫと立ち上がりのタイミングを
同一とするクロックを出力することになる。
合には、内部クロックＩＮＴ−ＣＬＫとして、遅延回路
６５の出力と同様の信号、即ち、サイクル時間をクロッ
クＣＬＫと同一とし、立ち上がりのタイミングを、クロ
ックＣＬＫよりも、所定の時間１０ｎｓ−クロックＣＬ
Ｋのサイクル時間８ｎｓ＝２ｎｓだけ早くするクロッ
ク、即ち、クロックＣＬＫと立ち上がりのタイミングを
同一とするクロックを出力することになる。
【００６４】ここに、データ出力回路１２のクロック・
アクセス時間ｔCLKAは、６ｎｓであることから、この場
合にも、セットアップ信号ｔSUとして、４ｎｓを確保す
ることができる。
アクセス時間ｔCLKAは、６ｎｓであることから、この場
合にも、セットアップ信号ｔSUとして、４ｎｓを確保す
ることができる。
【００６５】ちなみに、図１１はクロックＣＬＫのサイ
クル時間ｔCLKが１０ｎｓ、９ｎｓ、８ｎｓ、７ｎｓ、
６ｎｓ、５ｎｓの場合におけるクロックＣＬＫと、内部
クロックＩＮＴ−ＣＬＫと、出力データＤＱとの関係を
示している。
クル時間ｔCLKが１０ｎｓ、９ｎｓ、８ｎｓ、７ｎｓ、
６ｎｓ、５ｎｓの場合におけるクロックＣＬＫと、内部
クロックＩＮＴ−ＣＬＫと、出力データＤＱとの関係を
示している。
【００６６】このように、この第１実施例によれば、デ
ータ出力回路１２は、内部クロックＩＮＴ−ＣＬＫの立
ち上がりのタイミングから６ｎｓのクロック・アクセス
時間ｔCLKAを経過してデータＤＱを出力するが、内部ク
ロックＩＮＴ−ＣＬＫは、サイクル時間をクロックＣＬ
Ｋと同一とし、立ち上がりのタイミングをクロックＣＬ
Ｋよりも、「所定の時間１０ｎｓ−クロックＣＬＫのサ
イクル時間ｔCLK」だけ早くするものである。
ータ出力回路１２は、内部クロックＩＮＴ−ＣＬＫの立
ち上がりのタイミングから６ｎｓのクロック・アクセス
時間ｔCLKAを経過してデータＤＱを出力するが、内部ク
ロックＩＮＴ−ＣＬＫは、サイクル時間をクロックＣＬ
Ｋと同一とし、立ち上がりのタイミングをクロックＣＬ
Ｋよりも、「所定の時間１０ｎｓ−クロックＣＬＫのサ
イクル時間ｔCLK」だけ早くするものである。
【００６７】この結果、データ出力回路１２からデータ
ＤＱが出力されるタイミングは、クロックＣＬＫのサイ
クル時間ｔCLKが、１０ｎｓ、９ｎｓ、８ｎｓ、７ｎ
ｓ、６ｎｓ、５ｎｓであれば、次のクロックＣＬＫの立
ち上がりから見て同一のタイミングとなり、セットアッ
プ時間ｔCUとして、４ｎｓを確保することができる。
ＤＱが出力されるタイミングは、クロックＣＬＫのサイ
クル時間ｔCLKが、１０ｎｓ、９ｎｓ、８ｎｓ、７ｎ
ｓ、６ｎｓ、５ｎｓであれば、次のクロックＣＬＫの立
ち上がりから見て同一のタイミングとなり、セットアッ
プ時間ｔCUとして、４ｎｓを確保することができる。
【００６８】したがって、この第１実施例によれば、デ
ータ転送速度を１００ＭＨz、１１１ＭＨz、１２５ＭＨ
z、１４３ＭＨz、１６７ＭＨz、２００ＭＨzとする電子
装置に使用することができ、利便性の向上を図ることが
できる。
ータ転送速度を１００ＭＨz、１１１ＭＨz、１２５ＭＨ
z、１４３ＭＨz、１６７ＭＨz、２００ＭＨzとする電子
装置に使用することができ、利便性の向上を図ることが
できる。
【００６９】第２実施例・・図１２〜図１５ 図１２は本発明の第２実施例の要部を示す図であり、本
発明の第２実施例が内蔵するデータ出力回路制御回路を
示している。
発明の第２実施例が内蔵するデータ出力回路制御回路を
示している。
【００７０】即ち、本発明の第２実施例は、図２に示す
データ出力回路制御回路の代わりに、図１２に示すデー
タ出力回路制御回路を設け、その他については、図１に
示す第１実施例と同様に構成したものである。
データ出力回路制御回路の代わりに、図１２に示すデー
タ出力回路制御回路を設け、その他については、図１に
示す第１実施例と同様に構成したものである。
【００７１】この図１２に示すデータ出力回路制御回路
は、切換スイッチ回路１００を設け、その他について
は、図２に示すデータ出力回路制御回路と同様に構成し
たものである。
は、切換スイッチ回路１００を設け、その他について
は、図２に示すデータ出力回路制御回路と同様に構成し
たものである。
【００７２】この切換スイッチ回路１００において、１
０１〜１０６はエンハンスメント形のｎＭＯＳトランジ
スタ、１０７は抵抗、１０８、１０９はインバータ、１
１０、１１１はＡＮＤ回路、１１２はＯＲ回路である。
０１〜１０６はエンハンスメント形のｎＭＯＳトランジ
スタ、１０７は抵抗、１０８、１０９はインバータ、１
１０、１１１はＡＮＤ回路、１１２はＯＲ回路である。
【００７３】この第２実施例においては、クロックＣＬ
Ｋのサイクル時間ｔCLKが１０ｎｓ、９ｎｓ、８ｎｓ、
７ｎｓ、６ｎｓ、５ｎｓの場合には、ラッチ回路４１〜
４６のいずれかの出力がＨレベルとなる。
Ｋのサイクル時間ｔCLKが１０ｎｓ、９ｎｓ、８ｎｓ、
７ｎｓ、６ｎｓ、５ｎｓの場合には、ラッチ回路４１〜
４６のいずれかの出力がＨレベルとなる。
【００７４】この結果、図１３に示すように、インバー
タ１０８の入力＝Ｌレベル、インバータ１０８の出力＝
Ｈレベル、インバータ１０９の出力はＬレベルになり、
ＡＮＤ回路１１１の出力はＬレベルに固定される。
タ１０８の入力＝Ｌレベル、インバータ１０８の出力＝
Ｈレベル、インバータ１０９の出力はＬレベルになり、
ＡＮＤ回路１１１の出力はＬレベルに固定される。
【００７５】したがって、この場合には、ＡＮＤ回路１
１０はインバータ８２の出力に対して非反転回路として
動作し、ＯＲ回路１１２はＡＮＤ回路１１０の出力に対
して非反転回路として動作するので、内部クロック生成
回路５９によって生成される内部クロックＩＮＴ−ＣＬ
Ｋがデータ出力回路１２に供給される。
１０はインバータ８２の出力に対して非反転回路として
動作し、ＯＲ回路１１２はＡＮＤ回路１１０の出力に対
して非反転回路として動作するので、内部クロック生成
回路５９によって生成される内部クロックＩＮＴ−ＣＬ
Ｋがデータ出力回路１２に供給される。
【００７６】これに対して、クロックＣＬＫのサイクル
時間ｔCLKが１０ｎｓよりも長い場合、たとえば、１２
ｎｓの場合は、図１４に示すように、ラッチ回路４１〜
４６の出力、Ｎ１４〜１９はすべてＬレベルとなり、ノ
ードＮ１４〜１９＝Ｌレベルとなる。
時間ｔCLKが１０ｎｓよりも長い場合、たとえば、１２
ｎｓの場合は、図１４に示すように、ラッチ回路４１〜
４６の出力、Ｎ１４〜１９はすべてＬレベルとなり、ノ
ードＮ１４〜１９＝Ｌレベルとなる。
【００７７】この結果、図１５に示すように、ｎＭＯＳ
トランジスタ７６〜８１＝ＯＦＦ、ｎＭＯＳトランジス
タ１０１〜１０６＝ＯＦＦとなり、インバータ８２の入
力＝Ｈレベル、インバータ８２の出力＝Ｌレベル、イン
バータ１０８の入力＝Ｈレベル、インバータ１０８の出
力＝Ｌレベル、インバータ１０９の出力＝Ｈレベルとな
る。
トランジスタ７６〜８１＝ＯＦＦ、ｎＭＯＳトランジス
タ１０１〜１０６＝ＯＦＦとなり、インバータ８２の入
力＝Ｈレベル、インバータ８２の出力＝Ｌレベル、イン
バータ１０８の入力＝Ｈレベル、インバータ１０８の出
力＝Ｌレベル、インバータ１０９の出力＝Ｈレベルとな
る。
【００７８】したがって、ＡＮＤ回路１１０の出力はＬ
レベルに固定され、ＡＮＤ回路１１１はワンショットパ
ルス発生回路１５から出力されるワンショットパルスに
対して非反転回路として動作し、ＯＲ回路１１２はＡＮ
Ｄ回路１１１の出力に対して非反転回路として動作す
る。
レベルに固定され、ＡＮＤ回路１１１はワンショットパ
ルス発生回路１５から出力されるワンショットパルスに
対して非反転回路として動作し、ＯＲ回路１１２はＡＮ
Ｄ回路１１１の出力に対して非反転回路として動作す
る。
【００７９】この結果、この場合には、ワンショットパ
ルス発生回路１５から出力されるワンショットパルス、
即ち、サイクル時間及び立ち上がりのタイミングをクロ
ックＣＬＫと同一とする信号がデータ出力回路に供給さ
れる。
ルス発生回路１５から出力されるワンショットパルス、
即ち、サイクル時間及び立ち上がりのタイミングをクロ
ックＣＬＫと同一とする信号がデータ出力回路に供給さ
れる。
【００８０】したがって、この第２実施例によれば、デ
ータ転送速度を１００ＭＨz、１１１ＭＨz、１２５ＭＨ
z、１４３ＭＨz、１６７ＭＨz、２００ＭＨz及び１００
ＭＨz以下とする電子装置に使用することができ、第１
実施例以上に利便性の向上を図ることができる。
ータ転送速度を１００ＭＨz、１１１ＭＨz、１２５ＭＨ
z、１４３ＭＨz、１６７ＭＨz、２００ＭＨz及び１００
ＭＨz以下とする電子装置に使用することができ、第１
実施例以上に利便性の向上を図ることができる。
【００８１】第３実施例・・図１６、図１７ 図１６は本発明の第３実施例の要部を示す図であり、本
発明の第３実施例が内蔵するデータ出力回路制御回路を
示している。
発明の第３実施例が内蔵するデータ出力回路制御回路を
示している。
【００８２】即ち、本発明の第３実施例は、図１２に示
すデータ出力回路制御回路の代わりに、図１６に示すデ
ータ出力回路制御回路を設け、その他については、図１
に示す第１実施例と同様に構成したものである。
すデータ出力回路制御回路の代わりに、図１６に示すデ
ータ出力回路制御回路を設け、その他については、図１
に示す第１実施例と同様に構成したものである。
【００８３】この図１６に示すデータ出力回路制御回路
は、図１１に示すサイクル時間測定回路２２の代わり
に、回路構成の異なるサイクル時間測定回路１１４を設
け、その他については、図１１に示すサイクル時間測定
回路２２と同様に構成したものである。
は、図１１に示すサイクル時間測定回路２２の代わり
に、回路構成の異なるサイクル時間測定回路１１４を設
け、その他については、図１１に示すサイクル時間測定
回路２２と同様に構成したものである。
【００８４】このサイクル時間測定回路１１４は、図１
１に示すサイクル時間測定回路２２が設けている遅延回
路２３〜２７の代わりに、回路構成の異なる遅延回路１
１５〜１１９を設けると共に、ＡＮＤ回路１２０〜１２
５と、これら遅延回路１１５〜１１９及びＡＮＤ回路１
２０〜１２５を制御するプログラマブル・データ格納部
１２６を設けている。
１に示すサイクル時間測定回路２２が設けている遅延回
路２３〜２７の代わりに、回路構成の異なる遅延回路１
１５〜１１９を設けると共に、ＡＮＤ回路１２０〜１２
５と、これら遅延回路１１５〜１１９及びＡＮＤ回路１
２０〜１２５を制御するプログラマブル・データ格納部
１２６を設けている。
【００８５】ここに、遅延回路１１５〜１１９は、同一
の回路構成とされており、たとえば、遅延回路１１５
は、図１７に示すように構成されている。
の回路構成とされており、たとえば、遅延回路１１５
は、図１７に示すように構成されている。
【００８６】図中、１２８は遅延回路、１２９1、１２
９2、１２９2kはインバータ（インバータ１２９3〜１２
９2k-1は図示を省略している）、１３０、１３１はＡＮ
Ｄ回路、１３２はＯＲ回路、ＰＤはプログラマブル・デ
ータ格納部１２６から供給されるプログラマブル・デー
タである。
９2、１２９2kはインバータ（インバータ１２９3〜１２
９2k-1は図示を省略している）、１３０、１３１はＡＮ
Ｄ回路、１３２はＯＲ回路、ＰＤはプログラマブル・デ
ータ格納部１２６から供給されるプログラマブル・デー
タである。
【００８７】ここに、プログラマブル・データＰＤ＝Ｈ
レベルの場合、ＡＮＤ回路１３０の出力はＬレベルに固
定され、ＡＮＤ回路１３１は遅延回路１２８の出力に対
して非反転回路として動作し、この場合には、遅延回路
１２８の出力が次段回路に供給される。
レベルの場合、ＡＮＤ回路１３０の出力はＬレベルに固
定され、ＡＮＤ回路１３１は遅延回路１２８の出力に対
して非反転回路として動作し、この場合には、遅延回路
１２８の出力が次段回路に供給される。
【００８８】これに対して、プログラマブル・データＰ
Ｄ＝Ｌレベルの場合、ＡＮＤ回路１３１の出力はＬレベ
ルに固定され、ＡＮＤ回路１３０は入力信号に対して非
反転回路として動作し、この場合には、入力信号がその
まま次段回路に供給される。
Ｄ＝Ｌレベルの場合、ＡＮＤ回路１３１の出力はＬレベ
ルに固定され、ＡＮＤ回路１３０は入力信号に対して非
反転回路として動作し、この場合には、入力信号がその
まま次段回路に供給される。
【００８９】そこで、この第３実施例においては、ウエ
ハ時に行う試験、いわゆる、ウエハプロビング試験で、
遅延回路１１５〜１１９の遅延時間を測定し、遅延回路
として使用するものを選択するようにし、ＡＮＤ回路１
２０〜１２５のうち、必要なＡＮＤ回路の出力をＬレベ
ルに固定するようにする。
ハ時に行う試験、いわゆる、ウエハプロビング試験で、
遅延回路１１５〜１１９の遅延時間を測定し、遅延回路
として使用するものを選択するようにし、ＡＮＤ回路１
２０〜１２５のうち、必要なＡＮＤ回路の出力をＬレベ
ルに固定するようにする。
【００９０】この第３実施例によれば、データ転送速度
を１００ＭＨz、１１１ＭＨz、１２５ＭＨz、１４３Ｍ
Ｈz、１６７ＭＨz、２００ＭＨz及び１００ＭＨz以下と
する電子装置に使用することができ、第１実施例以上に
利便性の向上を図ることができると共に、遅延回路１１
５〜１１９のトリミングを行うことができる。
を１００ＭＨz、１１１ＭＨz、１２５ＭＨz、１４３Ｍ
Ｈz、１６７ＭＨz、２００ＭＨz及び１００ＭＨz以下と
する電子装置に使用することができ、第１実施例以上に
利便性の向上を図ることができると共に、遅延回路１１
５〜１１９のトリミングを行うことができる。
【００９１】
【発明の効果】本発明によれば、遅延回路を利用して、
外部から供給されるクロックのサイクル時間を測定し、
サイクル時間を外部から供給されるクロックと同一と
し、立ち上がり又は立ち下がりのタイミングを、外部か
ら供給されるクロックよりも、「所定の時間−外部から
供給されるクロックのサイクル時間」だけ早くする内部
クロックをデータ出力回路に供給するようにしたことに
より、一定の範囲であれば、外部から供給されるクロッ
ク信号のサイクル時間が異なっても、セットアップ時間
として同一時間を確保することができるので、データ転
送速度を異にする電子装置に適用でき、利便性の向上を
図ることができる。
外部から供給されるクロックのサイクル時間を測定し、
サイクル時間を外部から供給されるクロックと同一と
し、立ち上がり又は立ち下がりのタイミングを、外部か
ら供給されるクロックよりも、「所定の時間−外部から
供給されるクロックのサイクル時間」だけ早くする内部
クロックをデータ出力回路に供給するようにしたことに
より、一定の範囲であれば、外部から供給されるクロッ
ク信号のサイクル時間が異なっても、セットアップ時間
として同一時間を確保することができるので、データ転
送速度を異にする電子装置に適用でき、利便性の向上を
図ることができる。
【図１】本発明の第１実施例の要部を示す回路図であ
る。
る。
【図２】本発明の第１実施例が内蔵しているデータ出力
回路制御回路を示す回路図である。
回路制御回路を示す回路図である。
【図３】本発明の第１実施例が内蔵しているデータ出力
回路制御回路が設けているワンショットパルス発生回路
を示す回路図である。
回路制御回路が設けているワンショットパルス発生回路
を示す回路図である。
【図４】本発明の第１実施例が内蔵しているデータ出力
回路制御回路が設けている遅延回路を示す回路図であ
る。
回路制御回路が設けている遅延回路を示す回路図であ
る。
【図５】本発明の第１実施例が内蔵しているデータ出力
回路制御回路が設けているラッチ回路を示す回路図であ
る。
回路制御回路が設けているラッチ回路を示す回路図であ
る。
【図６】本発明の第１実施例が内蔵しているデータ出力
回路を示す回路図である。
回路を示す回路図である。
【図７】本発明の第１実施例が内蔵しているデータ出力
回路の動作を示す回路図である。
回路の動作を示す回路図である。
【図８】本発明の第１実施例が内蔵しているデータ出力
回路の動作を示す回路図である。
回路の動作を示す回路図である。
【図９】本発明の第１実施例のデータ出力時の動作波形
図である。
図である。
【図１０】本発明の第１実施例のデータ出力時の動作波
形図である。
形図である。
【図１１】本発明の第１実施例のデータ出力時の動作波
形図である。
形図である。
【図１２】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）を示す回路図
である。
施例が内蔵するデータ出力回路制御回路）を示す回路図
である。
【図１３】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作を示す回路図である。
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作を示す回路図である。
【図１４】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作波形図である。
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作波形図である。
【図１５】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作を示す回路図である。
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作を示す回路図である。
【図１６】本発明の第３実施例の要部（本発明の第３実
施例が内蔵するデータ出力回路制御）を示す回路図であ
る。
施例が内蔵するデータ出力回路制御）を示す回路図であ
る。
【図１７】本発明の第３実施例が内蔵するデータ出力回
路制御が設けているトリミング可能な遅延回路を示す回
路図である。
路制御が設けているトリミング可能な遅延回路を示す回
路図である。
【図１８】電子装置の一例の一部分を示す回路図であ
る。
る。
【図１９】図１８に示すＳＤＲＡＭのデータ出力時の動
作波形を示す図である。
作波形を示す図である。
【図２０】図１８に示すＳＤＲＡＭのデータ出力時の動
作波形を示す波形図である。
作波形を示す波形図である。
（図１） １０ クロック入力端子 １３ データ出力端子
Claims (8)
- 【請求項１】外部から供給されるクロックの立ち上がり
又は立ち下がりのタイミングで所定のパルス幅のワンシ
ョットパルスを発生するワンショットパルス発生回路
と、このワンショットパルス発生回路から出力されるワ
ンショットパルスを介して前記外部から供給されるクロ
ックのサイクル時間を測定するサイクル時間測定回路
と、このサイクル時間測定回路による測定結果及び前記
ワンショットパルス発生回路から出力されるワンショッ
トパルスに基づいて、サイクル時間を前記外部から供給
されるクロックと同一とし、立ち上がり又は立ち下がり
のタイミングを、前記外部から供給されるクロックより
も、所定の時間から前記外部から供給されるクロックの
サイクル時間を減じた時間だけ早くする内部クロックを
生成する内部クロック生成回路とを設けてなるデータ出
力回路制御回路と、 このデータ出力回路制御回路から出力される前記内部ク
ロックが供給され、前記内部クロックの立ち上がり又は
立ち下がりのタイミングから所定の遅延時間を経過して
データを出力するデータ出力回路とを設けて構成されて
いることを特徴とする半導体装置。 - 【請求項２】前記サイクル時間測定回路は、前記ワンシ
ョットパルス発生回路から出力されるワンショットパル
スを遅延する第１の遅延回路と、この第１の遅延回路か
ら出力されるワンショットパルスを遅延する直列接続さ
れた複数の第２の遅延回路とを有し、前記第１の遅延回
路及び前記複数の第２の遅延回路の出力を検出すること
により、前記外部から供給されるクロックのサイクル時
間を測定するように構成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】前記サイクル時間測定回路は、前記ワンシ
ョットパルス発生回路から出力されるワンショットパル
スを遅延する第１の遅延回路と、この第１の遅延回路か
ら出力されるワンショットパルスを遅延する直列接続さ
れた複数の第２の遅延回路と、前記第１の遅延回路及び
前記複数の第２の遅延回路の出力のそれぞれと前記ワン
ショットパルス発生回路から出力されるワンショットパ
ルスとを論理積処理する複数の論理積回路と、これら複
数の論理積回路の出力をラッチする複数のラッチ回路と
を設けて構成されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項４】前記内部クロック生成回路は、遅延時間を
前記第２の遅延回路よりも長くし、かつ、前記ワンショ
ットパルス発生回路から出力されるワンショットパルス
を遅延する直列接続されてなる複数の第３の遅延回路
と、前記ワンショットパルス発生回路から出力されるワ
ンショットパルス及び前記複数の第３の遅延回路のそれ
ぞれの出力と前記複数のラッチ回路のそれぞれの出力と
のうち、所定のもの同士を論理積処理する複数の論理積
回路と、ドレインを共通接続され、ソースを接地され、
かつ、前記複数の論理積回路のそれぞれの出力によって
導通、非導通が制御される複数の電界効果トランジスタ
と、これら複数の電界効果トランジスタの共通接続され
たドレインが入力端に接続されたインバータとからな
り、このインバータの出力端に前記内部クロックを得る
ように構成されていることを特徴とする請求項１、２又
は３記載の半導体装置。 - 【請求項５】前記外部から供給されるクロックのサイク
ル時間が前記所定の時間よりも短い場合には、前記内部
クロック生成回路から出力される内部クロックを前記デ
ータ出力回路に供給し、前記外部から供給されるクロッ
クのサイクル時間が前記所定の時間よりも長い場合に
は、前記ワンショットパルス発生回路から出力されるワ
ンショットパルスを前記データ出力回路に供給する切換
スイッチ回路を設けて構成されていることを特徴とする
請求項１、２、３又は４記載の半導体装置。 - 【請求項６】前記第１の遅延回路は、制御信号により遅
延回路又は略遅延のない非反転回路として動作するよう
に構成され、かつ、直列接続された複数の第４のゲート
回路からなり、前記制御信号により遅延時間を可変する
ことができるように構成されていることを特徴とする請
求項２、３、４又は５記載の半導体装置。 - 【請求項７】前記所定の時間は、前記第１の遅延回路の
遅延時間と、前記複数の第２の遅延回路の遅延時間との
合計値であることを特徴とする請求項２、３、４、５又
は６記載の半導体装置。 - 【請求項８】前記第１の遅延回路の遅延時間と、前記複
数の第２の遅延回路の合計の遅延時間との合計値と、前
記複数の第３の遅延回路の合計の遅延時間とは、一致す
ることを特徴とする請求項４、５、６又は７記載の半導
体装置。
Priority Applications (8)
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