JP2851354B2 - バーンイン回路を有する半導体装置 - Google Patents
バーンイン回路を有する半導体装置Info
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- JP2851354B2 JP2851354B2 JP2053948A JP5394890A JP2851354B2 JP 2851354 B2 JP2851354 B2 JP 2851354B2 JP 2053948 A JP2053948 A JP 2053948A JP 5394890 A JP5394890 A JP 5394890A JP 2851354 B2 JP2851354 B2 JP 2851354B2
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- G01R31/2851—Testing of integrated circuits [IC]
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- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Description
【発明の詳細な説明】 〔発明の概要〕 チップ内にバーンイン回路を内蔵させた半導体装置に
関し、 チップ内にバーンイン試験回路の一部を内蔵させるこ
とで、バーンイン試験装置の出力上限値をこえる動作周
波数のLSIに対して、LSIの通常動作周波数での試験が可
能になるようにすることを目的とし、 半導体装置を通常動作モード／バーンイン試験モード
に設定する試験モード設定回路と、該設定回路が試験モ
ード設定出力を生じるとき動作して、外部入力クロック
と同期し半導体装置の通常動作周波数より高い周波数の
クロックを出力するクロック発生回路と、該設定回路が
試験モード設定出力を生じるとき、前記外部入力クロッ
クに代えて、クロック発生回路の出力クロックを内部回
路へ出力するゲート回路とをチップ内に設けた構成とす
る。
関し、 チップ内にバーンイン試験回路の一部を内蔵させるこ
とで、バーンイン試験装置の出力上限値をこえる動作周
波数のLSIに対して、LSIの通常動作周波数での試験が可
能になるようにすることを目的とし、 半導体装置を通常動作モード／バーンイン試験モード
に設定する試験モード設定回路と、該設定回路が試験モ
ード設定出力を生じるとき動作して、外部入力クロック
と同期し半導体装置の通常動作周波数より高い周波数の
クロックを出力するクロック発生回路と、該設定回路が
試験モード設定出力を生じるとき、前記外部入力クロッ
クに代えて、クロック発生回路の出力クロックを内部回
路へ出力するゲート回路とをチップ内に設けた構成とす
る。
〔産業上の利用分野〕 本発明は、チップ内にバーンイン回路を内蔵させた半
導体装置に関する。
導体装置に関する。
近年の半導体装置（LSI）は高集積化、高速化が進ん
でおり、かゝる高集積化、高速化LSIの信頼性を保証す
ることが重要な問題になっている。
でおり、かゝる高集積化、高速化LSIの信頼性を保証す
ることが重要な問題になっている。
LSI等の信頼性を高めるために行なわれる試験のう
ち、初期不良即ち製造段階で発生した物理的、電気的に
弱い部分などの故障を早期に洗い出す方法として高温
度、高電圧下での長時間連続動作試験（バーンイン試
験）がある。
ち、初期不良即ち製造段階で発生した物理的、電気的に
弱い部分などの故障を早期に洗い出す方法として高温
度、高電圧下での長時間連続動作試験（バーンイン試
験）がある。
第７図にバーンイン試験の一例を示す。試験対象素子
（LSIチップ）11,12,……をバーンインボード10に複数
個取付け、電源、クロックCLKなどの結線もして高温（6
0〜70℃）室に入れ、高電圧（5V±５％が規格なら5.25
V）をかけて長時間連続動作させる。
（LSIチップ）11,12,……をバーンインボード10に複数
個取付け、電源、クロックCLKなどの結線もして高温（6
0〜70℃）室に入れ、高電圧（5V±５％が規格なら5.25
V）をかけて長時間連続動作させる。
バーンイン試験での動作周波数はLSIの通常動作周波
数であるのが望ましいが、最近の高速LSIではこの通常
動作周波数が高く、現状のバーンイン試験装置で出力可
能な周波数範囲を超えたものが現われている。このよう
な場合は、バーンイン試験装置が出力できる最高周波数
を出力させ、不足分は試験時間を延ばして、等価的に所
定ストレスが加わるようにしている。しかし勿論これで
は試験時間が増大し、試験コストが問題になる。
数であるのが望ましいが、最近の高速LSIではこの通常
動作周波数が高く、現状のバーンイン試験装置で出力可
能な周波数範囲を超えたものが現われている。このよう
な場合は、バーンイン試験装置が出力できる最高周波数
を出力させ、不足分は試験時間を延ばして、等価的に所
定ストレスが加わるようにしている。しかし勿論これで
は試験時間が増大し、試験コストが問題になる。
バーンイン試験装置を改造して、出力可能な最高周波
数を高めることも考えられるが、バーンイン試験ではバ
ーンインボードに多数のLSIを取付け、高温室に入れて
動作させるので、高周波では配線容量などが問題になっ
て、装置改造は容易でない。バーンイン試験装置の動作
周波数の上限は10MHzというのが現状である。これに対
してLSIの動作周波数は40MHzまたはそれ以上などとなっ
ており、バーンイン試験装置の動作周波数をこのような
高周波にすることは極めて困難である。
数を高めることも考えられるが、バーンイン試験ではバ
ーンインボードに多数のLSIを取付け、高温室に入れて
動作させるので、高周波では配線容量などが問題になっ
て、装置改造は容易でない。バーンイン試験装置の動作
周波数の上限は10MHzというのが現状である。これに対
してLSIの動作周波数は40MHzまたはそれ以上などとなっ
ており、バーンイン試験装置の動作周波数をこのような
高周波にすることは極めて困難である。
本発明は、チップ内にバーンイン試験回路の一部を内
蔵させることで、バーンイン試験装置の改造をせずに、
LSIの通常動作周波数での試験が可能になるようにする
ことを目的とするものである。
蔵させることで、バーンイン試験装置の改造をせずに、
LSIの通常動作周波数での試験が可能になるようにする
ことを目的とするものである。
第１図に示すように本発明では、外部入力クロック
（バーンイン試験装置が出力するクロック）CLK1に同期
し、それより高い周波数のクロックCLK2を出力するクロ
ック発生回路21〜24をLSIチップ内に設ける。また外部
入力クロックCLK1とクロック発生回路の出力クロックCL
K2のいずれか一方を選択して出力するゲート回路26〜29
と、この選択を制御する試験モード設定回路25を同じチ
ップ内に設ける。
（バーンイン試験装置が出力するクロック）CLK1に同期
し、それより高い周波数のクロックCLK2を出力するクロ
ック発生回路21〜24をLSIチップ内に設ける。また外部
入力クロックCLK1とクロック発生回路の出力クロックCL
K2のいずれか一方を選択して出力するゲート回路26〜29
と、この選択を制御する試験モード設定回路25を同じチ
ップ内に設ける。
本発明ではバーンイン試験時に、第１図の回路を内蔵
するLSIチップを多数バーンインボードに取付け、結線
し、高温室に入れる。そしてモード設定端子Ｔに例えば
Ｈレベルの信号を加えて、試験モード設定回路25にＨレ
ベル出力を生じさせ、外部入力クロックCLK1に入力す
る。これによりクロック発生回路21〜24は動作してクロ
ックCLK1に同期した、かつそれより周波数の高いクロッ
クCLK2を発生し、またゲート回路26〜29はアンドゲート
27側が開いて該クロックCLK2を通し、これを出力クロッ
クCLK3としてチップ内の論理回路などを動作させる。
するLSIチップを多数バーンインボードに取付け、結線
し、高温室に入れる。そしてモード設定端子Ｔに例えば
Ｈレベルの信号を加えて、試験モード設定回路25にＨレ
ベル出力を生じさせ、外部入力クロックCLK1に入力す
る。これによりクロック発生回路21〜24は動作してクロ
ックCLK1に同期した、かつそれより周波数の高いクロッ
クCLK2を発生し、またゲート回路26〜29はアンドゲート
27側が開いて該クロックCLK2を通し、これを出力クロッ
クCLK3としてチップ内の論理回路などを動作させる。
こうして本回路では、低い周波数のクロックCLK1を入
力して高い周波数（LSIの通常動作周波数）のクロックC
LK2でLSIをバーンイン試験することができ、バーンイン
試験装置の改造は不要、試験時間延長の必要はない、等
の利点を得ることができる。
力して高い周波数（LSIの通常動作周波数）のクロックC
LK2でLSIをバーンイン試験することができ、バーンイン
試験装置の改造は不要、試験時間延長の必要はない、等
の利点を得ることができる。
第１図のクロック発生回路21〜24は電圧制御型発振器
21、分周回路22,23,位相比較回路24からなる。位相比較
回路24は分周回路23の出力クロックと外部入力クロック
CLK1を受け、これらのクロックの位相が一致するように
電圧制御型発振器21を制御する。つまりPLL型の発振器
であり、分周回路23の出力周波数は外部入力クロックCL
K1の周波数と同じ、クロックCLK2は分周回路23の分周比
の逆数倍だけ高い、になる。出力クロックCLK2は電圧制
御型発振器21の出力端から取出してもよいが、バッファ
および波形成形機能を考慮すると小分周比の分周回路22
から取出す方が適切である。
21、分周回路22,23,位相比較回路24からなる。位相比較
回路24は分周回路23の出力クロックと外部入力クロック
CLK1を受け、これらのクロックの位相が一致するように
電圧制御型発振器21を制御する。つまりPLL型の発振器
であり、分周回路23の出力周波数は外部入力クロックCL
K1の周波数と同じ、クロックCLK2は分周回路23の分周比
の逆数倍だけ高い、になる。出力クロックCLK2は電圧制
御型発振器21の出力端から取出してもよいが、バッファ
および波形成形機能を考慮すると小分周比の分周回路22
から取出す方が適切である。
ゲート回路26〜29はアンドゲート26,27、ノアゲート2
8、インバータ29からなり、アンドゲート26と27の一方
の入力がCLK1とCLK2、他方が試験モード設定回路25の出
力とそれをインバータ29で反転したもの、である。従っ
て試験モード設定回路25の出力がＨならゲート27を開い
て、ゲート26が閉じ、クロックCLK2がゲート27,28を通
って出力クロックCLK3になる。これに対して試験モード
設定回路の出力がＬならゲート26を開いて、ゲート27が
閉じ、外部入力クロックCLK1がゲート26,28を通って出
力クロックCLK3になる。これはLSIが通常動作する場合
のクロック入力経路である。クロックCLK2を出力させる
バーンイン試験モードか、クロックCLK1を出力させる通
常動作モードかの選択は、モード設定端子Ｔに与える信
号のH/Lレベルにより行なう。
8、インバータ29からなり、アンドゲート26と27の一方
の入力がCLK1とCLK2、他方が試験モード設定回路25の出
力とそれをインバータ29で反転したもの、である。従っ
て試験モード設定回路25の出力がＨならゲート27を開い
て、ゲート26が閉じ、クロックCLK2がゲート27,28を通
って出力クロックCLK3になる。これに対して試験モード
設定回路の出力がＬならゲート26を開いて、ゲート27が
閉じ、外部入力クロックCLK1がゲート26,28を通って出
力クロックCLK3になる。これはLSIが通常動作する場合
のクロック入力経路である。クロックCLK2を出力させる
バーンイン試験モードか、クロックCLK1を出力させる通
常動作モードかの選択は、モード設定端子Ｔに与える信
号のH/Lレベルにより行なう。
第２図は位相比較回路24の回路例を示す。分周回路23
の出力クロックCLK4のＬレベルがラッチ31,32に取込ま
れ、また外部入力クロックCLK1のＬレベルがラッチ34,3
5に取込まれ、この状態でCLK4がＬからＨに立上るとナ
ンドゲート33の出力が一瞬Ｌになり、ラッチ37,38をセ
ットする。クロックCLK1も同様で、ＬからＨに立上ると
ナンドゲート36の出力が一瞬Ｌになり、ラッチ39、40を
セットする。
の出力クロックCLK4のＬレベルがラッチ31,32に取込ま
れ、また外部入力クロックCLK1のＬレベルがラッチ34,3
5に取込まれ、この状態でCLK4がＬからＨに立上るとナ
ンドゲート33の出力が一瞬Ｌになり、ラッチ37,38をセ
ットする。クロックCLK1も同様で、ＬからＨに立上ると
ナンドゲート36の出力が一瞬Ｌになり、ラッチ39、40を
セットする。
ラッチ37,38がセットされるとナンドゲート38の出力
がＨ、ナンドゲート37の出力がＬで、これはノアゲート
43の出力をＨにし、これはインバータで反転されてＬに
なりｐチャンネルトランジスタQ1をオンにしてコンデン
サＣを充電する。またラッチ39,40がセットされるとナ
ンドゲート39の出力はＨ、ナンドゲート40の出力はＬに
なり、これはナンドゲート42の出力をＨにしてｎチャン
ネルトランジスタQ2をオンにし、コンデンサＣを放電さ
せる。従ってコンデンサＣの電圧ＶはクロックCLK4とCL
K1の位相差に対応し、これが電圧制御型発振器21の制御
信号になる。
がＨ、ナンドゲート37の出力がＬで、これはノアゲート
43の出力をＨにし、これはインバータで反転されてＬに
なりｐチャンネルトランジスタQ1をオンにしてコンデン
サＣを充電する。またラッチ39,40がセットされるとナ
ンドゲート39の出力はＨ、ナンドゲート40の出力はＬに
なり、これはナンドゲート42の出力をＨにしてｎチャン
ネルトランジスタQ2をオンにし、コンデンサＣを放電さ
せる。従ってコンデンサＣの電圧ＶはクロックCLK4とCL
K1の位相差に対応し、これが電圧制御型発振器21の制御
信号になる。
ラッチ37,38とラッチ39,40が共にセットされるとナン
ドゲート41の出力はＬになり、ラッチ37,38とラッチ39,
40をリセットする。
ドゲート41の出力はＬになり、ラッチ37,38とラッチ39,
40をリセットする。
第３図に電圧制御型発振器21の具体例を示す。この回
路は基本的にはインバータ奇数個、縦続接続して構成さ
れるリング発振器で、トランジスタQ6,Q7がその第１の
インバータI1を、I2が第２のインバータを、ナンドゲー
トI3が第３のインバータを構成する。試験モード設定回
路25の出力がＨのときナンドゲートI3を開いて、このリ
ング発振器は発振を始める。また位相比較回路24からの
制御電圧ＶがCMOSインバータQ6,Q7と直列のトランジス
タQ5にゲートに入力し、この回路の信号伝播遅延時間を
変え、ひいては発振出力の位相、周波数を変える。
路は基本的にはインバータ奇数個、縦続接続して構成さ
れるリング発振器で、トランジスタQ6,Q7がその第１の
インバータI1を、I2が第２のインバータを、ナンドゲー
トI3が第３のインバータを構成する。試験モード設定回
路25の出力がＨのときナンドゲートI3を開いて、このリ
ング発振器は発振を始める。また位相比較回路24からの
制御電圧ＶがCMOSインバータQ6,Q7と直列のトランジス
タQ5にゲートに入力し、この回路の信号伝播遅延時間を
変え、ひいては発振出力の位相、周波数を変える。
第４図に第１図の変形例を示す。本例では外部入力ク
ロックはCLK1aのCLK1bの２種あり、これに対応して電圧
制御型発振器21も２種類のクロックCLK2a,CLK2bを出力
し、ゲート回路がこれらの一方を選択する。このゲート
回路はナンドゲート26aと26b,27aと27b,28aと28b,29aと
29b,インバータ29aと29bとからなる。
ロックはCLK1aのCLK1bの２種あり、これに対応して電圧
制御型発振器21も２種類のクロックCLK2a,CLK2bを出力
し、ゲート回路がこれらの一方を選択する。このゲート
回路はナンドゲート26aと26b,27aと27b,28aと28b,29aと
29b,インバータ29aと29bとからなる。
試験モード設定回路25の出力である選択信号▲
▼がＨレベルであるとゲート26a,27bが閉じ、26b,27b
が開いて、ゲート28a,28bは外部入力クロックCLK1a,CLK
1bを内部回路へ入力する。これとは逆に選択信号▲
▼がＬレベルであると、ゲート26b,27bが閉じ、26
a,27aが開いてゲート28a,28bは電圧制御型発振回路21が
出力するクロックCLK2a,CLK2bを内部回路へ入力する。
▼がＨレベルであるとゲート26a,27bが閉じ、26b,27b
が開いて、ゲート28a,28bは外部入力クロックCLK1a,CLK
1bを内部回路へ入力する。これとは逆に選択信号▲
▼がＬレベルであると、ゲート26b,27bが閉じ、26
a,27aが開いてゲート28a,28bは電圧制御型発振回路21が
出力するクロックCLK2a,CLK2bを内部回路へ入力する。
第５図に第１図の他の変形例を示す。本例では電圧制
御型発振器21がヒステリシスを有する形式のものであ
り、安定に高周波数を発生するようにされている。イン
バータI1部とI3部は第３図と同じであるがインバータI2
部は図示のようにCMOSインバータQ8、Q9とQ10,Q11及び
プルダウン用のトランジスタQ12とプルダウン用トラン
ジスタQ13を備える。
御型発振器21がヒステリシスを有する形式のものであ
り、安定に高周波数を発生するようにされている。イン
バータI1部とI3部は第３図と同じであるがインバータI2
部は図示のようにCMOSインバータQ8、Q9とQ10,Q11及び
プルダウン用のトランジスタQ12とプルダウン用トラン
ジスタQ13を備える。
インバータI2の動作を説明すると、今、入力がＬなら
トランジスタQ8,Q9がオン、Q10,Q11がオフで、出力はＨ
である。このＨレベル出力を受けてｐチャンネルトラン
ジスタQ12はオフ、ｎチャンネルトランジスタQ13はオン
する。
トランジスタQ8,Q9がオン、Q10,Q11がオフで、出力はＨ
である。このＨレベル出力を受けてｐチャンネルトラン
ジスタQ12はオフ、ｎチャンネルトランジスタQ13はオン
する。
この状態で入力がＨになるとトランジスタQ8,Q9はオ
フ、Q11,Q10はオンになるが、トランジスタQ13がONして
いるため、Q10のソース電位が上がりバックゲート効果
により、トランジスタQ10のオンは遅れ、ひいては出力
の立下りが遅れる。この状態を第５図（ｂ）ので示
す。トランジスタQ8,Q9がオフ、Q10,Q11がオンであれば
出力はＬであり、これを受けてトランジスタQ12はオ
ン、Q13はオフになる。
フ、Q11,Q10はオンになるが、トランジスタQ13がONして
いるため、Q10のソース電位が上がりバックゲート効果
により、トランジスタQ10のオンは遅れ、ひいては出力
の立下りが遅れる。この状態を第５図（ｂ）ので示
す。トランジスタQ8,Q9がオフ、Q10,Q11がオンであれば
出力はＬであり、これを受けてトランジスタQ12はオ
ン、Q13はオフになる。
この状態で入力がＬに戻ると、トランジスタQ10,Q11
はオフ、Q8,Q9がオンになるが、トランジスタQ12がONし
ているため、Q2のソース電位が下がりバックゲート効果
によりトランジスタQ9のオンは遅れ、ひいては出力の立
上りを遅れる。この状態を第５図（ｂ）ので示す。
はオフ、Q8,Q9がオンになるが、トランジスタQ12がONし
ているため、Q2のソース電位が下がりバックゲート効果
によりトランジスタQ9のオンは遅れ、ひいては出力の立
上りを遅れる。この状態を第５図（ｂ）ので示す。
こうして、トランジスタQ12,Q13を設け、CMOSインバ
ータ部のp,nチャネルトランジスタを２重にしたことに
より、このインバータI2は図示の如くヒステリシスを持
つことになる。ヒステリシスがあると、当該段の信号伝
播遅延時間が大になり、発振が安定、確実になる。即ち
この種の発振器（リング発振器）ではインバータ数が少
数であると、出力が帰還されてくるのが速くなり、十分
立上らないまたは立下らないように入力が変って立下り
または立上りに入り、振幅がとれなくなって発振が不安
定になる。インバータにヒステリシスを持たせて十分立
上らせまたは立下らせると、この点が改善される。
ータ部のp,nチャネルトランジスタを２重にしたことに
より、このインバータI2は図示の如くヒステリシスを持
つことになる。ヒステリシスがあると、当該段の信号伝
播遅延時間が大になり、発振が安定、確実になる。即ち
この種の発振器（リング発振器）ではインバータ数が少
数であると、出力が帰還されてくるのが速くなり、十分
立上らないまたは立下らないように入力が変って立下り
または立上りに入り、振幅がとれなくなって発振が不安
定になる。インバータにヒステリシスを持たせて十分立
上らせまたは立下らせると、この点が改善される。
また第５図では分周回路22は1/2分周回路、同23は1/2
6分周回路にされ、位相比較回路24ではナンドゲート41
の出力端の４個のインバータが除かれている。この４個
のインバータは遅延用で、必要に応じて挿入すればよ
い。
6分周回路にされ、位相比較回路24ではナンドゲート41
の出力端の４個のインバータが除かれている。この４個
のインバータは遅延用で、必要に応じて挿入すればよ
い。
第６図（ａ）に分周回路の具体例を示す。これは同図
（ｂ）に示すように３個のインバータをリング状に接続
し、間にクロックφ，でオン／オフするゲートトラン
ジスタQa,Qbを挿入した構成になっている。第６図
（ａ）のクロックドCMOSインバータQ21とQ22,Q23とQ24
が同図（ｂ）のIaとQaに、また第６図（ａ）のクロック
CMOSインバータQ25とQ26,Q27とQ28が同図（ｂ）のIbとQ
bに相当する。
（ｂ）に示すように３個のインバータをリング状に接続
し、間にクロックφ，でオン／オフするゲートトラン
ジスタQa,Qbを挿入した構成になっている。第６図
（ａ）のクロックドCMOSインバータQ21とQ22,Q23とQ24
が同図（ｂ）のIaとQaに、また第６図（ａ）のクロック
CMOSインバータQ25とQ26,Q27とQ28が同図（ｂ）のIbとQ
bに相当する。
第６図（ｃ）に示すように互いに逆相のクロックφ，
でトランジスタQa,Qbをオンオフすると、第６図
（ｂ）の発振回路の各部ａ〜ｅの電位は同図（ｃ）のａ
〜ｅの如くなる。なおこの図では立上り／立下り部は垂
直に、簡略化している。即ちインバータIaの出力ａは直
ちにはインバータIbの入力ｂにはならず、入力ｂになる
にはクロックφによりトランジスタQaがオンになる必要
がある。インバータIbの出力ｃとインバータI30の入力
ｄとの間にも同様の関係がある。このため図示のように
各部a,b,……の電位変化はクロックφ，を1/2分周し
たもの、そしてｂとｃなどは逆位相、ａとｂなどは90゜
位相差の関係にある。
でトランジスタQa,Qbをオンオフすると、第６図
（ｂ）の発振回路の各部ａ〜ｅの電位は同図（ｃ）のａ
〜ｅの如くなる。なおこの図では立上り／立下り部は垂
直に、簡略化している。即ちインバータIaの出力ａは直
ちにはインバータIbの入力ｂにはならず、入力ｂになる
にはクロックφによりトランジスタQaがオンになる必要
がある。インバータIbの出力ｃとインバータI30の入力
ｄとの間にも同様の関係がある。このため図示のように
各部a,b,……の電位変化はクロックφ，を1/2分周し
たもの、そしてｂとｃなどは逆位相、ａとｂなどは90゜
位相差の関係にある。
この第６図の回路は1/2分周回路であるが、これをｎ
個用いることにより（次段のφ，は前段のb,cまたは
d,eまたはe,aとする）1/2n分周回路が得られる。
個用いることにより（次段のφ，は前段のb,cまたは
d,eまたはe,aとする）1/2n分周回路が得られる。
第６図のトランジスタQ31〜Q34はこの分周回路の動作
／不動作制御用で、信号ＳをＨにしてインバータI31の
出力をＬ、トランジスタQ31,Q33をオン、Q32,Q34をオフ
にすれば動作、信号ＳをＬにしてこの逆にすれば不動作
である（クロックφ，が入っていても）。インバータ
I11とI12,I21とI22はラッチ回路で、前段出力を取込
み、前段出力端がハイインピーダンス状態になっても当
該段の入力を前の状態に保持し、動作を安定化させる。
インピーダンスI13,I23はラッチで反転した出力を再び
反転して基に戻す働きをする。リング内のインバータの
段数は７段であり、奇数段であるからリングオシレータ
を構成する。
／不動作制御用で、信号ＳをＨにしてインバータI31の
出力をＬ、トランジスタQ31,Q33をオン、Q32,Q34をオフ
にすれば動作、信号ＳをＬにしてこの逆にすれば不動作
である（クロックφ，が入っていても）。インバータ
I11とI12,I21とI22はラッチ回路で、前段出力を取込
み、前段出力端がハイインピーダンス状態になっても当
該段の入力を前の状態に保持し、動作を安定化させる。
インピーダンスI13,I23はラッチで反転した出力を再び
反転して基に戻す働きをする。リング内のインバータの
段数は７段であり、奇数段であるからリングオシレータ
を構成する。
第５図の回路で、クロックCLK1を625KHzとした場合、
クロックCLK2に40MHzが得られた。位相は、出力取出し
点の変更により、90゜単位で変更できる。
クロックCLK2に40MHzが得られた。位相は、出力取出し
点の変更により、90゜単位で変更できる。
以上説明したように本発明では超高速LSIのバーンイ
ン試験を、該LSIの通常動作周波数で、外部から位相制
御も可能な状態で実行することができ、該通常動作周波
数より低い周波数で時間をかけて行なう必要がなく、実
際の動作周波数で負荷試験を行なうのでより実際に近い
状態で試験でき、初期不良を早期に洗い出すことが可能
になる。
ン試験を、該LSIの通常動作周波数で、外部から位相制
御も可能な状態で実行することができ、該通常動作周波
数より低い周波数で時間をかけて行なう必要がなく、実
際の動作周波数で負荷試験を行なうのでより実際に近い
状態で試験でき、初期不良を早期に洗い出すことが可能
になる。
第１図は本発明の原理図、 第２図は位相比較回路の具体例を示す回路図、 第３図は電圧制御型発振器の具体例を示す回路図、 第４図は第１図の変形例を示すブロック図、 第５図は第１図の一部の具体例を示す回路図および特性
図、 第６図は第３図の具体例を示す回路図および動作説明
図、 第７図はバーンイン試験の説明図である。 第１図で21〜24はクロック発生回路、25は試験モード設
定回路、26〜29はゲート回路、CLK1は外部入力クロッ
ク、CLK2はクロック発生回路の出力クロックである。
図、 第６図は第３図の具体例を示す回路図および動作説明
図、 第７図はバーンイン試験の説明図である。 第１図で21〜24はクロック発生回路、25は試験モード設
定回路、26〜29はゲート回路、CLK1は外部入力クロッ
ク、CLK2はクロック発生回路の出力クロックである。
フロントページの続き (72)発明者 北原 毅 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭56−29177（ＪＰ，Ａ) 特開 平３−67190（ＪＰ，Ａ) 特開 平１−286323（ＪＰ，Ａ) 特開 平１−277779（ＪＰ，Ａ) 特開 平１−112181（ＪＰ，Ａ) 特開 昭61−1022（ＪＰ，Ａ) 実開 平３−43735（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/26
Claims (1)
- 【請求項１】半導体装置を通常動作モードと試験モード
のいずれかに設定する試験モード設定回路と、 該試験モード設定回路が試験モード設定出力を生じると
き動作して、外部入力クロックと同期しかつ該外部入力
クロックよりも高い周波数のクロックを出力するクロッ
ク発生回路と、 前記試験モード設定回路が試験モード設定出力を生じる
とき、前記外部入力クロックに代えて、前記クロック発
生回路の出力クロックを内部回路へ出力するゲート回路
とをチップ内に設けたことを特徴とするバーンイン回路
を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053948A JP2851354B2 (ja) | 1989-10-13 | 1990-03-06 | バーンイン回路を有する半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26781989 | 1989-10-13 | ||
| JP1-267819 | 1989-10-13 | ||
| JP2053948A JP2851354B2 (ja) | 1989-10-13 | 1990-03-06 | バーンイン回路を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204951A JPH03204951A (ja) | 1991-09-06 |
| JP2851354B2 true JP2851354B2 (ja) | 1999-01-27 |
Family
ID=26394681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053948A Expired - Fee Related JP2851354B2 (ja) | 1989-10-13 | 1990-03-06 | バーンイン回路を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2851354B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3301874B2 (ja) * | 1994-12-19 | 2002-07-15 | 松下電器産業株式会社 | 半導体装置及びその検査方法 |
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP4215443B2 (ja) | 2002-04-05 | 2009-01-28 | 富士通株式会社 | ダイナミックバーンイン装置用アダプタ・カードおよびダイナミックバーンイン装置 |
| CN100339970C (zh) * | 2004-11-10 | 2007-09-26 | 威盛电子股份有限公司 | 芯片同步时钟的测试方法及可同步测试时钟功能的芯片 |
-
1990
- 1990-03-06 JP JP2053948A patent/JP2851354B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03204951A (ja) | 1991-09-06 |
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