KR950010208B1 - 신호지연회로 및 클록신호발생회로 - Google Patents

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히로유키 모테기
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

신호지연회로 및 클록신호발생회로
제1도는 본 발명의 1실시예에 따른 신호지연회로의 구성을 나타낸 회로도.
제2도는 상기 실시예회로의 타이밍차트.
제3도는 본 발명의 다른 실시예에 따른 클록신호발생회로의 구성을 나타낸 회로도.
제4도는 상기 제 3도에서 도시된 실시예회로의 타이밍차트.
제5도는 본 발명의 다른 실시예에 따른 클럭신호발생회로의 구성을 나타낸 회로도.
제6도는 본 발명의 다른 실시예에 따른 클록신호발생회로의 구성을 나타낸 블럭도.
제7도는 상기 제6도에 도시된 실시예회로의 구체적인 구성을 나타낸 회로도.
제8도는 상기 제7도에 도시된 회로의 타이밍차트.
제9도는 상기 제6도에 도시된 실시예회로의 다른 구체적인 구성을 나타낸 회로도.
제10도는 상기 제9도에 도시된 타이밍차트.
제11도는 본 발명의 다른 클록신호발생회로의 구성을 나타낸 회로도.
제12도는 상기 제11도의 실시예회로에서 사용되는 일부회로의 구체적인 구성을 나타내는 회로도.
제13도는 상기 제11도에 도시된 회로의 타이밍차트.
제14도는 상기 제11도에 회로를 이용한 본 발명에 따른 실시예의 집적회로 시스템의 구성을 나타낸 블럭도.
제15도는 종래의 주파수체배회로의 회로도.
제16도는 상기 종래의 주파수체배회로의 타이밍차트.
제17도는 상기 제15도의 주파수체배회로에서 사용되는 배타적 OR회로에서의 입출력회로의 진리상태를 모아서 나타낸 도면.
제18도는 종래의 디지탈 주파수신서사이저의 개략적인 구성을 나타낸 블럭도.
제19도는 상기 종래의 주파수신서사이저에서 사용되는 위상검출기의 구체적인 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 기준전류설정회로 12 : 전하펌프회로
13 : 저역통과필터회로 14 : 제1지연회로
15 : 제1논리회로 16 : 초기전압설정회로
17 : 제2지연회로 18 : 궤환수단
19 : 발진주파수 검출회로 55 : 궤환수단으로서의 NAND게이트
56 : 링형 발진회로 61 : 궤환수단으로서의 인버터
G1,G2 : 논리게이트회로 91,92,93 : 회로블럭
94 : 제2논리회로 110,111,112 : LSI
[산업상의 이용분야]
본 발명은 위상동기루프방식의 신호지연회로 및 클록신호발생회로에 관한 것이다.
[종래의 기술 및 그 문제점]
입력클록신호와 2배의 주파수를 갖는 클록신호를 출력하는 주파수체배회로와 발진회로를 갖추고, 이 발진회로의 주파수 및 위상이 항상 입력신호의 주파수의 몇배로 되며, 또한 위상이 일치하도록 위상차를 검출하여 피드백제어를 행하는 위상동기루프회로 등은 반도체집적회로내에 필요에 따라 구성된다.
제15도는 클럭신호발생회로의 일종인 종래의 주파수체배회로의 구성을 나타낸 것이고, 제16도는 그 타이밍차트이다. 입력클럭신호(CLKIN)는 배타적(익스클루시브) OR회로(121)의 한쪽 입력단에 공급됨과 더불어, 인버터(122) 및 용량(123)으로 이루어진 지연회로(124)에도 공급된다. 상기 지연회로(124)의 지연출력신호(a)는 인버터(125)에 공급되고, 이 인버터(125)의 출력신호(b)는 상기 배타적 OR회로(121)의 다른쪽 입력단에 공급된다. 그리고, 이 배타적 OR회로(121)로부터 채배된 클록신호(CLKOUT)가 얻어진다.
제17도는 상기 배타적 OR회로(121)에서의 입출력신호의 진리상태를 모아서 나타낸 도면이다. 배타적 OR회로에 입력클록신호(CLKIN)와 상기 인버터(125)의 출력신호(b)가 입력됨으로써, 상기 제16도의 타이밍차트에 나타낸 바와 같이 입력클록신호(CLKIN)의 2배의 주파수를 갖는 클록신호(CLKOUT)가 얻어진다.
또, 제18도는 클록신호발생회로의 일종인 종래의 위상동기루프(Phase Locked Loop ; 이하, PLL이라칭한다)방식의 디지탈 주파수신서사이저의 개략적인 구성을 나타낸 블럭도이다. 이 제18도에서 VCO(전압제어발진기 ; 131)는 저역통과필터(132)의 출력전위에 따라 발진주파수가 제어되어, 기준입력주파수보다 높은 주파수(여기서는 N배의 주파수)로 발진한다. VCO(131)에서 얻어진 주파수 f0(=NfREF)는 이를 필요로하는 다른 회로에 공급됨과 더불어, 분주기(133)에서 1/N분주되어 위상검출기(위상비교기 ; 134)에 입력된다. 이 위상검출기(134)에서는, 1/N분주된 fREF의 위상 주파수가 기준입력주파수와 비교되고, 그 비교결과가 상기 저역통과필터(132)를 통해 VCO(131)로 피드백된다. 이와 같은 구성에 의해, 기준입력주파수에 따른 위상차를 갖는 높은 주파수의 신호를 얻을 수 있다.
제19도는 상기 주파수신서사이저에서 사용되는 위상검출기의 구체적인 회로구성을 나타낸 것이다. 도시된 바와 같이, 이 위상검출기는 몇개의 NAND게이트와 인버터로 구성된 에지트리거방식의 널리 알려진 것이다. 또한, 도면중 R은 상기 기준입력주파수이고, V는 상기 분주기(133)에서 1/N분주된 주파수이다.
그런데, 상기 제15도의 주파수체배회로에서는, 입력클록신호(CLKIN)를 지연시켜 배타적 OR회로(121)의 2개의 입력신호의 위상차를 이용하여 출력클록신호(CLKOUT)를 얻도록 하고 있다. 그러나, 소정의 지연량을 얻기 위한 인버터의 특성이나 용량의 값은 제조조건의 변동에 의해 좌우됨과 더불어, 인버터의 특성은 사용 전원전압 및 주위온도에도 의존성이 있기 때문에, 지연량이 똑같이 정해지지 않는다는 문제가 있다. 따라서, 출력클럭신호(CLKOUT)의 “H”레벨기간(제16도중의 TH)과 “L”레벨기간(제16도중의 TL)이 그때마다 변동하여 최악의 경우에는 “H”레벨기간 또는 “L”레벨기간이 거의 없는 소위 턱수염형상으로 되고, 경우에 따라서는 항상 “H”또는 “L”인 채로 되는 경우도 있다.
더욱이, 제18도의 주파수신서사이저에서는 위상검출기가 에지트리거방식의 것이므로, 기준입력주파수에 잡음 등에 의한 파형조각이 있으며, 이 파형조각도 주파수의 일부로서 오카운트된다고 하는 문제가 있다. 또, 위상검출기 자체를 반도체회로장치내에 편성할 때에 위상비교정밀도의 향상을 도모하기 위해, 제19도의 회로의 R입력측과 V입력측의 회로패턴의 대칭성이 요구됨과 더불어 분주기가 차지하는 패턴면적이 커져서 칩면적이 대형화된다고 하는 문제도 있다.
또, 제18도의 주파수신서사이저에서는 분주기에서의 분주비가 반드시 정수가 아니면 안되므로, 출력주파수 f0는 fREF의 정수배로 한정되어 예컨대 N이 99.4나 15.6 등과 같이 소수점이하의 값을 가질 수 없게 된다. 그래서, fREF로 소수점이하의 값을 갖는 배율을 설정할 필요가 있는 경우에는, 이를 사아오입하여 99나 16의 배율로서 분주시키도록 하고 있다. 그러나 이 경우, N은 미리 오차를 포함하고 있기 때문에, 이 오차에 의해 지터(jitter) 등의 문제를 일으키고 있다.
이와 같이 종래의 클록신호발생회로에서는, 제조조건의 변동 등의 영향이나 전압의존에 따른 사용조건 등에 의한 영향을 받아 출력클록신호를 안정하게 얻을 수 없다고 하는 결점이 있다.
또, 종래의 클록신호발생회로, 특히 디지탈 주파수신서사이저에서는, 입력 클록의 잡음에 의해 오동작하기 쉬워 회로패턴에 대한 고려가 필요하고, 칩이 대형화하여 제조가격이 상승하면, 입력클록주파수에 대해 소수점이하의 값을 갖는 임의배의 출력클록을 얻을 수 없다는 등의 결점이 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 제조조건의 변동 등의 영향이나 전압의존의 따른 사용조건 등에 의한 영향을 받지 않고, 항상 일정한 지연량을 얻을 수 있는 신호지연회로를 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 제조조건의 변동 등의 영향이나 전압의존에 따른 사용조건 등에 의한 영향을 받지 않고, 항상 출력클럭신호를 안정하게 얻을 수 있는 클록신호발생회로를 제공함에 있다.
본 발명의 또 다른 목적은, 복수개의 집적회로에서 클록신호를 사용할 때에 1개의 집적회로에서 복수종류의 클록신호를 형성하고, 이들 클록신호를 다른 집적회로에 분배함으로써, 시스템의 소형화와 소비전력의 삭각을 도모할 수 있는 집적회로시스템을 제공함에 있다.
[발명의 구성 및 작용]
본 발명의 신호지연회로는, 각각이 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단으로 구성되어 입력신호를 지연하여 출력신호를 얻는 제1지연수단과, 이 제1지연수단에서의 신호지연량을 검출하는 제1논리회로, 용량을 갖추고 상기 입력신호 및 상기 제1논리회로의 검출신호에 근거해서 이 용량을 기준전류의 각각 임의배의 전류로 충ㆍ방전제어함으로써 직류전압을 발생시킴과 더불어, 이 때의 충ㆍ방전전류의 능력비가 상기 입력신호와 상기 제1논리회로의 검출신호와의 펄스폭의 비의 역수로 되도록 설정된 전하펌프회로, 이네이블신호에 의해 제어되어 상기 전하펌프회로 내부의 트랜지스터의 게이트에 전압을 공급하는 기준전류설정회로, 상기 전하펌프회로의 출력을 상기 제1지연수단에 제어신호로서 궤환하여 제1궤환수단 및, 상기 이네이블신호에 의해 상기 기준전류설정회로로부터 전압압이 상기 전하펌프회로에 공급되지 있지 않을 때에 상기 제어신호에 초기값을 부여하는 초기값설정수단을 구비한 것을 특징으로 한다.
상기 지연회로에 의하면, 제1지연수단에 일정한 주파수의 입력신호를 공급함으로써, 이 입력신호가 각 지연단에서 지연된다. 그리고, 각 지연단에서의 지연량은 전하펌프회로, 제1지연수단 및 제1논리회로로 이루어진 위상동기루프에 의한 제어에 의해 전하펌프회로내의 용량으로 흘러들어가는 전류와 흘러나오는 전류와의 비에 따라 설정되어, 사용전원전압, 주위온도 혹은 제조조건의 변동 등에는 영향을 받지 않는다. 이 때문에, 제1지연수단으로는 일정한 지연량을 출력신호를 취출할 수 있게 된다. 게다가, 상기 신호 지연회로에 의하면, 초기값 설정수단에 의해 상기 제어신호로 초기값이 부여됨으로써, 소망하는 지연량에 가까운 지연량이 얻어지도록 상기 위상동기루프가 미리 제어되므로, 상기 위상동기루프가 안정하게 되는 시간의 단축을 도모할 수 있게 된다.
본 발명의 클록신호발생회로는, 각각이 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단으로 구성되어 입력신호를 지연시키는 제1지연수단과, 이 제1지연수단내의 지연단과 동일하게 구성되고 상기 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단으로 이루어진 제2지연수단, 상기 제1지연수단에서의 신호지연량을 검출하는 제1논리회로, 용량을 갖추고 상기 입력신호 및 상기 제1놀리회로의 검출신호에 근거해서 이 용량을 기준전류의 각각 임의배의 전류로 충ㆍ방전제어함으로써 직류전압을 발생시킴과 더불어, 이 때의 충ㆍ방전전류의 능력비가 상기 입력신호와 제1논리회로의 검출신호와의 펄스폭의 비의 역수로 되도록 설정된 전하펌프회로, 이 전하펌프회로의 출력을 상기 제1, 제2의 각 지연수단에 제어신호로서 궤환하는 제1궤환수단, 상기 제2지연수단의 출력을 그 입력측으로 궤환시켜 출력클록실호를 얻기 위한 발진회로를 상기 제2지연수단과 함께 구성하는 제2궤환수단 및, 상기 제어신호에 초기값을 부여하는 초기값설정수단을 구비한 것을 특징으로 한다.
상기 클록신호발생회로에 의하면, 상기 제2지연수단 및 제2궤환수단을 추가하여 발진회로를 구성함으로써, 이 발진회로로부터 입력신호보다도 주파수가 높으며 또한 일정한 주파수를 갖는 클록신호를 출력시킬 수 있게 된다.
또 본 발명의 클록신호발생회로는, 각각이 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단으로 구성되어 입력신호에 지연시키는 제1지연수단과, 이 제1지연수단에서의 입력신호에 대한 신호지연량을 검출하는 지연량검출수단, 상기 입력신호와 상기 지연량검출수단의 검출신호가 공급되어 양 신호의 펄스폭의 비에 따른 직류전압을 발생시키는 전하펌프회로, 상기 제1지연수단내의 지연수단과 동일하게 구성되고 상기 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단으로 이루어진 제2지연수단, 상기 전하펌프회로의 출력을 상기 제1, 제2의 각 지연수단에서 제어신호로서 궤환하는 제1궤환수단, 상기 제2지연수단의 출력을 그 입력측으로 궤환시켜 출력클록신호를 얻기 위한 발진회로를 상기 제2지연수단과 함께 구성하는 제2궤환수단, 상기 발진회로에서의 발진주파수를 검출하는 주파수검출수단 및, 상기 발진주파수검출수단의 출력에 따라 상기 전하펌프회로에서의 용량의 충전 또는 방전을 일정기간 계속 또는 정지시키는 제어수단을 구비한 것을 특징으로 한다.
상기 클록신호발생회로에 의하면, 발진 주파수 검출수단의 출력에 따라 전하펌프회로에서의 용량의 충전 또는 방전을 일정기간 계속 또는 정지시킴으로써, 제2지연수단 및 제2궤환수단으로 이루어진 발진회로의 발진주파수가 어느 정도까지 상승할 때까지 전하펌프회로에서의 용량의 충전 또는 방전이 일정기간 계속 또는 정지된다. 이에 따라, 상기 발진회로의 발진주파수가 소망하는 값으로 상승할 때까지의 시간이 단축된다.
본 발명의 집적회로시스템은, 상기 클록신호발생회로가 동일 집적회로내에 복수개 설치되고, 이들 복수개의 클록신호발생회로내의 상기 각 발진회로의 출력을 동일 집적회로내의 필요한 장소 및 다른 집적회로내에 공급하도록 구성한 것을 특징으로 한다.
상기 집적회로시스템에서는, 1개의 집적회로내에 상기 클록신호발생회로를 복수개 설치하고, 이들 복수개의 클록신호발생회로에서 발생되는 클록신호를 다른 집적회로에 분배함으로써, 시스템의 소형화와, 소비전력의 삭감을 도모할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 신호지연회로의 구성을 나타낸 회로도이다. 이 신호지연회로는, 기준전류설정회로(11), 전하펌프회로(12), 저역통과필터회로(13), 제1지연회로(14), 제1논리회로(15) 및 초기전압설정회로(16)로 구성되어 있다.
상기 기준전류설정회로(11)는, 상기 전하펌프회로(12)에 있어서 후술하는 용량으로 흘러들어가는 전류와 흘러나오는 전류 각각의 기준전류값을 설정하는 것으로, 전원전압(VDD)의 인가점과 접지전압(GND)의 인가점 사이에 직렬로 삽입된 2개의 P채널 MOS트랜지스터(21,22)와 저항(23) 및 2개의 N채널 MOS트랜지스터(24,25)로 구성되어 있다. 상기 트랜지스터(21)의 게이트는 그 드레인, 즉 트랜지스터(22)와의 직렬접속노드인 노드(26)에 접속되어 있다. 상기 트랜지스터(22)의 게이트에는 이 회로를 동작가능하게 하는 이네이블신호(Enable)가 인버터(27)를 매개해서 입력된다. 또, 상기 트랜지스터(25)의 게이트는 트랜지스터(24)와의 직렬접속노드인 노드(28)에 접속되어 있다. 상기 트랜지스터(24)의 게이트에는 상기 이네이블신호(Enable)가 입력된다.
이 회로에서는, 이네이블신호(Enable)가 “H”로 된 때에 트랜지스터(22,24)가 온되어 동작가능상태로 된다. 이 때, 상기 4개의 트랜지스터(21,22,24,25) 및 저항(23)을 직렬로 매개해서 소정의 직류전류(Iref)가 흐르게 된다. 그리고, 이 전류값을 낮게 억압하고, 또 상기 전하펌프회로(12)에서의 충ㆍ방전전류에 따른 전하량을 적게 억압하기 위해, 상기 저항(23)의 값에 의해 이 전류(Iref)의 값이 결정되도록 통상은 저항(23)의 값이 상기 각 트랜지스터(21,22,24,25)의 온저항값보다도 충분히 크게 되도록 설정되어 있다. 또, 상기 Iref의 전류가 흐르고 있을 때, 상기 노드(26)에는 전압(VP)이 발생하고, 노드(28)에는 전압(VN)이 발생하며, 이 양 전압(VP,VN)은 상기 전하펌프회로(12)에 공급된다.
전하펌프회로(12)는, 전원전압(VDD)의 인가점과 출력노드(29) 사이에 직렬로 삽입된 2개의 P채널 MOS트랜지스터(30,31)와, 출력노드(29)와 접지전압(GND)의 인가점 사이에 직렬로 삽입된 2개의 N채널 MOS트랜지스터(32,33) 및, 출력노드(29)에 의존하고 있는 상기 트랜지스터(31,32)의 드레인용량이나 배선용량 등으로 이루어진 기생용량(34)으로 구성되어 있다. 여기서, 상기 용량(34)은 기생용량 이외에 진짜 콘덴서를 설치하는 경우도 있다.
상기 양 트랜지스터(30,33)의 각 게이트는 상기 기준전류설정회로(11)로부터 출력되는 전압(VP,NN)이 각각 공급되고, 상기 트랜지스터(31)의 게이트에는 일정 주파수의 입력신호(CLKIN)가 공급되며, 또한 상기 트랜지스터(32)의 게이트에는 논리회로(15)로부터의 출력신호(c)가 공급된다.
상기 전하펌프회로(12)내의 트랜지스터(30)는 상기 기준전류설정회로(11)내의 트랜지스터(21)와 더불어 전류미러회로를 구성하고 있다. 그리고, 상기 트랜지스터(30)에 흐르는 전류값은 상기 기준전류(Iref)와 트랜지스터(21,30)의 치수비 및 경우에 따라 트랜지스터(22,31)의 치수비에 근거하여 결정된다. 예컨대, 트랜지스터(21)의 W/L(채널폭과 채널길이의 비의 값으로, 이 값에 따라 그 트랜지스터의 전류능력이 결정된다)을 1로 가정하면, 트랜지스터(30)의 W/L은 A1[단, A1은 정(正)의 값이다]으로 설정되어 있다. 마찬가지로 전하펌프회로(12)내의 트랜지스터(33)는 상기 기준전류설정회로(11)내의 트랜지스터(25)와 더불어 전류미러회로를 구성하고 있으며, 이 트랜지스터(33)에 흐르는 전류값은 상기 기준전류(Iref)와 트랜지스터(25,33)의 치수비 및 경우에 따라 트랜지스터(24,32)의 치수비에 근거해서 결정된다. 예컨대, 트랜지스터(25)의 W/L을 1로 가정하면, 트랜지스터(33)의 W/L은 A2[단, A2는 정(正)의 값이다]로 설정되어 있다.
여기서, 상기 트랜지스터(30,31)는 출력노드(29)에 접속되어 있는 용량(34)에 대해 전류가 흘러들어가게 하는 기능을 하는 것으로, 입력신호(CLKIN)가 “L”이고 트랜지스터(31)가 온상태로 되어 있는 기간에, 트랜지스터(30)에 의해 결정되는 전류값에 의해 용량(34)에 충전된다. 한편, 2개의 N채널 MOS트랜지스터(32,33)는 상기 용량(34)으로부터 전류를 흘려내보내는 기능을 하는 것으로, 논리회로(15)의 출력신호(c)가 “H”이고 트랜지스터(32)가 온상태로 되어 있는 기간에, 트랜지스터(33)에 의해 결정되는 전류값에 의해 용량(34)이 방전된다.
저역통과필터(13)는 상기 전하펌프회로(12)의 출력노드(29)의 전압, 즉 용량(34)의 단자전압을 평활함으로써 직류전압을 얻는 것으로, 저항(35)과 용량(36)으로 구성되어 있다. 여기서, 상기 용량(34)의 값이 충분히 큰 경우에는, 이 저역통과필터회로(23)내의 용량(36) 내지는 저항(35) 또는 저역통과필터회로(13)를 생략할 수 있는 경우도 있다. 그리고, 이 저역통과필터회로(13)의 출력신호(d)는 지연회로(14)에 공급된다.
지연회로(14)는 각각이 동일하게 구성되고 또한 종속접속된 예컨대 3개의 지연단(37,38,39)으로 구성되어 있다. 그리고, 최전단의 지연단(37)에는 상기 입력신호(CLKIN)가 공급되고, 지연단(37,38)의 출력신호(a,b)는 각각의 후단의 지연단에 입력신호로서 순차공급되며, 최후단의 지연단(39)의 출력신호가 지연클록신호(CLKOUT)로서 취출된다.
상기 각 지연단(37,38,39)는 각각 입력노드(40)에 일단이 접속된 P채널 MOS트랜지스터(41)와, 이 트랜지스터(41)의 타단에 입력단이 접속된 인버터(42), 이 인버터(42)의 출력단에 일단이 접속된 P채널 MOS트랜지스터(43), 이 트랜지스터(43)의 타단에 입력단이 접속되고 출력단이 출력노드(44)에 접속된 인버터(45) 및, 출력노드(44)에 입력단이 접속된 인버터(46)로 구성되어 있다. 그리고, 이들 각 지연단(37,38,39)내의 트랜지스터(41,43)의 각 게이트에는 상기 저역통과필터회로(13)의 출력신호(d)가 병렬로 공급된다.
논리회로(15)는 상기 신호(c)를 얻기 위한 회로로, 예컨대 상기 지연단(38)내의 인버터(46)의 출력신호를 반전시키는 인버터(47)와, 이 인버터(47)의 출력신호 및 상기 지연단(37)내의 인버터(46)의 출력신호가 공급되는 NAND게이트(48) 및, 이 NAND게이트(48)의 출력신호를 반전시키는 인버터(49)로 구성되어 있다.
초기전압설정회로(16)는, 전원전압(VDD)의 인가점과 접지전압(GND)의 인가점 사이에 직렬로 삽입되어 전원전압(VDD)을 소정의 저항비로 분할한 전압(V1)을 발생시키는 2개의 저항(50,51)과, 이 분할전압(V1)을 상기 이네이블신호(Enable)에 따라 상기 저역통과필터회로(13)의 출력신호(d)의 노드로 출력제어하는 P채널 및 N채널 MOS트랜지스터로 이루어진 전송게이트(52) 및, 이네이블신호(Enable)를 반전시키는 인버터(53)로 구성되어 있다. 여기서, 상기 전압(V1)은 상기 제1지연회로(14)내의 각 지연단에서 소망하는 지연량을 얻을 수 있도록 하는 값의 근방에 설정되어 있다.
다음으로, 상기와 같이 구성된 회로의 작용을 제2도의 타이밍챠트를 이용하여 설명한다.
이네이블신호(Enable)가 “H”로 되면, 기준전류설정회로(11)내의 트랜지스터(22,24)가 온되어 기준설정회로(11)가 동작상태로 된다. 이 때, 전하펌프회로(12)내의 트랜지스터(31)가 온되는 경우를 생각해 보자. 그리고, 이때 입력신호(CLKIN)가 “L”의 기간이고, 이 기간을 제2도에 나타낸 바와 같이 t1으로 하면, 이 기간(t1)내에 용량(34)에 충전되는 전하량(QH)은 다음 식으로 주어진다.
QH=IrefㆍA1ㆍt1…………………………………………(1)
다음으로, 전하펌프회로(12)내의 트랜지스터(32)내의 트랜지스터(32)가 온되는 경우를 생각해 보자. 이 때, 논리회로(15)의 출력신호(c)가 출력신호(c)가 “H”의 기간이고, 이 기간을 제2도에 나타낸 바와 같이 t2로 하면, 이 기간(t2) 내의 용량(34)으로부터 방전되는 전하량(QL)은 다음 식으로 주어진다.
QL=IrefㆍA2ㆍt2…………………………………………(2)
여기서, t1/t2의 비의 값이 A2/A1의 비의 값과 일치할 때, 상기 QH는 다음의 식으로 주어진다.
QH=IrefㆍA1ㆍt1
=IrefㆍAlㆍ{(A2/A1)ㆍt2}
=IrefㆍA2ㆍt2=QL……………………………………(3)
상기와 같이 t1/t2=A2/A1일 때, 즉 트랜지스터(30,33)의 전류능력비가 입력신호(CLKIN)와 논리회로(15)의 출력신호(c)의 펄스폭의 비의 역수와 일치하고 있을 때는, 용량(34)으로 흘러들어가는 전하량과 흘러나오는 전하량이 동일하게 되어 저역통과필터회로(13)로부터의 출력신호(d)의 전압값은 어떤 임의의 값으로 결정된다. 이 때, 신호(d)가 공급되는 지연회로(14)내의 각 지연단에서는 트랜지스터(41,43) 각각의 온저항값이 일정하게 되어 각 지연단에서의 신호지연량도 일정하게 된다.
가령, 전하펌프회로(12)내의 트랜지스터(30)에서의 상기 A1의 값이 2로 설정되고 트랜지스터(33)에서의 상기 A2의 값이 8로 설정되어 A2/A1의 값이 4로 되어 있는 경우, 이 회로의 동작은 t1/t2=4, 즉 t1=4ㆍt2로 되도록 한 경우에 안정하게 된다.
여기서, 만약 t1＞4ㆍt2로 된 경우를 생각해 보자. 전하펌프회로(12)내의 용량(34)의 충전되는 전하량과, 이 용량(34)으로부터 방전되는 전하량과의 차(QD)는 다음 식으로 주어진다.
QD=IrefㆍA1ㆍt1-IrefㆍA2ㆍt2
=IrefㆍAlㆍt1-4IrefㆍA1ㆍt2
=IrefㆍA1(t1-4A2)…………………………………………(4)
여기서, t1＞4ㆍt2이므로 상기 (4)식의 QD는 QD＞0으로 된다. 즉, 이 경우에는 용량(34)에 대한 충전전하량측이 방전전하량보다 많아지게 되어 저역통과필터회로(13)의 출력신호(d)의 전압값은 상승하게 되고, 이에 따라 지연회로(14)의 각 지연단내의 트랜지스터(41,43)의 온저항값이 높아지게 되므로, 각 지연단에서의 신호지연량은 증대하게 된다. 즉, 도면중 신호 a와 b의 지연시간차인 t2가 커지게 된다. 이 상태는 t1＞4ㆍt2의 상태로부터 t1=4ㆍt2의 상태로 될 때까지 계속된다. 그리고, t1=4ㆍt2의 상태로 되면, 용량(34)에 대한 충전전하량과 방전전하량이 같아져서 신호(d)의 전압값의 상승이 중지되고 그대로 인정하게 된다.
다음으로, 상기와는 반대로 t1＜4ㆍt2로 된 경우를 생각해 보자. 이 때, 상기 (4)식으로 주어지는 전하량의 차(QD)는 QD＜0으로 되어 용량(34)에 대한 방전전하량측이 충전전하량보다 많아지게 된다. 따라서, 저역통과필터회로(13)의 출력신호(d)의 전압값이 하강하고, 지연회로(14)의 각 지연단내의 트랜지스터(41,43)의 온저항값이 낮아지게 된다. 그러므로, 각 지연단에서의 신호지연량은 감소하고, 신호 a와 b의 지연시간차인 t2가 작아지게 된다. 이 상태는 t1＜4ㆍt2의 상태로부터 t1=4ㆍt2의 상태로 될 때까지 계속된다. 그리고, t1=4ㆍt2의 상태로 되면, 용량(34)에 대한 충전전하량과 방전전하량이 같아져서 신호(d)의 전압값이 하강이 중지되고 그대로 인정하게 된다.
이와 같이 지연회로(14)의 각 지연단에서의 지연량(t2)은 상기 A1과 A2의 비의 값에 근거해서 상기 전하펌프회로(12), 저역통과필터회로(13), 지연회로(14) 및 논리회로(15)로 이루어진 PLL루프에 의해 항상 일정값으로 되도록 제어된다. 즉, 본 실시예의 경우, 입력신호(CLKIN)가 “L”로 되어 있는 기간(t1)의 1/4에 상당하는 지연량을 각 지연단에서 얻을 수 있으며, 입력클록신호(CLKIN)에 대한 출력클록신호(CLKOUT)의 지연시간은 3ㆍt2로 된다.
그런데, 이네이블신호(Enable)가 “L”의 초기상태일 때는, 초기전압 설정회로(16)내의 전송게이트(52)가 도통하고 있으므로, 2개의 저항(50,51)에 의한 분할전압(V1)이 저역통과필터회로(13)의 출력신호(d)의 노드로 출력되고 있다. 이후, 이네이블신호(Enable)가 “H”로 되고, 상기와 같이 PLL루프가 동작을 개시할때, 출력신호(d)의 값은 미리 소정값으로 설정되어 있으므로, 그후 출력신호(d)의 전압값을 상기 t1=4ㆍt2의 관계를 만족시키는 값으로 신속하게 안정시킬 수 있다. 그 결과, 상기 실시예의 신호지연회로에 의하면, 소망하는 신호지연량을 동작개시한후 단시간에 얻을 수 있게 된다.
또한, 본 실시예에서는 A1과 A2의 비(A2/A1)의 값을 4로 설정하고, 지연회로(14)에는 3개의 지연단을 설치함으로써, 3ㆍt2의 지연시간을 얻는 경우에 대해 설명하였으나, 이것은 A2/A1의 값 및 지연회로(14)내의 지연단의 수를 필요에 따라 증감시킴으로써 각종의 지연시간을 얻을 수 있다.
제3도는 본 발명에 따른 클록신호발생회로의 구성을 나타낸 회로도이다. 본 실시예의 회로에서는, 상기 제1도의 신호지연회로에 대해 제2지연회로(17)와, 이 지연회로(17)의 출력신호를 그 입력측으로 궤환하는 궤환수단으로서의 NAND게이트(55)로 이루어진 링형 발진회로(56)를 추가하도록 한 것이다.
상기 제2지연회로(17)는 각각이 상기 제1지연회로(14)내의 3개의 각 지연단37,38,39)의 각각의 동일하게 구성되어 종속접속된 2개의 지연단(57,58)으로 구성되어 있다. 그리고, 상기 제1지연회로(14)의 경우와 마찬가지로, 양지연단(57,58)내의 각 2개의 트랜지스터(41,43 ; 제1도에 도시)의 게이트에는 상기 저역통과필터회로(13)의 출력신호(d)가 병렬로 공급되고 있다.
상기 NAND게이트(55)에는 상기 제2지연회로(17)의 출력클록신호(CLKOUTA) 및 이네이블(Enable)가 입력되고, 이 NAND게이트(55)의 출력은 제2지연회로(17)의 입력측으로 궤환되고 있다.
본 실시예의 클록신호발생회로에 있어서, 제1지연회로(14) 및 제2지연회로(17)내의 각 지연단은 각각 상기와 마찬가지로 A2/A1의 값이 4일 때 입력클록신호(CLKIN)의 1/8주기의 지연량을 갖는 것으로 한다. 이 때, 2개의 지연단(57,58)으로 이루어진 제2지연회로(17)는 이네이블신호(Enable)가 “H”인 기간에 인버터로서 동작하는 NAND게이트(55)의 출력을 1/8주기×2단=1/4주기만큼 지연한다. 이 때문에, 링형 발진회로(56)의 출력신호(CLKOUTA)의 주파수, 즉 발진주파수(f)는 1/(입력클록신호의 1/8주기에 상당하는 기간×2단×2)로 된다. 즉, 출력신호(CLKOUTA)의 주파수(f)는 입력신호(CLKIN)의 2배의 주파수로 된다. 제4도에 이 실시예회로의 타이밍차트를 나타내었다.
이와 같이 상기 실시예의 클록신호발생회로에 의하면, 입력신호의 2배의 주파수를 갖는 신호를 취출할 수 있다. 그리고, 본 실시예의 경우에도 위상동기루프에 의해 각 지연단의 지연량이 일정하게 되도록 제어되므로, 출력신호(CLKOUTA)의 주파수는 제조조건의 변동 등의 영향을 받지 않고 안정하게 된다. 게다가, 이네이블신호(Enable)가 “L”의 초기상태일 때는 초기전압설정회로(16)내의 전송게이트(52)가 도통하고 있고, 2개의 저항(50,51)에 의한 분할전압(V1)이 미리 저역통과필터(13)의 출력신호(d)의 노드에 공급되고 있으므로, 이네이블신호(Enable)가 “H”로 되고, PLL루프가 동작을 개시한 후에 단시간에 소망하는 주파수의 출력신호(CLKOUTA)를 얻을 수 있게 된다.
제5도는 본 발명의 클록신호발생회로의 다른 실시예에 따른 구성을 나타낸 것이다. 본 실시예회로에서는, 저역통과필터회로(13)의 출력신호(d)를 P채널 및 N채널의 MOS트랜지스터로 이루어진 전송게이트(59)를 매개해서 상기 제2지연회로(17)에 공급함과 더불어, 제2지연회로(17)에서의 신호(d)의 경로와 전원전압(VDD) 사이에 P채널 MOS트랜지스터(60)를 삽입하도록 한 것이다 또, 이 경우 제2지연회로(17)의 출력신호를 입력측으로 궤환하는 궤환수단으로서, 상기 NAND게이트(55)대신에 인버터(61)가 이용되고 있다.
상기 전송게이트(59)는 상기 이네이블신호(Enable,/Enlble)보다 소정기간 늦게 활성화되는 이네이블신호(Enlable',/Enable')에 의해 제어되도록 되어 있으며, 상기 MOS트랜지스터(60)의 게이트에는 이네이블신호(Enable')가 공급된다.
이와 같은 구성에 있어서, 이네이블신호(Enable)가 “L”이고 초기전압설정회로(16)로부터 분할전압(V1)이 저역통과필터회로(13)의 출력신호(d)의 노드에 출력되고 있을 때, 전송게이트(59)는 오프상태이고, MOS트랜지스터(60)은 온된다. 따라서, 이 때 온상태의 MOS트랜지스터(60)를 매개해서 제2지연회로(17)에서의 신호(d)의 경로가 “H”로 설정되고, 제2지연회로(17) 및 인버터(61)로 이루어진 링형 발진회로(56)의 발진동작이 정지하게 된다. 다음으로, 이네이블신호(Enable)가 “H”로 되어 상기 PLL루프가 동작을 개시한 후, 제1지연회로(14)에서 소망하는 지연량이 얻어지게 된 시점에서 이네이블신호(Enable',/Enable')가 활성화된다. 이에 따라, 전송게이트(59)가 온, MOS트랜지스터(60)가 오프되고, 저역통과필터회로(13)의 출력신호(d)가 제2지연회로(17)에 공급되어 링형 발진회로(56)의 발진동작이 개시된다.
이와 같은 구성에 의하면, 링형 발진회로(56)의 발진동작이 개시된 직후부터 그 출력신호(CLKOUTA)의 주파수는 소망값에 가까운 값으로 된다. 이 때문에, 이 신호(CLKOUT *)를 사용하는 도시하지 않은 다른 회로에서는, 그 동작이 거의 정규의 주파수의 클록신호로 제어되게 되어 안정한 동작을 행할 수 있게 된다.
제6도는 본 발명의 클록신호발생회로의 다른 실시예에 따른 구성을 나타낸 블럭도이다. 본 실시예의 클록신호발생회로는, 상기 기준전류설정회로(11), 전하펌프회로(12), 저역통과필터(13), 제1지연회로(14), 제1지연회로(14)내의 각 지연단의 지연량검출수단인 제1논리회로(15), 제2지연회로(17) 및 이 제2지연회로(17)의 출력을 입력측으로 궤환하고 제2지연회로(17)와 함께 링형 발진회로(56)를 구성하는 궤환회로(18) 이외에, 발진주파수 검출회로(19)와 2개의 논리게이트회로(G1,G2)중, 어느 한쪽이 선택적으로 설치된다. 또한, 제1지연회로(14)내에 상기 제5도에 도시된 바와 같은 지연단(37)이 1개만 설치된 경우에는, 도면중 파선으로 나타낸 바와 같이 입력신호(CLKIN)가 제1논리회로(15)에 입력된다.
상기 발진주파수 검출회로(19)에는 상기 일정주파수의 입력신호(CLKIN) 및 상기 링형 발진회로(56)의 출력신호(CLKOUTA)가 공급된다. 그리고, 상기 발진주파수 검출회로(19)는 신호(CLKOUTA)의 주파수에 따른 신호(e)를 발생시킨다. 이 신호(e)는 상기 한쪽의 논리게이트회로(G1) 또는 다른쪽의 논리게이트회로(G2)에 공급된다.
상기 한쪽의 논리게이트회로(G1)는 상기 제1논리회로(15)의 출력신호(c)의 경로의도중에 설치되어 있고, 이 논리게이트회로(G1)는 상기 발진주파수 검출회로(19)의 출력신호(e)에 따라 신호(c)의 논리레벨을 제어하여 전하펌프회로(12)에 신호(c')로서 출력한다. 또, 다른쪽의 논리게이트회로(G2)는 전하펌프회로(12)로의 입력신호(CLKIN)의 경로의 도중에 설치되어 있고, 이 논리게이트회로(G2)는 상기 발진주파수 검출회로(19)의 출력신호(e)에 따라 입력신호(CLKIN)의 논리레벨을 제어하여 CLKIN'으로서 전하펌프회로(12)에 공급한다.
다음으로, 상기 실시예를 구체적인 회로를 이용하여 설명한다.
제7도의 클록신호발생회로는 한쪽의 논리게이트회로(G1)를 설치한 경우의 구체적 회로구성을 나타낸 것이다.
발진주파수 검출회로(19)는 각각 /Q출력단자와 신호가 D입력단자로 궤환되고 전단의 /Q출력단자의 신호가 후단의 CLK(클록신호)입력단자로 공급되어 4진의 바이너리 카운터(binary counter)를 구성하는 2개의 바이너리 카운터회로(71,72)와, 상기 양 바이너리 카운터회로(71,72)의 Q출력단자의 신호가 병렬로 공급되는 NAND게이트(73), 이 NAND게이트(73)의 출력신호가 한쪽의 입력으로서 공급되고 이네이블신호(Enable)가 다른쪽의 입력으로서 공급되는 2개의 NAND게이트로 이루어진 플립플롭회로(74), 이 플립플롭회로(74)의 출력을 반전하여 신호(CLKOUTA)의 주파수에 따른 신호(e)를 발생시키는 인버터(75), 이네이블신호(Enable) 및 입력신호(CLKIN)로부터의 신호가 공급되는 NAND게이트(76) 및, 이 NAND게이트(76)의 출력을 반전하는 인버터(77)로 구성되어 있다. 상기 전단의 바이너리 카운터회로(71)의 CLK단자에는 상기 링형 발진회로(56)의 출력신호(CLKOUTA)가 공급되고, 상기 인버터(77)의 출력은 상기 바이너리 카운터회로(71,72)의 각 /CL(클리어신호)입력단자에 병렬로 공급된다.
또, 논리게이트회로(G1)는 상기 제1논리회로(15)의 출력신호(c) 및 상기 발진주파수 검출회로(19)의 출력신호(e)가 공급되는 NOR게이트(78)와, 이네이블신호(Enable)를 반전하는 인버터(798) 및, 상기 NOR게이트(78)와 인버터(79)의 출력신호가 공급되는 NOR게이트(80)로 구성되어 있고, 이 NOR게이트(80)의 출력신호가 상기 신호(c')로서 전하펌프회로(12)내의 트랜지스터(32)의 게이트에 공급된다.
본 실시예회로에서는, 저역통과필터회로(13)의 출력신호(d)의 노드와 전원전압(VDD)의 인가점 사이에 이네이블신호(Enable)가 게이트에 공급되고 있는 이 P채널 MOS트랜지스터(81)가 더 삽입되어 있고, 또 입력신호(CLKIN)는 이네이블신호(Enable)와 함께 NAND게이트(82)에 공급되며, 더욱이 인버터(83)를 매개해서 각 노드에 공급되고 있다. 상기 제2지연회로(17)내에는 1개의 지연단(57)만이 설치되어 있다.
본 실시예회로에 있어서, 발진주파수 검출회로(19)가 설치되어 있지 않은 경우, 전하펌프회로(12)내의 트랜지스터(30)에서의 상기 A1의 값과 트랜지스터(33)에서의 상기 A2의 값의 비인 A2/A1의 값이 20으로 되어 있다고 하자. 이때, 링형 발진회로(56)의 출력신호(CLKOUTA)는 상기 (1)∼(4)식으로부터 입력신호(CLKIN)에 대해 10배의 주파수로 당연히 안정발진할 것이다. 그러나, 이네이블신호(Enable)가 “L”에서 “H”로 상승한 직후에는, 저역통과필터회로(13)의 출력노드의 신호(d)는 트랜지스터(81)에 의해 전원전압(VDD)으로 초기설정되고 있다. 이 때문에, 이네이블신호(Enable)가 “H”로 되어 이 회로가 동작을 개시함으로써, 저역통과필터회로(13)의 출력신호(d)가 하강하고, (CLKOUTA)가 (CLKIN)의 10배의 주파수에 도달하여 안정발진할 때까지의 값에 신호(d)의 전압이 도달할 때까지는 상당한 시간이 필요하다. 그렇지만, 상기 실시예 회로에서는 발진주파수 검출회로(19)가 설치되어 있으므로, 상기 시간을 대폭적으로 단축할 수 있게 된다.
이하, 상기 실시예회로의 동작을 제8도의 타이밍차트를 이용하여 설명한다.
상기와 같이 발진주파수 검출회로(19)에는 4진카운터가 설치되어 있으며, 이 카운터에는 입력클록으로서 CLKOUTA가, 클리어입력으로서 입력신호(CLKIN)가 각각 공급되어 있다. 지금, Enable이 “H”기간에 CLKOUTA가, 3개 존재하게 될 때까지 NAND게이트(73)의 출력신호(f)는 “H”인 채로 되어 있다. 이 때문에, 플립플롭회로(74)의 출력신호(g)는 “L”로 되고, 신호(e)는 “H”로 된다. 이 때, 논리게이트회로(G1)에서는 논리회로(15)로부터의 출력신호(c)에 관계없이 출력신호(c')가 “H”로 되고, 이 신호(c')가 게이트에 공급되는 전하펌프회로(12)내의 트랜지스터(32)는 온상태로 된다. 따라서, 이 기간에서는 논리회로(15)의 출력신호(c)의 레벨에 관계없이 전하펌프회로(12)에서는 용량(34)의 방전동작이 계속적으로 실행된다. 이에따라, 신호(d)의 전압값은 일정한 경사로 저하되게 된다.
이것은, 본래는 신호(c)에 근거해서 상기 제2도에 나타낸 바와 같은 1단당 지연량(t2)의 기간에 용량(34)이 방전제어되어 신호(d)의 전압값이 제어되는 것이다. 그러나, 본 실시예의 경우에는 신호(d)의 전압값이 VDD에 가까운 경우에는 신호(c)에 따르지 않고 강제적으로 용량(34)를 계속적으로 방전시킴으로써, 신호(d)의 전압값을 급속히 소망하는 값에 근접시킬 수 있다.
그리고, CLKIN의 “H”기간에 CLKOUTA이 3개이상 존재하게 되면(CLKOUTA의 주파수가 CLKIN의 6배 이상으로 되면), 플립플롭회로(74)의 출력신호(g)가 “H”로 되고, 신호(e)는 “L”로 된다. 이 때, 논리게이트회로(G1)는 논리회로(15)로부터의 출력신호(c)를 그대로 c'로서 출력하므로, 상기 제1도의 실시예회로와 동일한 동작에 의해 용량(34)의 충ㆍ방전이 실행되어, 입력신호(CLKIN)에 대해 10배의 주파수로 안정발진되도록 링형 발진회로(56)의 동작이 제어된다.
제9도는 클록신호발생회로는, 상기 제6도의 실시예회로에 있어서 다른쪽의 논리게이트회로(G2)를 설치한 경우의 구체적 회로구성을 나타낸 것이다.
이 경우, 발진주파수 검출회로(19)는 상기 제7도의 것으로부터 인버터(75)가 제거되어 있으며, 플립플롭(74)의 출력신호가 신호(e)로서 출력된다.
또, 논리게이트회로(G2)는 상기 인버터(83)의 출력신호를 반전하는 인버터(84)와, 이 인버터(84)의 출력 신호 및 상기 발진주파수 검출회로(19)의 출력신호(e)가 공급되는 NAND게이트(85)로 구성되어 있고, 이 NAND게이트(85)의 츨력신호가 상기 신호(CLKIN')로서 점하펌프회로(12)내의 트랜지스터(31)의 게이트에 공급된다.
본 실시예회로에서는, 링형 발진회로(56)의 출력신호(CLKOUTA)는 그대로 외부로 출력되지 않고, 상기 발진주파수 검출회로(19)는 출력신호(e)의 레벨에 따라 출력되도록 되어 있다. 즉, 신호(CLKOUTA)는 신호(e)와 함께 NAND게이트(86)에 공급되고, 이 NAND게이트(86)의 출력신호는 인버터(87)에 공급되며, 이 인버터(87)의 출력신호(CLKOUTB)가 외부로 출력되도록 되어 있다. 더욱이 본 실시예회로에서는, 접지전압(GND)과 신호(d)의 노드 사이에 N채널 트랜지스터(88)의 소오스/드레인간이 삽입되어 있다. 그리고, 이 트랜지스터(88)의 게이트에는 제10도에 나타낸 바와 같이 상기 신호(Enable)에 동기한 원쇼트펄스신호(enable)가 공급된다.
본 실시예회로에서는 제10도의 타이밍차트에 나타낸 바와 같이, Enable이 “H”로 되어 이 회로가 동작을 개시하기 시작한 때로부터 CLKIN의 “H”기간에 CLKOUTA가 3개 존재하게 될때까지, NAND게이트(73)의 출력신호(f)는 “H”인 채로 되어 있다. 이 때문에, 발진주파수 검출회로(19)의 출력신호(e)는 “L”로 된다. 이 때, 논리게이트회로(G2)에서는 입력신호(CLKIN)에 관계없이 CLKIN'이 “H”로 되고, 이 신호(CLKIN)')가 게이트에 공급되는 전하펌프회로(12)내의 트랜지스터(31)는 오프상태로 된다. 따라서, 이 기간에는 입력신호(CLKIN)에 레벨에 관계없이 전하펌프회로(12)에서는 용량(34)의 충전동작(프리챠지)이 계속적으로 실행되지 않게 된다. 또, 신호(d)의 노드와 접지전압(GND) 사이에 삽입되어 있는 트랜지스터(88)는 신호(Enable)가 “H”로 상승한 때에 온상태로 되고, 이에 따라 신호(d)의 노드의전압이 확실하게 강하하게 된다. 즉, 신호(Enable)가 “H”로 된 후에 제1지연회로(14)내의 지연단(37,38)에서의 인버터(46 ; 모두 제5도중에 도시)에 출력레벨이 결정되지 않고 이들 출력이 불확정으로 되어, 가령 신호(c)의 노드가 “L”이고 또한 신호(d)의 노드가 방전되지 않고 “H”레벨이 동적(動的)으로 유지되도록 된 경우에도 상기 트랜지스터(88)가 온함으로써 신호(d)의 노드전압이 어느정도 강하하게 된다. 이에 따라, 제1지연회로(14)에 입력신호(CLKIN)가 전달되고, 신호(c)의 노드에 “H”의 펄스가 확실히 출력되기 시작하여 신호(d)의 전위가 발진주파수 검출회로(19)에 따라 선충전을 방지함으로써, 신호(d)의 전위가 일정한 경사로 저하되어 가게된다. 그리고, CLKIN의 “H”기간에 CLKOUTA가 3개 이상 존재하게 되면, 발진주파수 검출회로(19)의 출력신호(e)가 “H”로 된다. 이 때, 논리게이트회로(G2)는 입력신호(CLKIN)를 그대로 CLKIN'으로서 출력하므로, 상기 제1도의 실시예회로와 동일한 동작에 의해 용량(34)의 충ㆍ방전이 실행되어 입력신호(CLKIN)에 대해 10배의 주파수로 안정발진하도록 링형 발진회로(56)의 동작이 제어된다. 또 본 실시예회로에서는, (CLKOUTA)의 주파수가 CLKIN의 6배 이상으로 되고, 발진 주파수 검출회로(19)의 출력신호(e)가 “H”로 된 시점에서 NAND게이트(86)가 개방되어 CLKOUTA와 동일한 주파수의 신호(CLKOUTB)가 외부로 출력된다.
또한, 상기 실시예회로에서는 Enable이 “L”로 된 때, 초기설정용 혹은 Enable의 “L”기간중의 게이트 부유대책으로서 신호(Enable 또는 /Enable)를 입력하는 풀업ㆍ풀다운용 트랜지스터를 제1지연회로(14)내의 각 지연단에서의 인버터(42,45 ; 모두 제5도의 도시)의 입력측에 설치하는 경우도 있다.
이와 같이 상기 제7도 및 제9도의 실시예회로에서는, 링형 발진회로(56)의 발진주파수를 검출하는 회로를 설치함으로써, 상기 제1도의 실시예회로와 같이 초기전압설정회로(16)에 의해 신호(d)에 초기전압을 부여한 경우와 마찬가지로 신호(d)의 전압값을 보다 빠르게 소정값으로 설정할 수 있다. 이에 따라, 안정 발진할 때까지의 시간을 대폭으로 단축시킬 수 있게 된다.
제11도는 본 발명의 다른 클록신호발생회로의 구성을 나타낸 회로도이다. 본 실시예회로는 3종류의 다른 클록신호를 발생하는 회로도로서, 구체적으로는 3개의 회로블럭(91,92,93)으로 구성되어 있다.
하나의 블럭(91)은 상기 기준전류설정회로(11)를 제외하고는 상기 제5도의 실시예회로와 동일하게 구성되어 있다. 즉, 이 블럭(91)은 전하펌프회로(12), 저역통과필터회로(13), 제1지연회로(14), 제1논리회로(15), 초기전압설정회로(16), 제2지연회로(17) 및 궤환수단으로서의 인버터(61)를 구비하고 있으며, 제2지연회로(17)내에서는 2개의 지연단에 설치되어 있다. 다른 블럭(92)는 전하펌프회로(12), 저역통과필터회로(13), 제1지연회로(14), 제1논리회로(15), 초기전압설정회로(16) 및 제2논리회로(94)를 구비하고 있다. 이 블럭(92)내의 제2논리회로(94)는 동일 블럭내의 제1지연회로(14)의 출력신호 및 입력신호(CLKIN)에 근거해서 입력신호(CLKIN)와 동일한 주파수의 2상(相)의 클록신호(ø1,ø2)를 발생한다. 또한, 상기 제2논리회로(94)에 대해서는 후술하기로 한다. 나머지의 블럭(93)은, 상기 기준전류설정회로(11)를 제외하고는 상기 제5도의 실시예회로와 동일하게 구성되어 있다. 즉, 이블럭(93)은 전하펌프회로(12), 저역통과필터회로(13), 제1지연회로(14), 제1논리회로(15), 초기전압설정회로(16), 제2지연회로(17) 및 궤환수단으로서의 인버터(61)를 구비하고 있고, 제2지연회로(17)내에는 1개의 지연단만이 설치되어 있다. 그리고, 상기 3개의 블럭(91,92,93)에는 이들 3개의 블럭에 공통으로 설치된 1개의 기준설정회로(11)로부터 상기 전압(VP,VN)이 공급되고 있다.
제12도는 상기 블럭(92)내에 설치된 제2논리회로(94)의 상세한 구성을 나타낸 것이다. 도면에 있어서, 입력신호(CLKIN) 및 동일 블럭내의 제1지연회로(14)에서의 최종단인 지연단(39)의 인버터(46)의 출력신호가 입력되는 NAND게이트(95)와 상기 양신호를 각각 반전하는 2개의 인버터(96,97), 상기 양 인버터(96,97)의 출력신호가 입력되는 NAND게이트(98) 및, 상기 양 NAND게이트(95,98)의 각 출력신호를 각각 반전하는 2개의 인버터(99,100)로 구성되어 있다.
상기 실시예회로에서는, 제13도의 타이밍차트에 나타낸 바와 같이 블럭(91)는 입력신호(CLKIN)로부터 출력신호(CLKOUT1)를 만들고, 블럭(92)는 입력신호(CLKIN)로부터 2상의 클록신호(ø1,ø2)를 만들며, 더욱이 블럭(93)은 입력신호(CLKIN)로부터 출력신호(CLKOUT2)를 만든다. 또한, 제13도의 타이밍차트는 각 전하펌프회로(12)에서의 A1과 A2의 비(A2/A1)의 값을 4로 설정한 경우이지만, 각 블럭마다 독립하여 이 비의 값을 설정할 수 있다. 도, 각 비의 값은 정수에 한정되지 않고 소수점이하의 값을 포함하는 실수를 선택할 수 있다.
제14도는 상기 제11도의 회로를 이용한 본 발명의 실시예의 집적회로시스템의 구성을 나타낸 블럭도이다. 이 회로는, 제11도에 도시한 바와 같이 3종류의 다른 클록신호(CLKOUT1, CLKOUT2, ø1,ø2)를 발생하는 회로를 1개의 LSI(대규모 집접회로 ; 110)내에 구성하고, LSI(110)에서 발생시킨 3종류의 클록신호(CLKOUT, CLKOUT2, ø1,ø2)를 다른 LSI(111,112)에 분배시키도록 한 것이다. 이 경우, LSI(110)내에만 상기 입력신호(CLKIN)를 발생시키기 위한 발진회로를 내장시키고, 또한 LSI(110)에 수정진동자(113) 및 용량(114)을 외부에 부착함으로써, 다른 2개의 LSI에서는 발진회로 등을 설치할 필요가 없게 되어 LSI(111,112)의 소형화나 소비전류의 삭감을 도모할 수 있는 등의 효과를 얻을 수 있다.
한편, 본원 발명의 특허청구 범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명에 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 제조조건의 변동 등의 영향이나 전압의존에 따른 사용조건 등에 의한 영향을 받지 않고, 항상 일정한 지연량을 얻을 수 있는 신호지연회로를 제공할 수 있다. 또, 제조 조건의 변동 등의 영향이나 전압의존에 따른 사용조건 등에 의한 영향을 받지 않고 항상 출력클록신호를 안정하게 얻을 수 있다. 더욱이 본 발명에 의하면, 복수개의 집적회로에서 클록신호를 사용할 때에 1개의 집적회로내에서 복수 종류의 클록신호를 형성하고, 이들 클록신호를 다른 집적회로에 분배함으로써, 시스템의 소형화와 소비전력의 삭감을 도모할 수 있다.

Claims (1)

  1. 각각이 입력노드(40)에 일단이 접속된 P채널 MOS 트랜지스터(41)와, 이 트랜지스터(41)의 타단에 입력단이 접속된 P채널 MOS트랜지스터(43), 이 트랜지스터(43)의 타단에 입력단이 접속되고 출력단이 출력노드(44)에 접속된 인버터(45) 및, 출력노드(44)에 입력단이 접속된 인버터(46)를 갖추고, 각각이 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단(37,38,39)으로 구성되어 입력신호(CLKIN)를 지연하여 출력신호(CLKOUT)를 얻는 제1지연수단(14)과, 상기 제1지연수단(14)에서의 신호지연량을 검출하는 제1논리회로(15), 전원전압(VDD)의 인가점과 출력노드(29)와의 사이에 직렬로 접속된 2개의 P채널 MOS트랜지스터(30,31)와, 출력노드(29)와 접지전압(GND)의 인가점과의 사이에 직렬로 접속된 2개의 N 채널 MOS트랜지스터(32,33) 및, 용량(34)를 갖추고, 상기 입력신호(CLKIN) 및 상기 제1논리회로(15)의 검출신호에 근거해서 이 용량(34)을 기준전류의 각각 임의배의 전류로 충ㆍ방전제어함으로써 직류전압을 발생시킴과 더불어, 이때의 충ㆍ방전전류의 능력비가 상기 입력신호(CLKIN)와 상기 제1논리회로(15)의 검출신호와의 펄스폭의 비의 역수로 되도록 설정된 전하펌프회로(12), 전원전압(VDD)의 인가점과 접지전압(GND)의 인가점과의 사이에 직렬로 삽입된 2개의 P채널 MOS 트랜지스터(21,22)의 저항(23) 및 2개의 N채널 MOS트랜지스터(24,25)를 갖추고, 상기 전하펌프회로(12) 내부의 트랜지스터의 게이트에 전압(VP,VN)을 공급하며, 이네이블신호에 의해 제어되는 기준전류설정회로(11), 저항(35)을 갖추고,상기 전하펌프회로(12)의 출력을 상기 제1지연수단(14)의 각 지연단에 제어신호로서 궤환하는 제1궤환수단(13) 및, 전원전압(VDD)의 인가점과의 사이에 삽입되어 전원전압을 소정의 저항비로 분할한 전압(V1)을 발생시키는 2개의 저항(50,51)과, 이 분할전압(V1)을 상기 이네이블신호에 의해 상기 제어신호를 제어하는 P채널 MOS트랜지스터 및 N채널 MOS트랜지스터로 이루어진 전송게이트(52) 및, 이네이블신호를 반전하는 인버터(53)를 갖추고, 상기 기준전류설정회로(11)로부터 전압이 상기 전하펌프회로(12)로 공급되고 있지 않을 때에 상기 제어신호에 초기값을 부여하는 초기값설정수단(16)를 구비한 것을 특징으로 하는 신호지연회로.
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