KR0139906B1 - 신호지연회로 및 그 회로를 이용한 클럭신호발생회로 - Google Patents

Abstract

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Description

신호지연회로 및 그 회로를 이용한 클럭신호발생회로

제1도는 본 발명에 따른 제1실시예에 관한 신호지연회로의 구성을 나타낸 회로도,

제2도는 그 타이밍챠트,

제3도는 상기 실시예에 따른 변형예에 관한 일부회로의 구성을 나타낸 회로도,

제4도는 제3도의 회로를 이용한 신호지연회로의 타이밍차트,

제5도 (a)(b)(c)는 각각 상기 실시예의 변형예에 관한 일부 회로의 구성을 나타낸 회로도,

제6도는 상기 실시예에 따른 변형예에 관한 일부회로의 구성을 나타낸 회로도,

제7도는 본 발명의 제2실시예에 관한 클럭신호발생회로의 구성을 나타낸 회로도,

제8도는 그 타이밍차트,

제9도는 본 발명의 제3실시예에 관한 클럭신호발행회로의 구성을 나타낸 회로도,

제10도는 그 타이밍차트,

제11도는 본 발명의 제4실시예에 관한 클럭신호발생회로의 구성을 나타낸 회로도,

제12도는 본 발명의 제5실시예에 관한 클럭신호발생회로의 구성을 나타낸 회로도,

제13도는 그 타이밍차트,

제14도는 본 발명의 제6실시예에 관한 클럭신호발생회로의 구성을 나타낸 회로도,

제15도는 그 특성도,

제16도는 종래의 신호지연회로의 회로도,

제17도는 종래의 주파수체배회로의 회로도,

제18도는 그 타이밍차트,

제19도는 제17도에 도시된 회로에 있는 일부 회로의 진리값을 나타낸 진리표,

제20도는 종래의 전압제어발진회로의 회로도이다.

*도면의 주요부분에 대한 부호의 설명

1:기준전류설정회로(기준전류설정수단) 2:차지펌프회로(차지펌프회로부)

3:로우패스필터회로(로우패스필터회로부) 4:지연회로(제1지연회로부)

5:논리회로(제1논리회로부) 6:레벨변환회로

7:로우패스필터회로 8:출력회로(출력회로부)

9,10:논리회로(제2논리회로부) 11:논리회로(제3논리회로부)

12:논리회로 13:지연회로

14,16:지연회로(제2지연회로부) 15,17:인버터

34,35,56,111~118:지연단

[산업상의 이용분야]

본 발명은 위상동기루프방식의 신호지연회로 및 그 회로를 이용한 클럭발생회로에 관한 것이다.

[종래의 기술 및 그 문제점]

입력클럭신호를 소정기간동안 지연시키는 신호지연회로와, 입력클럭신호의 2배의 주파수를 갖는 클럭신호르 출력하는 주파수체배회로, 제어전압에 따른 주파수를 갖는 클럭신호를 출력하는 전압제어발진회로(이하 VCO라 칭한다)등은 LSI내에 필요에 따라서 형성된다.

제16도는 종래의 신호지연회로의 구성을 나타내는 회로도이다. 입력클럭신호(CLK_IN)는 인버터(151)에 공급된다. 이 인버터(151)의 출력신호는 저항(152) 및 용량(153)으로 이루어진 지연회로(154)를 매개로 인버터(155)에 공급되고, 이 인버터(155)로부터 지연된 클럭신호(CLK_OUT)가 얻어진다.

제17도는 종래의 주파수체배회로의 구성을 나타낸 회로도이고, 제18도는 그 타이밍차트이다. 입력클럭신호(CLI_IN)는 익스크루시브OR회로(156)의 한쪽입력단에 공급됨과 더불어 인버터(157)와 용량(158)으로 이루어진 지연회로(159)에 공급된다. 이 지연회로(159)에 의한 지연신호(a)는 인버터(160)에 공급되고, 이 인버터(160)의 출력신호(b)는 상기 익스크루시브OR회로(156)의 다른쪽 입력단에 공급된다.

제19도는 상기 익스크루시브OR회로(156)의 진리값을 한데 모아 나타낸 진리표이다. 익스크루시브OR회로(156)는 상기 입력클럭신호(CLI_IN)와 인버터(160)의 출력신호(b)의 논리를 제19도의 관계에 따라서 얻고, 그 결과를 출력함으로써 제18도에 나타낸 입력클럭신호(CLI_IN)의 2배의 주파수를 갖는 클럭신호(CLK_OUT)를 얻는다.

또, 제20도는 종래의 VCO의 구성을 나타내는 회로도이다.

상기 주파수체배회로가 입력클럭신호의 2배의 주파수의 클럭신호를 발생할 수 있는데 반해서, 이 VCO는 출력클럭신호의 주파수를 제어전압에 따라서 변화시킬 수 있다는 특징이 있다.

즉, 제20도에서 참조부호 161은 제어전압(Vin)의 입력노도, 참조부호162는 입력용 N채널 MOS트랜지스터, 참조부호163 및 164는 커런트미러회로(165)를 구성하는 부하용 P채널 MOS트랜지스터이다. 또, P채널 MOS트랜지스터(166) 및 N채널 MOS트랜지스터(167)는 CMO인버터(168)를 구성하고 있고, 그 출력노드(169)와 접지전위 사이에는 용량(170)이 접속되어 있다. 또, P채널 MOS트랜지스터(171) 및 N채널 MOS트랜지스터(172)는 CMOS인버터(173)를 구성하고 있고, 그 출력노드(174)와 접지전위 사이에는 용량(175)이 접속되어 있다. 상기 양 CMOS인버터(168,173)의 출력노드(169,174)에는 전압비교기(176,177)의 입력단이 접속되어 있고, 양 전압비교기(176,177)의 출력단은 RS플립플롭(178)의 세트입력단(S), 리세트입력단(R)에 각각 접속되어 있다. 이 플립플롭(178)의 세트출력단(Q), 리세트출력단(/Q)은 상기 2개의 CMOS인버터(168,173)의 입력단에 접속되어 있고, 리세트출력단(/Q)의 신호가 인버터(179)에 의해 반전되어 출력(Fout)으로서 출력된다.

다음으로 이 VCO의 동작을 간단히 설명한다. 제어전압(Vin)에 따른 전류가 입력트랜지스터(162)에 흐르고, 이와 동일한 전류(I)가 커런트미러회로(165)의 출력트랜지스터(164)측으로부터 2개의 CMOS인버터(168,173)에 공급된다. 초기상태로서, 플립플롭회로(178)의 출력단(Q)이 L레벨, 출력단(/Q)이 H레벨이라 하면, 2개의 CMOS인버터(168,173)내의 트랜지스터(166,172)는 ON, 2개의 다른 트랜지스터(167,171)는 OFF상태로된다. 이 상태에서는 상기 전류(I)에 의해 ON상태의 한쪽 트랜지스터(166)를 통해 용량(170)이 충전된다. 이 용량(170)의 충전시에 그 단자전압이 전압비교기(176)의 입계치전압(Vth1)을 넘으면 그 출력이 H레벨로 되고, 이에 따라 플립플롭(178)이 반전되어, 그 출력(Q/Q)이 H레벨, L레벨로, 각각 반전된다. 그리고, 2개의 CMOS인버터(168,173)내의 트랜지스터(166,172)가 OFF상태로 되고, 2개의 다른 트랜지스터(167,171)가 ON상태로된다. 그러면, 상기 전류(I)에 의해 ON 상태로 된 한쪽 트랜지스터(171)를 통해 용량(175)이 충전된다. 이때, 이미 충전된 용량(170)의 전하는 OFF상태로 된 다른쪽의 트랜지스터(167)를 통해 접지전위로 방전된다. 충전되고 있는 용량(175)의 단자전압이 전압비교기(177)의 임계치전압(Vth2)을 넘으면, 그 출력이 H레벨로 되어, 플립플롭회로(178)가 반전되고, 그 출력(Q,/Q)이 L레벨, H레벨로 각각 반전된다. 그리고 2개의 CMOS인버터(168,173)내의 트랜지스터(166,172)가 ON, 2개의 다른 트랜지스터(167,171)가 OFF상태로 돌아간다. 이와 같은 동작이 반복됨에 따라 인버터(179)의 출력단에 출력신호(Fout)가 얻어지고, 그 주파수(fout)는 다음식으로 주어진다.

fout=I/(2C·Vth) ------(1)

여기서 C는 상기 용량(170,175)의 값이고, Vth는 전압비교기(176,177)각각의 입계치전압(Vth1, Vth2)이다.

그런데, 제16도의 신호지연회로에서는 지연시간을 얻기 위한 저항과 용량의 값이 제조조건(프로세스 파라메타)의 오차에 따라 좌우되고, 지연량이 일정 하지 않다는 결점이 있다.

제17도는 주파수체배회로에서는 입력클럭신호(CLI_IN)를 지연시키고,익스크루시브OR회로(156)의 2개의 입력신호의 위상차를 이용한여 츨력클럭신호(CLK_OUT)를 얻고 있다. 그러나, 이 경우에서도 지연량을 얻기 위한 인버터의 특성과 용량의 값은 제조조건의 오차에 따라 좌우됨과 더불어, 인버터의 특성은 사용전원전압 및 주위온도에도 의존하고, 지연량이 일정하지 않은 문제점이 있다. 따라서 출력클럭신호(CLK_OUT)의 H레벨기간(제18도중의 T_H)과, L레벨기간(제18도중의 T_L)이 그때마다 오차에 따라, 최악의 경우에는 H레벨기간 또는 L레벨기간이 거의 없고, 경우에 따라서는 항항 H레벨 또는 L레벨의 상태로 되는 것도 있다.

또 제20도의 VCO에서도 제조조건의 오차에 따라 트랜지스터의 게이트길이, 임계치전압, 게이트산화막 두께등에 오차가 생기므로, 상기 1식중의 I, C, Vth가 크게 변동하고, 발진중심주파수가 크게 변화된다. 따라서 예컨대 이 VCO를 PLL(위상동기루프)시스템등이 이용한 경우에 그 시스템의 특성에 악영향을 미치게 되고, 제품의 수율이 저하되는 문제가 있다.

이와 같이 종래의 신호지연회로는 제조조건의 영향을 크게 받아 지연량이 일정하지 않게 되는 결점이 있고, 또 종래의 주파수체배회로와 전압제어발진회로등의 발진회로도, 제조조건의 영향을 크게 받아서, 체배출력이 안정하게 얻어지지 않고, 발진중심주파수가 큰 변동을 일으키는 등의 결점이 있다.

[발명의 목적]

본 발명은 상기한 점을 감안해서 발명된 것으로, 제조조건의 오차에 영향받지 않고, 일정한 지연량을 얻을 수 있는 신호지연회로를 제공하고, 출력주파수가 안정된 클럭신호발생회로를 제공하며, 또한 발진중심주파수가 변동하지 않고, 항상 일정한 값에 고정될 수 있는 클럭신호발진회로를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 신호지연회로는 각각 제어신호에 기초하여 신호지연시간이 제어되고, 일정 주파수의 입력클럭신호가 공급되는 적어도 1개의 지연단으로 이루어진 제1지연회로부와, 상기 입력클릭신호 내지는 상기 제1지연회로부의 지연회로가 공급되는 제1논리회로부와, 상기 입력클럭신호 및 상기 제1논리회로부의 출력신호에 기초하여, 소정의 용량을 기준전류의 임의배의 전류로 충, 방전 제어하고, 이 충, 방전전류의 비가 설정가능한 차지펌프회로부와, 상기 차지펌프회로부의 출력이 공급되는 로우패스필터회로부와, 상기 로우패스필터회로부의 출력을 상기 제1지연회로부에 제어신호로서 귀환하는 귀환수단으로 구성되고, 상기 입력클럭신호와 상기 제1논리회로부의 출력신호의 펄스폭의 비가, 상기 차지펌프회로부에 있는 충, 방전전류의 비와 같거나 그 역수로 구성되어 있다.

본 발명의 클럭신호발생회로는 상기 신호지연회로에 있어서, 더욱이 상기 제1지연회로부의 지연신호 내지는 상기 입력클럭신호 또는 상기 로우패스필터회로의 출력이 공급되고, 상기 입력클럭신호와는 주파수가 다른 클럭신호를 인출하는 출력회로부가 추가된 구성으로 되어 있다. 그리고, 상기 출력회로부는 상기 제1지연회로부의 지연신호 내지는 상기 입력클럭신호가 공급되고, 상기 입력클럭신호보다도 높은 주파수의 클럭신호를 인출하는 제2논리회로로 구성되어 있다. 또, 상기 출력회로부는 상기 제1지연회로부의 지연신호 내지는 상기 입력클럭신호가 공급되고, 다상의 클럭신호를 인출하는 제3논리회로부로 구성되어 있다. 또한 상기 출력회로부는 각각이 상기 제1지연회로부 내의 지연단과 같은 구성의 지연단으로 구성된 제2지연회로부와 상기 제2지연회로부의 출력을 그 입력측으로 귀환하는 반전회로로 구성되어 있다.

또, 상기 제1지연회로부 및 제2지연회로부 내의 각 지연단은 2개의 MOS트랜지스터로 이루어진 전송게이트를 이용하여 구성되고, 이 지연단 내의 전송게이트의 한쪽 트랜지스터의 게이트에는 상기 로우패스필터회로부의 출력을 상기제어신호로서 귀환하고, 상기 제1지연회로부 내의 지연단의 전송게이트의 다른쪽 트랜지스터의 게이트에는 일정전압을 공급하고, 상기 제2지연회로부 내의 지연단의 전송게이트의 다른쪽 트랜지스터의 게이트에는 주파수제어용 제어전압을 공급하고, 상기 제2지연회로부로부터 상기 제어전압에 따른 주파수를 갖는 출력클럭신호를 인출하도록 구성되어 있다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 제1지연회로부에 일정 주파수의 입력클럭신호를 공급함에 따라 이 입력클럭신호는 지연단에서 지연된다. 그리고, 지연단에 있는 지연량은 차지펌프회로부, 로우패스필터회로부, 제1지연회로부 및 제1논리회로부로 이루어진 위상동기루프에 의해 제어되어, 차지펌프회로부 내의 용량에 유입전류와 유출전류의 비에 따라 설정되고, 사용전원전압, 주위온도 또는 제조조건의 오차등에는 영향을 받지 않는다. 이 때문에, 제1지연회로로부터는 일정한 지연량을 갖는 신호를 인출할 수 있다.

또, 본 발명에 의하면, 제2논리회로부로 이루어진 출력회로부를 추가함에 따라 입력클럭신호보다도 주파수가 높고 또한 일정한 주파수를 갖는 출력클럭신호를 인출할 수 있다.

또한, 본 발명에 의하면, 제3 및 제4논리회로부로 이루어진 출력회로부를 추가함에 따라 각각 일정한 주파수를 갖는 다상의 클럭신호를 인출할 수 있다.

또, 제2지연히로부와 이 제2지연회로부의 출력을 그 입력측에 귀환하는 반전회로를 설치함에 따라 일정주파수로 발진하는 링발진회로를 구성할 수 있다.

또한, 제1 및 제2지연회로부 내의 각 지연단을 전송게이트등을 이용해서 구성하여, 제1지연회로부 내의 지연단의 전송게이트를 상기 로우패스필터회로부의 출력 및 일정전압으로 제어하고, 제2지연회로부 내의 지연단의 전송게이트를 상기 로우패스필터회로부의 출력 및 제어전압으로 제어함으로써 주파수가 변하는 것이 가능한 출력 클럭신호를 얻을 수있다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 본 발명에 따른 신호지연회로의 구성을 나타낸 회로도이다. 이 신호지연회로는 기준전류설정회로(1;기준전류설정수단), 차지펌프회로(2;차지펌프회로부), 로우패스필터회로(3;로우패스필터회로부), 지연회로(4;제1지연회로부) 및 논리회로(5;제1논리회로부)로 구성되어 있다.

기준전류설정회로(1)는 차지펌프회로(2)에서 후술하는 용량에 유입전류와 유출전류 각각의 기준전류를 설정하는 것이고, 전원전압(V_DD)의 인가점과 접지전압(GND)의 인가점 사이에 직렬로 삽입된 P채널 MOS트랜지스터(21), 저항(22) 및 N채널 MOS트랜지스터(23)로 구성되어 있다. 그리고, 상기 트랜지스터(21)의 게이트는 그 드레인, 즉 저항(22)의 일단의 노드(24)에 접속되고, 상기 트랜지스터(23)의 게이트는 그 드레인, 즉 저항(22)의 다른 단부의 노드(25)에 접속되어 있다.

이 회로에서는 트랜지스터(21), 저항(22) 및 트랜지스터(23)에 전류 Iref가 흐른다. 그리고, 이 전류값을 억제하기 위해, 또 차지펌프회로(2)에 있는 충, 방전전류에 의한 전하량을 낮게 억제하기 위해, 저항(22)값에 따라서 이 Iref값이 결정되므로 통상 저항(22)값은 양 트랜지스터(21,23)의 ON저항보다도 충분히 크게 되도록 설정되어 있다. 그리고 이 회로에서는 P채널 MOS트랜지스터에 상기 전류(Iref)가 흐르기 위한 전압(V_P)이 상기 노드(24)에 걸림과 더불어, N채널 MOS트랜지스터에도 상기 P채널 MOS트랜지스터와 같이 전류(Iref)가 흐르기 위한 전압(Vn)이 상기 노드(25)에 인가된다. 그리고, 양 전압(V_P,Vn)은 상기 차지펌프회로(2)에 공급된다.

차지펌프회로(2)는 전원전압(V_DD)의 인가점과 출력노드(26)사이에 직렬로 삽입된 2개의 P채널 MOS트랜지스터(27,28)와, 상기 출력노드(26)와 접지전압(GND)의 인가점 사이에 직렬로 삽입된 2개의 N채널 MOS트랜지스터(29,30) 및, 출력노드에 존재하고 있는 상기 트랜지스터(28,29)의 각 드레인용량과 배선용량으로 이루어진 기생용량(31)으로 구성되어 있다. 상기 트랜지스터(27,20)의 각 게이트에는 상기 기준전류설정회로(1)로부터 출력된 전압(V_P, Vn)이 각각 공급된다. 상기 트랜지스터(28)의 게이트에는 일정주파수의 입력클럭신호(CLK_IN)가 공급된다. 또 상기 트랜지스터(29)의 게이트에는 논리회로(5)의 출력신호(c)가 공급된다.

상기 P채널 MOS트랜지스터(27)는 상기 기준전류설정회로(1)내의 P 채널 MOS트랜재스터(21)와 함께 커런트미러회로를 구성하고 있고, 이 트랜지스터(27)에 흐르는 전류는 상기 기준전류(Iref)의 값과, 트랜지스터(21,27)의 치수에 기초하여 결정된다.

그리고, 예컨데 트랜지스터(21)의 W/L(채널폭과 채널길이의 비)을 1로 가정하면, 트랜지스터(27)의 W/L은 A1으로 설정된다고 하고, 동일하게 상기 N채널 MOS트랜지스터(30)는 상기 기준전류설정회로(1) 내의 N채널 MOS트랜지스터(23)와 함께 커런트미러회로를 구성하고 있고, 이 트랜지스터(30)에 흐르는 전류는 상기 기준전류(Iref)값과, 트랜지스터(23,30)의 치수에 기초하여 결정된다. 그리고, 예컨대 트랜지스터(23)의 W/L을 1로 가정하면, 트랜지스터(30)의 W/L은 A2로 설정된다.

이 회로에서 트랜지스터(27,28)는 기생용량(31)에 대해 전류를 유입하는 작용을 하고, 트랜지스터(28)가 입력클럭신호(CLK_IN)에 기초하여 ON상태로 되어 있는 기간에 트랜지스터(27)에 의해 결정되는 소정의 전류값에 따라 기생용량(31)이 충전제어된다. 다른쪽 2개의 N채널 MOS트랜지스터(29,30)는 상기 기생용량(31)으로부터 전류를 유출하는 작용을 하고, 트랜지스터(29)가 논리회로(5)의 출력신호(c)에 기초하여 ON상태로 되어 있는 기간에 트랜지스터(30)에 의해 결정되는 소정의 전류값에 따라 기생용량(31)이 방전제어된다.

로우패스필터회로(3)는 상기 차지펌프회로(2)의 기생용량(31)의 단자전압을 평활(平滑)함으로써 직류전압을 얻는 것이고, 저항(32)과 용량(33)으로 구성되어 있다. 그리고, 이 회로에서 얻는 신호(d)는 지연회로(4)에 공급된다.

지연회로(4)는 각각이 동일하게 구성된 예컨대 3개의 지연단(34,35,36)을 종속접속하여 구성된다. 그리고, 가장 앞단의 지연단(34)에는 상기 입력클럭신호(CLK_IN)가 공급되고, 지연단(34,35)의 출력신호(a,b)는 후단에 입력 신호로서 순차공급되며, 최종단의 지연단(36)의 출력은 지연클럭신호(CLK_OUT)로서 출력된다. 상기 각 지연단(34,35,36)은 각각 입력노드(37)에 일단이 접속된 P채널 MOS트랜지스터(38)와, 이 트랜지스터(38)의 다른 단에 입력단이 접속된 인버터(39), 이 인버터(39)의 출력단에 일단이 접속된 P채널 MOS트랜지스터(40), 이 트랜지스터(40)의 다른 단에 입력단이 접속된 인버터(41)와 이 인버터(41)의 출력단에 접속된 출력노드(42) 및, 이 출력노드(42)에 입력단이 접속된 인버터(43)로 구성되어 있고, 각 지연단(34,35,36) 내의 트랜지스터(38,40)의 각 게이트에 상기 로우패스필터회로(3)의 출력신호(d)가 병렬로 공급된다.

논리회로(5)는 상기 신호(c)를 얻기 위한 것으로, 예컨대 상기 지연단(35) 내의 인버터(43)의 출력신호를 반전하는 인버터(44)와, 이 인버터(44)의 출력신호 및 상기 지연단(34)내의 인버터(43)의 출력신호가 공급되는 NAND게이트(45)와, 이 NAND게이트(45)의 출력신호를 반저하는 인버터(46)로 구성되어 있다.

다음으로 상기와 같이 구성된 회로의 작용을 제2도의 타이밍차트를 이용해 설명한다. 여기서 차지펌프회로(2)내의 트랜지스터(28)가 ON상태로 된 때를 생각한다. 이 경우는 입력클럭신호(CLK_IN)가 L레벨의 기간이고, 이 기간을 제2도에 나타낸 t1으로 하면, 이 기간 t1내에 기생용량(31)에 대해 충전된 전하량(Q_H)은 다음식으로 주어진다.

Q_H=Iref·A1·t1 ------ (2)

다음으로, 차지펌프회로(2)내의 트랜지스터(29)가 ON상태로 된 때를 생각한다. 이 경우는 논리회로(5)의 출력신호(c)가 H레벨의 기간이고, 이 기간을 제2도에 나타낸 t2으로 하면, 이 기간(t2)내에 기생용량(31)으로부터 방전된 전하량(Q_L)은 다음식으로 주어진다.

Q_L=Iref·A2·t2 ------ (3)

여기서, t1/t2의 값이 A2/A1의 값에 일치한 때, 상기 Q_H는 다음식으로 주어진다.

Q_H=Iref·A1·t1

=Iref·A1·{(A2/A1)·t2}

=Iref·A2·t2=Q_L------ (4)

즉 t1/t2=A2/A1인 때는 용량(31)에 유입전하량과 유출전하량이 같게 되고 로우패스필터회로(3)로부터의 출력신호(d)의 전압값은 어느 임의의 값으로 정해지게 된다. 이때, 일정한 전압이 공급된 지연회로(4)내의 각 지연단에서는 트랜지스터(38,40) 각각의 ON저항이 일정한 값으로 되고, 각 지연단에 있는 지연량도 일정하게 된다.

이제, 차지펌프회로(2)내의 트랜지스터(27)에 있는 상기 A1값이 2로, 트랜지스터(30)에 있는 상기 A2값이 8로 각각 설정되어 있고, A2/A1의 값이 4라고 가정하면, 본 실시예회로의 동작은 t1/t2=4, 즉 t1=4t2로 되는 경우에 안정된다.

여기서 만일에, t14t2로 된 경우를 생각한다. 차지펌프회로(2)내의 용량(31)에 충전된 전하량과, 이 용량(31)으로부터 방전된 전하량과의 차이(Q_D)는 다음식으로 주어진다.

Q_D=Iref·A1·t1 - Iref·A2·t2

=Iref·A1·t1 - 4Iref·A1·t2

=Iref·A1(t1-4t2) ------ (5)

여기서, t14t2인 것으로부터 상기 5식의 Q_D는 Q_D0으로 된다. 즉, 이 경우에는 용량(31)에 대한 충전전하량쪽이 방전전하량보다도 많게 되고, 로우패스필터회로(3)의 출력신호(d)의 전압값은 상승한다. 이에 따라, 지연회로(4)의 각 지연단 내의 트랜지스터(38,40)의 ON저항이 높게 되고, 각 지연단에 있는 지연량은 증대한다. 즉, 도면중 신호 a와 b의 지연시간차인 t2가 커지게된다. 이 상태는 t14t2의 상태로부터 t1=4t2의 상태로 되기 까지 게속된다. 그리고, t1=4t2의 상태로 되면, 용량(31)에 대한 충전전하량과 방전전하량이 같게 되고, 신호 d의 전압값의 상승이 그치고, 그 상태로 안정된다

다음으로 상기와는 역으로 t14t2로 된 때를 생각한다.

이때, 상기 5식으로 주어진 전하량의 차이(Q_D)는 Q_D0로되고, 용량(31)에대한 방전전하량쪽이 충전전하량보다도 많게 된다. 따라서, 로우패스필터회로(3)의 출력신호(d)의 전압값은 하강하고, 지연회로(4)의 각 지연단내의 트랜지스터(38,40)의 ON저항이 낮아진다. 따라서, 각 지연단의 지연량은 감소하고, 신호 a와 b의 지연시간차인 t2가 작아진다. 이 상태는 t14t2의 상태로부터 t1=4t2의 상태로 되기 까지 계속된다. 그리고, t1=4t2의 상태로 되면, 용량(31)에 대한 충전전하량과 방전전하량이 같게 되고, 신호 d의 전압값의 하강이 그치고, 그 상태로 안전된다.

이와 같이 지연회로(4)의 지연단에 있는 지연량(t2)은 상기 A1과 A2의 비에 기초하고, 상기 차지펌프회로(2), 로우패스필터회로(3), 지연회로(4) 및 논리회로(5)로 된 위상동기루프에 의해, 항상 일정한 값으로 되도록 제어된다. 즉, 본 실시예의 경우, 입력클럭신호(CLK_IN)의 L레벨기간(t1)의 1/4에 상당하는 지연량을 각 지연단에서 얻을 수 있고, 출력클럭신호(CLK_OUT)의 입력에 대한 지연시간은 3t2로 된다.

다음으로, 상기 실시예의 각종 변형예에 대해서 설명한다.

상기 실시예는 A1과 A2의 비(A2/A1)의 값을 4로 설정하고, 지연회로(4)에는 3개의 지연단을 설치함으로써 3t2의 지연시간을 얻는 경우에 대해서 설명하였지만, A2/A1의 값 및 지연회로(4) 내의 지연단의 수를 필요에 따라서 증감함으로써 각종 지연시간을 얻을 수도 있다.

또, 상기 논리회로(5) 대신에 제3도의 회로도에 나타낸 바와 같은 구성의 것을 이용하여도 동일하게 동작한다. 즉, 이 변형회로에 의한 논리회로(5)는 상기 지연단(34)내의 인버터(43)의 출력신호 및 상기 입력클럭신호(CLK_IN)가 공급되는 NAND게이트(47)와, 이 NAND게이트(47)의 출력신호를 반전하는 인버터(48)로 구성되어 있다. 이와 같은 구성의 논리회로의 출력신호(c)는 제4도의 타이밍차트에 의해 제1도의 것과 동일한 t2의 펄스폭을 갖게 됨을 알수 있다.

제5도(a), (b), (c)는 각각 상기 지연회로(4)내에 설치된 각 지연단의 다른 구성을 나타낸 회로도이다. 제5도(a)의 회로는 P채널 및 N채널 MOS트랜지스터가 병렬접속되고, 일단이 입력노드(37)에 접속된 CMOS전송게이트(51)와, 이 전송게이트(51)의 다른단에 입력단이 접속된 인버터(52), 마찬가지로 P채널 및 N채널 MOS트랜지스터가 병렬접속되고, 일단이 상기 인버터(52)의 출력단에 접속된 CMOS전송게이트(53), 이 전송게이트(53)의 다른단에 입력단이 접속되고, 그 출력단이 출력노드(42)에 접속된 인버터(54) 및 이 출력노드(42)에 입력단이 접속된 인버터(55)로 구성되어 있고, 양 전송게이트(51,53)의 P채널 MOS트랜지스터측의 각 게이트에는 상기 로우패스필터회로(3)의 출력신호(d)가 병렬로 공급되고, N채널, MOS트랜지스터측의 각 게이트에는 전원전압(V_DD)이 병렬로 공급되고 있다. 즉, 이 지연단은 제1도중의 각 P채널 MOS트랜지스터(38,40)에 대응하고, 게이트에 전원전압(V_DD)이 인가된 N채널 MOS트랜지스터를 각각 병렬접속함에 따라 지연전달특성에 변화를 갖게 되는 것이다.

제5도(b)의 지연단은 2조의 게이트회로(56,57)와 1개의 인버터(58)로 구성되어 있다. 상기 게이트회로(56)는 전원전압(V_DD)의 인가점과 내부노드(59)사이에 직렬로 삽입된 2개의 P채널 MOS트랜지스터(60,61)와, 내부노드(59)와 접지전압(GND)의 인가점 사이에 삽입된 1개의 N채널 MOS트랜지스터(62)로 구성되고, 트랜지스터(60)의 게이트에는 상기 로우패스필터회로(3)의 출력신호(d)가, 트랜지스터(61,62)의 각 게이트에는 입력노드(37)의 신호가 공급된다. 다른쪽의 게이트회로(57)도 상기 한쪽의 게이트회로(56)와 동일하게 2개의 P채널 MOS트랜지스터(60,61)와 1개의 N채널 MOS트랜지스터(62)로 구성되고, 트랜지스터(60)의 게이트에는 상기 신호 d가, 트랜지스터(61,62)의 각 게이트에는 내부노드(59)의 신호가 공급된다. 또, 상기 인버터(58)는 출력노드(42)의 신호를 반전하여 출력한다.

이 지연단에서는 각 게이트회로(56,57)내의 P채널 MOS트랜지스터(60)의 ON저항이 상기 로우패스필터회로(3)의 출력신호(d)에 의해 제어됨에 따라 지연량이 결정된다.

제5도(c)의 지연단은 인버터(63)와 게이트회로(64)로 구성되어 있다. 상기 인버터(63)에는 입력노드(37)의 신호가 공급된다. 상기 게이트회로(64)는 전원전압(V_DD)의 인가점과 출력노드(42)사이에 직렬로 삽입된 2개의 P채널 MOS트랜지스터(65,66)와, 출력노드(42)와 접지전압(GND)의 인가점 사이에 삽입된 1개의 N채널 MOS트랜지스터(67)로 구성되고, 트랜지스터(65)의 게이트에는 상기 로우패스필터회로(3)의 출력신호(d)가, 트랜지스터(66,67)의 각 게이트에는 상기 인버터(63)의 출력신호가 공급된다. 또, 상기 인버터(63)의 출력신호는 상기 논리회로부(5)의 입력신호로도 사용된다.

이 구성의 지연단에서는 게이트회로(164) 내의 P채널 MOS트랜지스터(65)의 ON저항이 상기 로우패스필터회로(3)의 출력신호(d)에 따라서 제어됨에 따라 지연량이 결정된다.

그런데, 상기 제1도의 실시예에서는 상기 로우패스필터회로(3)의 출력신호(d)를 그대로 지연회로(4)에 공급하였으나, 이것은 제6도의 변형회로에 나타낸바와 같이 로우패스필터회로(3)의 출력신호(d)를 레벨변환회로(6)에 공급하고, 또 이 레벨변환회로(6)의 출력신호(e)를 다른 로우패스필터회로(7)를 매개로 지연회로(4)에 공급하는 것도 좋다.

여기서, 상기 레벨변환회로(6)는 P채널 MOS트랜지스터(71) 및 N채널 MOS트랜지스터(72)로 이루어지고, 상기 신호 d가 공급되는 인버터(73)와, P채널 MOS트랜지스터(74) 및 N채널 MOS트랜지스터(75)로 이루어진 상기 인버터(73)의 출력신호가 공급되는 소오스폴로워형의 인버터(76)로 구성되어 있다. 또, 로우패스필터회로(7)는 상기 로우패스필터회로(3)와 동일하게 저항(32)와 용량(33)으로 구성되어 있다.

여기서, 로우패스필터회로(3)의 출력신호(d)의 변화하는 전압범위는 V_DD와 GND사이에 있는데 반해, 레벨변환회로(6)의 출력신호(e)의 변화는 V_DD와 GND+Vthn(Vthn은 N채널 MOS트랜지스터의 임계치전압)사이로 된다. 즉, 신호 e의 전압범위가 좁아진 만큼 로우패스필터회로(7)의 출력신호(f)의 전압변화범위도 좁아지고, 지연회로(4)에 있는 각 지연단내의 트랜지스터(38,40)의 감도가 저하되게 된다. 즉, 신호 d의 미소전압변화(△Vd)에 대한 신호f의 미소전압변화(△Vf)사이에는 △Vd△Vf인 관계가 성립되고, 이에 따라 각 지연단의 감도가 저하되고, 감도가 저하된 만큼 회로전체에 관계된 안정성과 특성에 용장성(冗長性)을 갖게 할 수 있다.

다음으로 본 발명의 제2실시예를 설명한다. 제7도는 본 발명에 관한 클럭신호발생회로의 구성을 나타낸 회로도이다.

본 실시예회로는 상기 제1도의 신호지연회로를 이용해서 입력클럭신호(CLK_IN)의 2배의 주파수를 갖는 출력클럭신호(CLK_OUT1) 및 4배의 주파수를 갖는 출력클럭신호(CLK_OUT2)를 각각 출력하도록 구성된다.

즉, 본 실시예회로에서는 상기 제1도에 나타난 것처럼 기준전류설정회로(1;기준전류설정수단), 차지펌프회로(2;차지펌프회로부), 로우패스필터회로(3;로우패스필터회로부), 지연회로(4;제1지연회로부), 논리회로(5;제1논리회로부)로 이루어진 신호지연회로에 대해 다시 출력회로(8;출력회로부)를 추가한다.

상기 출력회로(8)는 2개의 논리회로(9, 10;제2논리회로부)로 구성되어 있고, 한쪽의 논리회로(9)는 입력클럭신호(CLK_IN)를 반전하는 인버터(81), 상기 지연단(35) 내의 인버터(43)의 출력신호를 반전하는 인버터(82), 입력클럭신호(CLK_IN) 및 지연단(35)내의 인버터(43)의 출력신호가 공급되는 AND게이트(83), 상기 양 인버터(81,82)의 출력신호가 공급되는 AND게이트(84), 상기 2개의 AND게이트(83,84)의 출력신호가 공급되는 NOR게이트(85) 및, 이 NOR게이트( 85)의 출력신호를 반전하는 인버터(86)로 구성되고, 제8도의 타이밍차트에 나타낸 것처럼 입력클럭신호(CLK_IN)의 2배의주파수를 갖는 클럭신호(CLK_OUT1)를 출력한다.

다른쪽 논리회로(10)는 입력클럭신호(CLK_IN)를 반전하는 인버터(87), 상기 각 지연단(34~36)내의 각 인버터(43)의 출력신호를 각각 반전하는 인버터(88~90), 입력클럭신호(CLK_IN) 및 지연단(34) 내의 인버터(43)의 출력신호가 공급되는 AND게이트(91), 상기 인버터(89)의 출력신호 및 지연단(36)내의 인버터(43)의 출력신호가 공급되는 AND게이트(92), 상기 양 인버터(87,88)의 출력신호가 공급되는 AND게이트(93), 지연단(35) 내의 인버터(43)의 출력신호 및 상기 인버터(90)의 출력신호가 공급되는 AND게이트(94), 상기 4개의 AND게이트(91~94)의 출력신호가 공급되는 NOR게이트(95) 및, 이 NOR게이트(95) 출력신호를 반전하는 인버터(96)로 구성되고, 제8도의 타이밍차트에 나타낸 것처럼 입력클럭신호(CLK_IN)의 4배의 주파수를 갖는 클럭신호(CLK_OUT2)를 출력한다.

본 실시예에서는 2개의 논리회로(9,10)에는 각각 일정 주파수의 입력클럭신호(CLK_IN), 및 상기와 같이 위상동기루프에 의해서 항상 일정한 지연량으로 됨에 따라 제어되는 각 지연단(34~36)의 지연출력이 선택적으로 공급되고 있다. 이 때문에 양 논리회로(9,10)로부터 출력되는 출력클럭신호(CLK_OUT1, CLK_OUT2)의 주파수는 제조조건의 오차등의 영향을 받지 않고 안정상태를 유지한다.

또, 본 실시예회로에서는 출력회로(8)내에 설치된 논리회로로서 각종의 구성을 이용함으로써 입력클럭신호(CLK_IN)의 주파수보다도 높고, CLK_IN의 주파수의 임의배의 주파수를 갖는 출력클럭신호를 츨력할 수 있다.

제9도는 본 발명의 제3실시예에 관한 클럭신호발생회로의 구성을 나타낸회로도이다. 본 실시예회로에서는 상기 제7도의 클럭신호발생회로의 출력회로(8)로서, 도시한 것 같은 논리회로(11 : 제3논리회로부)를 설치한다. 본 논리회로(11)는 입력클럭신호(CLK_IN)를 반전하는 인버터(100), 상기 지연단(36)내의 인버터(43)의 출력신호를 반전하는 인버터(101), 입력클럭신호(CLK_IN) 및 지연단(36)내의 인버터(43)의 출력신호가 공급되는 NAND게이트(102), 이 NAND게이트(102)의 출력신호를 반전하는 인버터(103), 상기 양 인버터(100,101)의 출력신호가 공급되는 NAND게이트(104), 이 NAND게이트(104)의 출력신호를 반전하는 인버터(105)로 구성되고, 제10도의 타이밍차트에 나타낸 것 같이 입력클럭신호(CLK_IN)와 각각 같은 주파수를 갖는 2상의 클럭신호(Ø1,Ø2)를 출력한다.

본 실시예회로에서도 논리회로(11)에는 일정주파수의 입력클럭신호(CLK_IN), 및 상기와 같이 위상동기루프에 의해 항상 일정한 지연량으로 됨에따라 제어되는 각 지연단의 지연출력이 공급되므로, 본 논리회로(11)로부터 출력된 2상의 클럭신호(Ø1,Ø2)의 주파수는 제조조건의 오차등의 영향을 받지 않고 안정상태를 유지한다.

또, 본 실시예회로에서도 지연회로(4)내의 지연단의 수를 증가시키고, 출력회로(8)내에 설치된 논리회로의 구성을 변경함으로써, 2상 이상의 다상 클럭신호를 출력할 수 있다.

제11도는 본 발명의 제4실시예에 따른 클럭신호발생회로의 구성을 나타낸회로도이다. 본 실시예회로는 상기 제9도의 클럭신호발생회로와 같이 2상 클럭신호를 출력하여 본 발명을 클럭신호발생회로에 실시한 것이고, 상기 출력회로(8) 내에 논리회로(12)와, 이 논리회로(12)의 출력신호(Ø1)가 공급되는 지연회로(13)를 설치한 것이다.

상기 논리회로(12)는 입력클럭신호(CLK_IN) 및 상기 지연회로(4)내의 지연단(36)의 인버터(43)의 출력신호가 공급되는 NAND게이트(106) 및 이 게이트(106)의 출력신호가 공급되는 인버터(107)로 구성되어 있고, 상기 제10도의 타이밍차트 중의 한쪽 클럭신호(Ø1)가 이 논리회로(12)로부터 출력된다.

상기 지연회로(13)는 각각이 상기 지연회로(4) 내의 각 지연단과 같이 구성되고, 상기 로우패스필터회로(3)의 출력신호(d)로 지연량이 제어되는 종속접속된 4개의 지연단(111~114)으로 구성되어 있다. 그리고, 이 지연회로(13)의 가장 앞단의 지연단(111)에는 상기 논리회로(12)로부터의 출력클럭신호(Ø1)가 공급되고, 최종단의 지연단(114)에서는 상기 제10도의 타이밍차트중의 다른쪽 클럭신호(Ø2)가 출력된다.

본 실시예와 같이 각 지연단의 지연량이 위상동기푸프내의 지연회로(4)에 있는 지연량과 같게 되는 지연단을 이용해서 구성된 지연회로(13)에 의해, 크럭신호(Ø1)를 소정시간 지연함에 의해서도 2상 클럭신호의 다른쪽 신호(Ø2)를 인출할 수 있다.

또, 본 실시예에서는 클럭신호(Ø1) 대신에 다른 입력신호를 지연회로(13)에 입력함으로써 어떤 신호를 일정시간 지연하는 지연회로서도 사용할 수 있다. 예컨대 상기와 같이 A2/A1=4의 경우, 입력클럭신호(CLK_IN)의 주파수가 1MHz로 되어 있는 경우, 지연회로(4,13)내의 각 지연단은 각각 1주기/8=125nS의 지연량을 갖게 되고, 지연회로(13)에 있는 지연시간은 125nS × 4단=500nS로 된다.

제12도는 본 발명의 제5실시예에 관한 크럭신호발생회로의 구성을 나타낸회로도이다. 본 실시예회로에서는 상기 제7도의 클럭신호발생회로에 있는 출력회로(8)로서, 지연회로(14) 및 이 지연회로(14)의 출력신호를 이 지연회로(14)의 입력측에 귀환하는 인버터(15)로 이루어진 링발진회로를 갖추고 있다.

상기 지연회로(14)는 각각이 상기 위상동기루프의 지연회로(4)내의 각 지연단과 같이 구성되고, 상기 로우패스필터회로(3)의 출력신호(d)에서 지연량이 제어되는 2개의 지연단(115,116)을 종속접속하여 구성된다.

본 실시예의 클럭신호 발생회로에서 지연회로(4,14)내의 각 지연단은 각각, 상기와 같이 입력클럭신호(CLI_IN)의 1/8주기의 지연량을 갖는다. 따라서, 2개의 지연단으로 이루어진 지연회로(14)는 입력신호인 인버터(15)의 출력신호를 1/8주기 × 2단=1/4주기만큼 지연시킨다. 이 때문에, 링발진회로로서의 출력클럭신호(CLK_OUT)의 주파수, 즉 발진주파수 f는 1/(입력클럭신호의 1/8 주기에 상당하는 시간×2단×2)로된다.

즉, f는 입력클럭신호의 2배의 주파수로 된다. 또, 제13도는 본 실시예회로의 타이밍차트이다.

이와 같이, 본 실시예회로에 의하면, 입력클럭신호의 2배 주파수신호의 클럭신호를 인출할 수 있다. 그리고, 본 실시예로도 위상동기루프에 의해 각 지연단의 지연량이 일정하게 되도록 제어되므로, 츨력클럭신호(CLK_OUT)의 주파수는 제조조건의 오차등의 영향을 받지 않고 안정상태를 유지한다.

제14도는 본 발명의 제6실시예에 따른 클럭신호발생회로의 구성을 나타낸회로도이다. 본 실시예회로는 기준전류설정회로(1), 차지펌프회로(2), 로우패스필터회로(3), 3개의 지연단으로 이루어진 지연회로(4)로 구성된 상기 제1실시예의 신호지연회로에 대해서, 2개의 지연단(117,118)으로 이루어진 지연회로(16) 및 인버터(17)로 구성된 출력회로(8)를 추가한 것이다.

또한, 본 실실예회로에서는 지연회로(4,16)내의 각 지연단의 구성이 제1실시예와는 다르고, 본 실시예의 경우에는 P채널 MOS트랜지스터(121)와 N채널 MOS트랜지스터(122)가 병렬접속되고, 입력노드(37)의 신호가 공급되는 CMOS전송게이트(123)와, 이 전송게이트(123)의 출력신호를 반전하는 인버터(124)와, P채널 MOS트랜지스터(125)와 N채널 MOS트랜지스터(126)가 병력접속되고, 상기 인버터(124)의 출력신호가 공급되는 CMO전송게이트(127)와, 이 전송게이트(127)의 출력신호를 반전하여 출력노드(42)에 출력하는 인버터(128)와, 출력노드(42)의 신호를 반전하는 인버터(129)로 각각 구성되어 있다.

그리고, 지연회로(4,16)내의 각 지연단의 전송게이트의 P채널 MOS트랜지스터 측의 게이트에는 상기 로우패스필터회로(3)로 부터의 출력신호(d)가 병렬로 공급되고, 지연회로(4)내의 각 지연단의 전송게이트의 N채널 MOS트랜지스터측의 게이트에는 일정한 기준전압(Vref)이 병렬로 공급되고, 또 지연회로(16)내의 각 지연단의 전송게이트의 N채널 MOS트랜지스터 측의 게이트에는 제어전압(Vcont)이 병렬로 공급된다.

본 실시예회로에서 Vref=Vcont의 경우는 지연회로(4,16)내의 지연단의 각 전송게이트(123,127)에 주어지는 조건이 같게되므로, 출력회로(8)는 입력클럭신호(CLK_IN)의 2배의 주파수로 발진하는 링발진회로로서 동작한다.

그리고, 제어전압(Vcont)을 기준전압(Vref)의 중심으로 하여 상하로 조정하면, 제어전압(Vcont)이 공급되는 지연회로(16)내의 각 지연단의 전송게이트(123,127)의 게이트 바이어스가 변하므로, 이의 전달특성이 변화한다. 이 결과, 각 지연단의 지연량이 변화하고, 발진주파수가 변화한다. 이 상태를 제15도의 특성도에 나타낸다. 제15도로부터 알 수있듯이 Vref=Vcont의 경우에 얻어지는 출력클럭신호(CLK_OUT)의 주파수(f_OUT)는 입력클럭신호(CLK_IN)의 주파수(f_IN)의 2배의 2f_IN로 되고 제어전압(Vcont)을 상하로 조정함으로써, f_OUT는 2f_IN를 중심으로하여 변화하므로, 본 실시예의 클럭신호발생회로는 제어전압(Vcont)에 따른 출력주파수를 갖는 클럭신호(CLK_OUT)를 인출할 수 있는 VCO로서 동작한다.

그런데, 상기 제20도에 나타낸 종래의 VCO에 의해 얻어진 발진주파수는 1식에 나타낸 바와 같이 제조시의 프로세스오차에 의해 저항과 용량의 값이 변화하므로, 일정한 주파수특성을 얻을 수 없는데 반해서, 상기 실시예에서는 Vcont=Vref의 경우에는 반드시 입력주파수의 2배의 주파수라고 한 바와 같이, 어느 안정된 점을 반드시 통과한다는 특성을 항상 얻을 수 있다.

또 본 발명은 상기 각 실시예에 한정되지 않고, 각종 변형이 가능한 것은 물론이다. 예컨대, 상기 각 실시예에서는 차지펌프회로(2)내의 트랜지스터(27)에 있는 상기 A1값이 2로, 마찬가지로 트랜지스터(30)에 있는 상기 A₂값이8로 각각 설정되고, A2/A1의 값이 4로 된 경우에 대해 설명했지만, 다른 각종의 값으로 설정할 수 있음은 물론이고, 이들 값을 여러 가지로 설정함으로써 각종 지연시간 또는 발진주파수를 얻을 수 있다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

상기한 바와 같은 본 발명에 의하면, 지연단에 있는 지연량을 위상동기루프에 의해 높은 정밀도로 제어할 수 있으므로, 제조조건의 오차 등에 의존하지 않고 안정된 지연시간을 얻을 수 있는 신호지연회로를 제공할 수 있다.

더욱이 본 발명에 따르면, 상기와 같은 신호지연회로를 이용함으로써 제조조건의 오차등에 의존하지 않고 안정된 주파수의 클럭신호를 발생할 수 있는 클럭신호 발생회로를 제공할 수 있다.

Claims (6)

1. 각각이 제어신호에 기초하여 신호지시간이 제어되고, 일정주파수의 입력클럭신호(CLK_IN)가 공급되는 적어도 1개의 지연단으로 이루어진 제1지연회로부(4)와;상기 입력클럭신호 내지는 상기 제1지연회로부의 지연신호가 공급되는 제1논리회로부(5);상기 입력클럭신호 및 상기 제1논리회로부의 출력신호에 기초하여, 소정의 용량을 기준전류의 임의배의 전류로 충, 방전제어해서 이 충, 방전전류의 비를 성정하 수 있는 차지펌프회로부(2);상기 차지펌프회로부의 출력이 공급되는 로우패스필터회로부(3);상기 로우패스필터회로부(3)의출력을 상기 제1지연회로부(4)에 제어신호로서 귀환시키는 귀환수단을 구비하고;상기 입력클럭신호와 상기 제1논리회로부의 출력신호의 펄스폭의 비가 상기 차지펌프회로부에 있는 충, 방전전류의 비와 같거나 그 역수로 되도록 구성된 것을 특징으로 하는 신호지연회로.
2. 각각이 제어신호에 기초하여 신호지연시간이 제어되고, 일정주파수의 입력클럭신호(CLK_IN)가 공급되는 적어도 1개의 지연단으로 이루어진 제1지연회로부(4)와;상기 입력클럭신호 내지는 상기 제1지연회로부의 지연신호가 공급되는 제1논리회로부(5);상기 입력클럭신호 및 상기 제1논리회로부의 츨력신호에 기초하여, 소정의 용량을 기준전류의 임의배의 전류로 충, 방전제어해서 이 충, 방전전류의 비를 설정할 수 있는 차지펌프회로부(2);상기 차지펌프회로부의 출력이 공급되는 로우패스필터회로부(3);상기 로우패스필터회로부(3)의 출력을 상기 제1지연회로부(4)에 제어신호로서 귀환시키는 귀환수단 및, 상기 제1지연회로부(4)의 지연신호 내지는 상기 입력클럭신호 또는 상기 로우패스필터회로부의 출력을 공급받아서, 상기 입력클럭신호와는 주파수가 다른 클럭신호를 출력하는 출력회로부(8)를 구비하여 구성된 것을 특징으로 하는 신호지연회로를 이용한 클럭신호 발생회로.
3. 제2항에 있어서, 상기 출력회로부에 상기 제1지연회로부의 지연신호 내지는 상기 입력클럭신호가 공급되고, 상기 입력클럭신호 보다도 높은 주파수의 클럭신호를 출력하는 제2논리회로부(9,10)로 구성된 것을 특징으로 하는 클럭신호 발생회로.
4. 제2항에 있어서, 상기 출력회로부에 상기 제1지연회로부의 지연신호 내지는 상기 입력클럭신호가 공급되고, 다상의 클럭신호를 출력하는 제3논리회로부(11)로 구성된 것을 특징으로 하는 클럭신호발생회로.
5. 제2항에 있어서, 상기 출력회로부가 상기 제1지연회로부내의 지연단과 동일하게 구성된 적어도 1개의 지연단으로 구성된 제2지연회로부(16)와;상기 제2지연회로부의 출력을 그 입력측에 귀환시키는 반전회로(17)로 구성된 것을 특징으로 하는 클럭신호발생회로.
6. 제5항에 있어서, 상기 제1지연회로부 및 제2지연회로부내의 각 지연단이 2개의 MOS트랜지스터로 이루어진 전송게이트(123,127)를 이용하여 구성되고, 제1 및 제2지연단 내의 전송게이트의 한쪽 트랜지스터의 게이트에는 상기 로우패스필터회로부의 출력을 상기 제어신호로서 귀환시키고, 상기 제1지연회로부 내의 지연단의 전송게이트의 다른쪽 트랜지스터의 게이트에는 일정전압(Vref)을 공급하며, 상기 제2지연회로부내의 지연단의 전송게이트의 다른쪽 트랜지스터의 게이트에는 주파수제어용 제어전압(Vcont)을 공급하고, 제2지연회로부로부터 상기 제어전압에 대응한 주파수를 갖는 출력클럭신호를 출력하게끔 구성된 것을 그 특징으로 하는 클럭신호발생회로.

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